DE10123363A1 - Über einem Substrat angeordnete Struktur einer integrierten Schaltungsanordnung - Google Patents

Über einem Substrat angeordnete Struktur einer integrierten Schaltungsanordnung

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DE10123363A1 DE2001123363 DE10123363A DE10123363A1 DE 10123363 A1 DE10123363 A1 DE 10123363A1 DE 2001123363 DE2001123363 DE 2001123363 DE 10123363 A DE10123363 A DE 10123363A DE 10123363 A1 DE10123363 A1 DE 10123363A1
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Abstract

Eine über einem Substrat angeordnete Struktur einer integrierten Schaltungsanordnung enthält eine periodische Anordnung von gleichen, dreidimensionalen Elementen. Zueinander benachbarte Elemente weisen einen Abstand voneinander auf, der größer oder gleich der Auflösung eines zur Strukturierung zumindest von Teilen der Struktur verwendeten lithographischen Verfahrens ist.

Description

Die Erfindung betrifft eine über einem Substrat angeordnete Struktur einer integrierten Schaltungsanordnung.
Eine über einem Substrat angeordnete Struktur einer integrierten Schaltungsanordnung, die einen sogenannten Steg- Feldeffekttransistor bildet, ist aus [1] bekannt.
Die Halbleiterstruktur 200 aus [1] weist ein Siliziumsubstrat 201 auf, und darauf eine Oxidschicht aus Siliziumoxid SiO2 202 (siehe Fig. 2).
Auf einem Teil der Oxidschicht 202 ist ein Steg 203 aus Silizium vorgesehen. Über einem Teil des Stegs 203 und entlang der gesamten Höhe des Teils des Stegs ist ein Gate 204 des sich ergebenden Steg-Feldeffekttransistors angeordnet.
Bei der aus [1] bekannten Halbleiterstruktur 200 kann der in der Figur nicht sichtbare Kanalbereich des Stegs 203 mit Hilfe des sich entlang der Seitenwände 205 des Stegs 203 erstreckenden Gates 204 von Ladungsträgern invertiert werden. Der Steg 203, der auch als Mesa bezeichnet wird, hat an seinen Endabschnitten einen Source-Bereich 206 und einen Drain-Bereich 207.
Source-Bereich 206 und Drain-Bereich 207 werden mit Dotieratomen versehen.
Aus [2] ist weiterhin eine über einem Substrat angeordnete Halbleiterstruktur einer integrierten Schaltungsanordnung mit einem sogenannten Steg-Feldeffekttransistor bekannt. Im Unterschied zu der Halbleiterstruktur nach [1] weist der Steg hier nicht Source- und Drain-Bereich auf, sondern dient ausschließlich als Kanal, über dem ein Gatestreifen angeordnet ist. Source- und Drain-Bereich sind außerhalb des Stegs über dem Substrat angeordnet und wirken mit dem als Kanal ausgebildeten Steg zusammen.
Bei der Halbleiterstruktur nach [2] ist der Siliziumsteg folgendermaßen hergestellt: Auf einem SOI-Wafer (Silicon On Isolator), der eine Isolierschicht zwischen zwei Siliziumschichten enthält, ist auf einer der Siliziumschichten eine den zu bildenden Steg kennzeichnende Hartmaske aus übereinander angeordneten Siliziumoxid SiO2 und Siliziumnitrid Si3N4 aufgebracht. Der Steg wird unter Berücksichtigung der Hartmaske mittels Elektronenstrahllithographie aus der Siliziumschicht herausgebildet. Nach diesem Verfahrensschritt ist der dreidimensionale Steg über der von der Isolierschicht bedeckten und als Substrat dienenden, unteren Siliziumschicht in Silizium gebildet. Im folgenden werden Source- und Drain- Bereich sowie das Gate gebildet.
Halbleiterstrukturen in SOI-Technik wie die oben beschriebenen Strukturen erlauben eine hohe Packungsdichte von Bauelementen über dem Substrat aufgrund ihrer kleinen Strukturabmessungen. Zusammen mit der nicht mehr erforderlichen platzraubenden Oxidisolation zwischen benachbarten Bauelementen/Transistoren und sehr geringen parasitären Kapazitäten werden durch die SOI-Technik hohe Schaltungsgeschwindigkeiten gegenüber der herkömmlichen CMOS- Technik erzielt.
Nachteilig an in SOI-Technik hergestellten Halbleiterstrukturen ist ihr hoher Herstellungsaufwand: So beträgt z. B. die Breite des Steges des Feldeffekttransistors nach [2] lediglich etwa 20 nm. Derart geringe Stegbreiten sind erforderlich, um zum einen eine vollständige Verarmung des Transistors sicherzustellen, und zum anderen eine hohe Packungsdichte zu erreichen. Derart kleine Strukturabmessungen sind lithographisch aber nicht mehr durch die Bestrahlung mit optischer Strahlung zu erreichen. Grund dafür sind die relativ langen Wellenlängen der lithographischen Verfahren. Die Auflösung bei einem lithographischen Verfahren kennzeichnet dabei die kleinstmögliche Strukturabmessung, die mit dem lithographischen Verfahren durch Belichtung gebildet werden kann.
Im folgenden wird der Begriff "herkömmliches lithographisches Verfahren" verwendet für ein lithographisches Verfahren, das sich der Bestrahlung mit elektromagnetischer Strahlung wie insbesondere der optischen Strahlung bedient. Deren Wellenlänge liegt gewöhnlich im 248 nm - Bereich. Mit UV- Bestrahlung können beispielsweise Strukturen von etwa 130 nm gebildet werden.
Strukturgrößen von 20 nm wie die Breite des Stegs des Steg- Feldeffekttranssitors nach [2] sind aber kleiner als die Auflösung von herkömmlichen lithographischen Verfahren. [2] schlägt deshalb die Strukturierung des Stegs mit Elektronenstrahllithographie mit 100 keV vor.
Elektronenstrahllithographische Verfahren bedienen sich im Unterschied zu herkömmlichen lithographischen Verfahren der Teilchenstrahlung und erreichen deshalb geringe Auflösungen als herkömmliche lithographische Verfahren, sind aber äußerst aufwendig und teuer.
Verfahren zum Herstellen von Strukturabmessungen unterhalb der Auflösung von herkömmlichen lithographischen Verfahren werden im folgenden auch "sublithographische Verfahren" genannt.
Bei der Herstellung von integrierten Schaltungsanordnungen ist es aber wünschenswert, mehrere Steg- Feldeffekttransistoren oder andere Bauelemente über einem Substrat in möglichst enger Nachbarschaft zur Erhöhung der Packungsdichte herzustellen.
Somit liegt der Erfindung das Problem zugrunde, eine über einem Substrat angeordnete Struktur einer integrierten Schaltungsanordnung anzugeben, die eine möglichst hohe Packungsdichte bei gleichzeitig geringem Herstellungsaufwand gewährleistet.
Das Problem wird durch die Struktur mit den Merkmalen des Patentanspruchs 1 gelöst.
Die erfindungsgemäße über einem Substrat angeordnete Struktur für eine integrierte Schaltungsanordnung weist eine periodischen Anordnung von gleichen, dreidimensionalen Elementen auf. Benachbarte Elemente weisen dabei voneinander einen Abstand auf, der größer oder gleich der Auflösung eines zur Strukturierung zumindest von Teilen der Struktur verwendeten lithographischen Verfahrens ist.
Unter gleichen Elementen werden auch gleichartige Elemente verstanden, die z. B. die gleiche geometrische Grundform wie die in einer vorteilhaften Weiterbildung vorgeschlagene Stegform aufweisen, aber nicht zwingend die gleichen Abmessungen aufweisen müssen. So fallen vorzugsweise auch Elemente wie Stege unter die Erfindung, die gleiche Stegbreite aber unterschiedliche Steglänge aufweisen.
Unter dem lithographischen Verfahren wird dabei vorzugsweise ein herkömmliches lithographisches Verfahren verstanden, also ein lithographisches Verfahren unter Verwendung von optischer Strahlung.
Die Anordnung der Elemente über dem Substrat umfaßt dabei jede SOI-Technik (Silicon in Insulator), bei der Strukturen über einem Substrat, vorzugsweise auf einer Isolierschicht, aufgebaut werden. Ausgangsmaterial dabei ist meist ein SOI- Wafer, bei dem eine Isolierschicht zwischen zwei Siliziumschichten eingebettet ist. Aus der einen Siliziumschicht wird in mehreren Verfahrensschritte die Struktur hergestellt, die aufgrund dessen über der Isolierschicht, und damit auch über der anderen Siliziumschicht - im folgenden auch Substrat genannt - angeordnet ist. Substrat und Isolierschicht dienen als Träger für die aufgebaute Halbleiterstruktur.
Durch die Erfindung wird erstmals eine über einem Substrat angeordnete Halbleiterstruktur angegeben, bei der lediglich Strukturabmessungen kleiner als die Auflösung von herkömmlichen lithographischen Verfahren mit Strukturierungsverfahren - insbesondere sogenannten sublithographischen Verfahren - gebildet werden, die solche kleinen Strukturabmessungen herstellen können. Für die Strukturierung dieser sublithographischer Abmessungen können als sublithographische Verfahren nun in vorteilhafter Weise auch herkömmliche lithographische Verfahren eingesetzt werden, allerdings mit anschließender Nachbehandlung wie Silylierung oder Spacerbildung zur Bildung der sublithographischen Strukturabmessungen. Hier wird vorzugsweise das CARL-photolithographische Verfahren (Chemical Amplification of Resist Lines) von T. A. Savas vorgeschlagen oder das interferometrische lithographische Verfahren von Y. P. Song.
Dabei wird die Anwendung solcher aufwendigerer Verfahrensschritte aber beschränkt auf das Bilden dieser sublithographischer Strukturabmessungen. Eine solche Strukturabmessung unterhalb der Auflösung herkömmlicher lithographischer Verfahren ist beispielsweise die Breite eines über dem Substrat aufgebauten Elements. Auf weitere Strukturen des Elements sowie ggf weitere mit dem Element zusammenwirkende Strukturen, die aufgrund ihrer Abmessung mit herkömmlichen lithographischen Verfahren gebildet werden können, wird nicht das aufwendigere sublithographische Verfahren angewendet sondern das wenig aufwendige herkömmliche lithographische Verfahren ohne oben genannte Nachbehandlung.
Sind nun mehrere in ihrer Struktur gleiche oder gleichartige Elemente zum Bilden von mehreren elektronischen Bauelementen, insbesondere Transistoren über dem Substrat anzuordnen, so wird mit der erfindungsgemäßen Struktur gewährleistet, daß bezüglich aller Elemente und aller mit den Elementen zusammenwirkenden Strukturen nur diejenigen Strukturabmessungen mit dem aufwendigeren sublithographischen Verfahren herzustellen sind, die sublithographische Abmessungen haben, wie z. B. die wegen der Verarmung des Transistors geringe Stegbreite aus der bekannten Halbleiterstruktur. Alle übrigen Strukturabmessungen können aber mit einem herkömmlichen lithographischen Verfahren strukturiert werden. Dies wird durch eine Anordnung von Elementen mit einem Abstand größer oder gleich der Auflösung des herkömmlichen lithographischen Verfahrens zwischen zwei benachbarten Elementen erreicht. Somit können Abmessungen kleiner der Auflösung des herkömmlichen lithographischen Verfahrens mit dem sublithographischen Verfahren gebildet werden, alle anderen Abmessungen aber mit dem herkömmlichen lithographischen Verfahren, da der Abstand zum nächsten Element zumindest der Auflösung des herkömmlichen lithographischen Verfahrens entspricht und damit die Voraussetzung geschaffen ist, eine Struktur bezüglich eines Elements mit dem herkömmlichen lithographischen Verfahren zu bilden, ohne mit dem benachbarten Element oder dessen Strukturen zu kollidieren. Für die voll periodischen Strukturen können also insbesondere bei Verwendung der CARL-Photolithographie oder der interferometrischen Lithographie die optischen Masken sowie die Prozesse optimiert werden, sodaß die sublithographischen Stege mit der erforderlichen Präzision und guter Homogenität über der Scheibe hergestellt werden können. Damit kann auch der Gesamtherstellungsprozeß unter Verwendung lithographischer Verfahren und lithographischer Verfahren mit Nachbehandlung optimiert werden. So kann ggf. eine Maske zur Verwendung in beiden Verfahren wie auch nur ein Belichtungsvorgang für beide Verfahren vorgesehen werden.
Bei einem Abstand kleiner der Auflösung des herkömmlichen lithographischen Verfahrens zwischen benachbarten Elementen wären auch weitere Abmessungen von den Elementen zugeordneten Strukturen derart klein und damit unterhalb der Auflösung zu bilden, sodaß auch für diese Strukturen das aufwendige sublithographische Verfahren anzuwenden wäre.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Vorzugsweise sind die Elemente als Stege ausgebildet.
Die Stege sind dabei insbesondere parallel zueinander angeordnet.
In der integrierten Schaltungsanordnung ist jedes Element und bei oben genannter vorteilhafter Weiterbildung jeder Steg Bestandteil eines elektronischen Bauelements. Bei der Ausbildung der Elemente als Stege sind diese vorzugsweise Bestandteile von Steg-Feldeffekttransistoren, die über dem Substrat gebildet sind.
Unter einem Steg-Feldeffekttransistor ist im Rahmen der Erfindung allgemein ein Feldeffekttransistor zu verstehen, dessen Kanalbereich stegförmig ausgebildet und vertikal aufragend - auch freiliegend, oder über einer Isolatorschicht, beispielsweise einer Oxidschicht - ausgebildet ist. Der Steg-Feldeffekttransistor weist ein Gate auf, das sich teilweise über der vertikal aufragenden Struktur und entlang ihrer Seitenwände erstreckt.
Es muß aber nicht notwendigerweise jeder Steg Bestandteil eines Steg-Feldeffekttransistors sein. Durch derartige strukturierte Elemente können auch Dioden etc gebildet werden.
Ist ein Steg jedoch Bestandteil eines Feldeffekttransistors, so dient zumindest ein Abschnitt des Stegs als Kanalbereich für Transistor.
Insbesondere als Bestandteil eines Steg-Feldeffekttransistors weist jeder dafür gebildete Steg eine Stegbreite auf, die kleiner als die Auflösung des herkömmlichen lithographischen Verfahrens ist.
Damit kann eine Verarmung des Kanals und eine hohe Packungsdichte erreicht werden.
Jeder Steg kann dabei eine Stegbreite aufweisen, die kleiner 40 nm ist.
Jeder Steg kann dabei eine Stegbreite von etwa 20 nm bis 30 nm aufweisen.
Diese Weiterbildungen führen zu einer nahezu vollständigen Verarmung des Kanals.
Vorzugsweise weist jeder Steg eine Steglänge auf, die größer oder gleich der Auflösung des lithographischen Verfahrens ist.
Damit kann die Steglänge, die für die Verarmung des Kanals unerheblich ist, bereits nach herkömmlichen Lithographieverfahren strukturiert werden, sodaß lediglich für die aufgrund der Kanalverarmung erforderliche sublithographische Stegbreite eine Anwendung des sublithographischen Verfahrens erforderlich ist.
Vorzugsweise ist eine streifenförmige Schicht dergestalt angeordnet, daß sie zumindest einen der Stege kreuzt und dabei über den zumindest einen Steg geführt ist.
Bei Verwendung des Stegs als Bestandteil eines Steg- Feldeffekttransistors wird durch die streifenförmige Schicht ein Gate für den Steg-Feldeffekttransistor gebildet. Das Gate wirkt dabei auf den Kanal ein.
Vorzugsweise ist die Breite der Schicht größer oder gleich der Auflösung des lithographischen Verfahrens. Dabei ist die Breite diejenige Abmessung des Streifens, die einen Teil der Längsausdehnung des Stegs bedeckt.
Damit kann das Gate zumindest in seiner Breite durch herkömmliche Lithographie strukturiert werden.
Vorzugsweise ist auch die Länge der Schicht größer oder gleich der Auflösung des lithographischen Verfahrens.
Damit kann das Gate auch in seiner Länge durch herkömmliche Lithographie strukturiert werden.
Vorzugsweise sind bezüglich zumindest eines Stegs Halbleiterbereiche vorgesehen, die an den Enden des zumindest einen Stegs angeordnet sind. Dies umfaßt insbesondere auch Anordnungen der Bereiche mit Überdeckung des Stegs, sodaß Source- und Drain-Bereich in vorteilhafter Weise mit dem Kanal zusammenwirken.
Bei der erfindungsgemäßen integrierten Schaltungsanordnung mit der Ausbildung eines oder mehrerer Steg- Feldeffekttransistoren sind die Halbleiterbereiche an den Enden des Stegs oder der Stege als Source und Drain ausgebildet.
In einer vorteilhaften Weiterbildung der Erfindung weist jeder Bereich eine Breite auf, die größer oder gleich der Auflösung des lithographischen Verfahrens ist.
Damit können Source und Drain in ihrer Breite durch herkömmliche Lithographie strukturiert werden.
Vorzugsweise ist die Länge der Bereiche gleich oder größer der Auflösung des lithographischen Verfahrens.
Damit können Source und Drain auch in ihrer Länge durch herkömmliche Lithographie strukturiert werden.
Insbesondere weisen Gate, Source und Drain bildende Strukturen allesamt nur Abmessungen in der Substratebene auf, die größer oder gleich der Auflösung des lithographischen Verfahrens sind, sodaß diese Bestandteile des Transistors allesamt durch herkömmliche lithographische Verfahren strukturiert werden können.
In diesem Zusammenhang kann der Steg eine Steglänge aufweisen, die größer ist als das Fünffache der Auflösung des lithographischen Verfahrens.
Damit wird die Anwendung eines herkömmlichen lithographischen Verfahrens sichergestellt für die Breite von Source, Drain und Gate über dem Steg, die größer oder gleich der Auflösung des herkömmlichen lithographischen Verfahrens ist sowie Abständen entlang des Stegs zwischen Source und Gate sowie zwischen Gate und Drain größer oder gleich der Auflösung eines herkömmlichen lithographischen Verfahrens.
Dabei kann jeder Steg eine Steglänge von etwa dem Fünffachen der Auflösung des lithographischen Verfahrens aufweisen, was zu einer minimalen Steglänge bei Überdeckung des Stegs mit Source, Drain und Gate führt, welche dabei zumindest in ihren Breiten mit dem herkömmlichen lithographischen Verfahren strukturiert werden kann.
Vorzugsweise entspricht der Abstand von zumindest zwei benachbarten Elementen, insbesondere Stegen, etwa dem 2 bis 2,5-fachen der Auflösung des lithographischen Verfahrens.
Damit kann zwischen den Elementen insbesondere noch ein Gatebereich nach dem herkömmlichen lithographischen Verfahren strukturiert werden - also in seiner Länge und Breite größer oder gleich der Auflösung für das herkömmliche lithographische Verfahren - für das Anbringen eines Kontakts.
In einer vorteilhaften Weiterbildung kann sich das Gate über mehrere Stege erstrecken und damit ein gemeinsames Gate für mehrere Feldeffekttransistoren auf dem Subtstrat vorgesehen sein.
Damit können Transistoren mit variabler Weite erzeugt werden.
Auch die Steglängen könne unterschiedlich lang ausgebildet werden, um Transistoren mit unterschiedlich langem Kanalbereich und damit unterschiedlichem Schaltungsverhalten zu erhalten.
Auch Source und Drain können sich über mehrere Stegenden erstrecken und damit ein gemeinsames Source und ein gemeinsames Drain für mehrere Feldeffekttransistoren auf dem Subtstrat bilden.
Das Substrat kann Silizium aufweisen, und es kann auch auf dem Substrat eine weitere Schicht, beispielsweise aus Siliziumoxid vorgesehen sein, auf dem der Steg sowie das Gate angeordnet sind.
Gemäß einer Ausgestaltung der Erfindung weist das Gate Polysilizium auf. Ferner kann das Gate auch durch einen Stapel von Polysilizium und Wolframsilizid gebildet werden.
Source- und Drain-Bereich enthalten vorzugsweise Polysilizium, das beim Abscheiden in situ dotiert oder nachträglich durch Ionenimplatation dotiert wird.
Es wird folgendes Verfahren zum Herstellen der erfindungsgemäßen Halbleiterstruktur vorgeschlagen: Lediglich Strukturen der periodischen Elemente mit einer Abmessung kleiner der Auflösung eines zur Herstellung zumindest von Teilen der Struktur verwendeten lithographischen Verfahrens werden mit einem Verfahren zur Herstellung sublithographischer Strukturen strukturiert.
Insbesondere zur Strukturierung der Stegbreiten wird das Verfahren zur Herstellung sublithographischer Strukturen angewendet.
Zur Strukturierung der Steglängen kann das herkömmliche lithographische Verfahren angewendet werden.
Zur Strukturierung der streifenförmigen Schicht kann das herkömmliche lithographische Verfahren angewendet werden.
Zur Strukturierung der Halbleiterbereiche kann das herkömmliche lithographische Verfahren angewendet werden.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im weiteren näher erläutert.
Es zeigen
Fig. 1 eine Struktur gemäß einem ersten Ausführungsbeispiel der Erfindung in Draufsicht;
Fig. 2 einen Steg-Feldeffekttransistor gemäß dem Stand der Technik;
Fig. 3 eine Struktur gemäß einem zweiten Ausführungsbeispiel der Erfindung in Draufsicht;
Fig. 4 eine Struktur gemäß einem dritten Ausführungsbeispiel der Erfindung in Draufsicht;
Fig. 5a bis 5c Schnittansichten zur Herstellung einer Struktur nach Fig. 1 entlang der Schnittlinie A-A' aus Fig. 1, in denen einzelne Verfahrensschritte eines ersten Herstellungsverfahrens zur Herstellung der Struktur dargestellt sind;
Fig. 6a bis 6d Schnittansichten zur Herstellung einer Struktur nach Fig. 1 entlang der Schnittlinie A-A' aus Fig. 1, in denen einzelne Verfahrensschritte eines weiteren Herstellungsverfahrens zur Herstellung der Struktur dargestellt sind.
Fig. 1 zeigt eine Struktur nach einem ersten Ausführungsbeispiel der Erfindung in Draufsicht.
Dabei sind neun über einem Substrat 100 angeordnete, zueinander parallele Stege 101 ersichtlich.
Die Stege 101 dienen als Kanäle für Feldeffekttransistoren einer integrierten Schaltungsanordnung. Es können je nach Ausbildung der integrierten Schaltungsanordnung deutlich mehr Stege vorgesehen weden, insbesondere auch über die gesamte Chipfläche. Die Feldeffekttransistoren werden in weiteren Herstellungsschritten komplettiert, so etwa mit Gate, Source und Drain versehen. Dabei können die Endbereiche der Stege 101 selbst durch geeignete Dotierung als Source und Drain ausgebildet sein. Es können aber auch eigenständige Source- und Drain-Bereiche gebildet werden, die dann mit dem als Kanal dienenden Steg 101 zusammenwirken.
Jeder Steg 101 weist eine Stegbreite Eb, und eine Steglänge El auf. Die Steglänge El ist dabei um ein Vielfaches größer als die Stegbreite Eb.
Die Stegbreite Eb beträgt im Ausführungsbeispiel etwa 30 nm. Diese geringe Stegbreite Eb ist für eine Verarmung der Kanäle der Feldeffekttransistoren erforderlich, die zumindest durch Teilbereiche der Stege gebildet werden.
Die Steglänge El ist bei allen Stegen 101 gleich. Es können jedoch auch Stege mit unterschiedlichen Längen über demselben Substrat gebildet werden.
Die Stege 101 weisen untereinander einen Abstand Ea auf. Dieser Abstand Ea ist größer als die Auflösung von herkömmlichen lithographischen Verfahren. Die Auflösung eines solchen herkömmlichen lithographischen Verfahrens wird im folgenden mit "f" abgekürzt. Bei dem Ausführungsbeispiel nach Fig. 1 beträgt der Stegabstand Ea = 2.f.
Zur Herstellung der Feldeffekttransistoren in SOI-Technik müssen also nur die Stegbreiten Eb mit sublithographischen Verfahren, vorzugsweise der CARL-Lack Sylilierung (Chemical Amplification of Resist Lines) strukturiert werden, da diese Abmessungen geringer ist als die Auflösung von herkömmlichen lithographischen Verfahren. Bei solchen sublithographischen Verfahren wird in vorteilhafter Weise Photo- oder Röntgenstrahllithographie angewendet werden, allerdings mit anschließender Nachbehandlung wie Silylation oder Spacerbildung zur Bildung von Abmessungen unterhalb der Auflösung des photolithographischen Verfahrens. Sämtliche folgenden Strukturierungen von Gate, Source und Drain, aber auch bereits die Einstellung der Steglängen kann alleine mit herkömmlichen optischen lithographischen Verfahren und ggf anschließender Ätzung durchgeführt werden, da die Steglängen El nicht sublithographische Abmessungen erreichen.
Voraussetzung dafür ist aber die Anordnung der Stege 101 zueinander im Abstand größer f, da ansonsten auch die Steglängen wie weitere Strukturen mit sublithographischen Verfahren gebildet werden müßten.
Für die Beschreibung der Fig. 3 und 4 werden für gleiche Elemente die gleichen Bezugszeichen verwendet.
Fig. 3 zeigt den Ausschnitt einer erfindungsgemäßen SOI- Struktur auf einem Substrat 100 in Draufsicht. Dabei ist ein singulärer Steg 101 neben einem bereits mit einem Gate 102, einem Source-Bereich 103 und einem Drain-Bereich 104 versehenen Steg 101 angeordnet. Die linksseitige Substruktur aus Gate 102, Source-Bereich 103, Drain-Bereich 104 und Steg 101 bildet einen Feldeffekttransistor. Der rechtsseitige Steg kann ebenfalls in weiteren Herstellungsschritten noch zu einem Feldeffekttransistor ausgebildet werden, oder aber auch zu einem Bauelement anderer Funktion. Jedenfalls stellt die dargestellte Struktur nach ihrer Vollendung eine integrierte Schaltungsanordnung dar.
Dotierte Source- und Drain-Bereiche 103 bzw. 104 sind dabei zumindest über einem Teil des Stegs 101 angeordnet. In Draufsicht ist dabei die Kontaktfläche zur elektrischen Anbindung zu sehen. Source-Breite 5b und Source-Länge S1 wie auch Drain-Breite Db und Drain-Länge Db betragen etwa 1,3. f. Diese Struktur-Abmessungen sind damit insbesondere größer als die Auflösung herkömmlicher optischer Lithographieverfahren und können deshalb mit diesen Verfahren hergestellt werden.
Das Gate 102 enthält einen Gatestreifen 1020 und einen Gatekontakt 1021. Der Gatestreifen 1020 ist über einen Teil des Stegs 101 gelegt und wirkt auf den durch den Steg 101 gebildeten Kanal ein. Die Gatestreifenbreite Gb beträgt etwa f, die Gatestreifenlänge Gl etwa 1,3.f, die Gatekontaktbreite Gkb und die Gatekontaktlänge Gkl jeweils etwa 1,3.f. Diese Struktur-Abmessungen sind damit insbesondere größer als die Auflösung herkömmlicher optischer Lithographieverfahren und können deshalb mit diesen Verfahren hergestellt werden.
Auch die Abstände zwischen Source-Bereich 103 und Gate 102 sowie zwischen Gate 102 und Drain-Bereich sind stets größer f, sodaß mit Ausnahme der Stegbreite alle übrigen Strukturabmessungen mit einem herkömmlichen lithographischen Verfahren mit der Auflösung f hergestellt werden können.
So ist auch der Abstand zwischen den Stegen 103 mit 2,3.f insbesondere größer f, sodaß nicht nur die Source- Dram- und Gatestrukturen mit dem wenig aufwendigen lithographischen Verfahren hergestellt werden können, sondern auch der Gatekontakt 1021 zwischen den Stegen 101 angeordnet werden kann.
Fig. 4 zeigt den Ausschnitt einer erfindungsgemäßen SOI- Struktur auf einem Substrat 100 in Draufsicht. Dabei ist ein singulärer Steg 101 neben vier bereits jeweils mit einem Gate 102, einem Source-Bereich 103 und einem Drain-Bereich 104 versehenen Stegen 101 angeordnet. Die vier Substrukturen aus Gate 102, Source-Bereich 103, Drain-Bereich 104 und Steg 101 bilden je einen Feldeffekttransistor. Hinsichtlich der Abmessungen der Strukturen wird auf die Ausführungen zu Fig. 3 verwiesen.
Als Besonderheit fällt bei der Struktur nach Fig. 4 auf, daß das Gate 102 lediglich einen einizigen Gatekontakt 1021 aufweist und im übrigen ein einziger mit dem Gatekontakt 1021 verbundener Gate-Streifen 1020 für alle Feldeffekttransistoren vorgesehen und über alle Stege 101 geführt ist. Somit läßt sich die integrierte Schaltungsanordnung mit ihren vier Feldeffekttransistoren über nur einen einzigen Gatekontakt 1021 steuern. Der dadurch eingesparte Platz - es müssen nicht vier Gatekontakte vorgesehen werden - hat zur Folge, daß nun alle vier Transistoren in gleicher Weise durch das gemeinsame Gate steuerbar sind.
Die einzelnen Source-Bereiche 103 wie auch die einzelnen Drain-Bereiche 103 sind über Verbindungen 1030 bzw. 1040 miteinander elektrisch verbunden. Damit entsteht eine Schaltungsanordnung aus vier parallel zueinander geschalteten Feldeffekttransistoren mit einem gemeinsamen Gate.
Die Verbindungen 1030 und 1040 weisen wiederum Breiten und Längen auf, die zumindest gleich der Auflösung f des herkömmlichen, zur Strukturierung von Gate, Source und Drain verwendeten lithographischen Verfahrens ist, und die damit ebenfalls mit diesem Verfahren hergestellt werden können.
Fig. 5 zeigt Schnittansichten zur Herstellung einer Struktur nach Fig. 1 entlang der Schnittlinie A-A' aus Fig. 1, in denen einzelne Verfahrensschritte eines ersten Herstellungsverfahrens zur Herstellung der Struktur dargestellt sind. Dabei wird nur die Herstellung der periodischen Stegstruktur und insbesondere der sublithographischen Stegbreiten unter Zuhilfenahme eines sublithographischen Verfahrens erläutert.
Als sublithographisches Verfahren wird ein lithographischer Herstellungsprozeß unter Verwendung eines CARL-Lacks (Chemical Amplification of Resist Lines) angewendet.
Ein SOI-Wafer 500 nach Fig. 5a enthält dabei eine erste Siliziumschicht 5000, eine Buried-Oxid-Schicht 5001 und eine zweite Siliziumschicht 5002, aus der letztendlich die periodisch angeordneten Elemente in Form von Stegen geformt werden.
Auf dem SOI-Wafer 500 wird eine Isolierschicht 501 abgeschieden, vorzugsweise enthaltend Siliziumnitrid Si3N4. Auf diese Isolierschicht 501 wird eine Lackschicht 502 aufgebracht, hier ein CARL-Resist-Lack. Nach Maskierung, Belichtung und Entwicklung entsteht die Struktur nach Fig. 5a, durch die die Strukturierung der Stegbreiten vorbereitet wird. Die Maske ist dabei derart gestaltet, daß die Abstände benachbarter, im folgenden zu erstellenden Stege größer der Auflösung von optischen photolithographischen Verfahren ist.
Im folgenden erfolgt eine Silylation des Lacks 502, also ein Aufquellen. Damit entstehen gequellte Randbereiche 505 im Lack gemäß Fig. 5b, die im folgenden die Stegbreite mit einer Abmessung unterhalb der Auflösung des lithographischen Verfahrens definieren. Durch die Silylierung kann also die Stegbreite eingestellt werden.
In den entstehenden Gräben im Lack 502 wird im folgenden die Nitridschicht geätzt, siehe Fig. 5b.
Im folgenden wird der Lack gestrippt, und daraufhin Oxid abgeschieden. Mit einem CMP-verfahren wird überschüssiges Oxid wieder abgetragen, sodaß kleine Oxidstege 503 in der Nitridschicht 501 entstehen, siehe Fig. 5c.
Nachdem im folgenden die Nitridschicht naßgeätzt wird und auch die darunterliegende Siliziumschicht 5002 bis zur Buried-oxid-Schicht 5001 geätzt wird, entstehen periodisch zueinander angeordnete, freistehende, dreidimensionale Stege 101, die in Fig. 6d zu sehen sind.
Fig. 6 zeigt Schnittansichten zur Herstellung einer Struktur nach Fig. 1 entlang der Schnittlinie A-A' aus Fig. 1, in denen einzelne Verfahrensschritte eines weiteren Herstellungsverfahrens zur Herstellung der Struktur dargestellt sind. Dabei wird nur die Herstellung der periodischen Stegstruktur und insbesondere der sublithographischen Stegbreiten unter Zuhilfenahme eines sublithographischen Verfahrens erläutert.
Gleiche Elemente/Schichten erhalten die gleichen Bezugszeichen wie in Fig. 5.
Ein SOI-Wafer 500 nach Fig. 6a enthält dabei eine erste Siliziumschicht 5000, eine Buried-Oxid-Schicht 5001 und eine zweite Siliziumschicht 5002, aus der letztendlich die periodischen Elemente in Form von Stegen geformt werden.
Auf dem SOI-Wafer wird eine Isolierschicht 501 abgeschieden, vorzugsweise enthaltend Siliziumnitrid Si3N4. Auf diese Isolierschicht 501 wird eine Lackschicht 502 aufgebracht. Nach Maskierung, Belichtung und Entwicklung sowie anschließender Ätzung der Nitridschicht 501 entsteht die Struktur nach Fig. 6a, durch die die Strukturierung der Stegbreiten vorbereitet wird. Die Maske ist dabei derart gestaltet, daß die Abstände benachbarter, im folgenden zu erstellenden Stege größer der Auflösung von optischen photolithographischen Verfahren ist.
Im folgenden wird der Lack gestrippt, erneut Nitrid abgeschieden, und Nitrid-Spacer 504 geätzt. Die Spacer 504 definieren im folgenden die Stegbreite.
Im folgenden wird Oxid abgeschieden. Mit einem CMP-Verfahren wird überschüssiges Oxid wieder abgetragen, sodaß kleine Oxidstege 503 in der Nitridschicht 501 entstehen, siehe Fig. 6c.
Nachdem im folgenden die Nitridschicht naßgeätzt wird und auch die darunterliegende Siliziumschicht 5002 bis zur Buried-oxid-Schicht 5001 geätzt wird, entstehen periodisch zueinander angeordneten, freistehende, dreidimensionale Stege 101, die in Fig. 6d zu sehen sind.
In diesem Dokument ist folgende Veröffentlichung zitiert:
[1] D. Hisamoto et al. A Fully Depleted Lean-Channel Transistor (DELTA) - A novel vertical ultrathin SOI MOSFET, IEEE Electron Device Letters, Volume 11, No. 1, S. 36-38, 1990;
[2] D. Hisamoto et al. A Folded-channel MOSFET for Deep-sub­ tenth Micron Era, IEDM 98, S. 1032-1033, 1998.
Bezugszeichenliste
A-A' Schnittlinie
100
Substrat
101
Steg
Eb Stegbreite
El Steglänge
Ea Stegabstand
102
Gate
1020
Gatestreifen
Gb Gatebreite
Gl Gatelänge
1021
Gatekontakt
Gkb Gatekontaktbreite
Gkl Gatekontaktlänge
103
Source-Bereich
Sb Source-Breite
Sl Source-Länge
1030
Verbindung
114
Drain-Bereich
Db Drain-Breite
Dl Drain-Länge
1140
Verbindung
f Auflösung
200
Steg-Feldeffekttransistor
201
Siliziumsubstrat
202
Feldoxidschicht
203
Steg
204
Gate
205
Seitenwände Steg
206
Source-Bereich
207
Drain-Bereich
500
SOI-Wafer
5000
Erste Siliziumschicht
5001
Buried Oxid
5002
Zweite Siliziumschicht
501
Nitridschicht
502
Lackschicht
503
Oxidsteg
504
Spacer
505
Randbereich

Claims (26)

1. Über einem Substrat angeordnete Struktur einer integrierten Schaltungsanordnung,
mit einer periodischen Anordnung von gleichen, dreidimensionalen Elementen,
bei der benachbarte Elemente voneinander einen Abstand aufweisen, der größer oder gleich der Auflösung eines zur Strukturierung zumindest von Teilen der Struktur verwendeten lithographischen Verfahrens ist.
2. Struktur nach Anspruch 1, bei der die Elemente als Stege ausgebildet sind.
3. Struktur nach Anspruch 2, bei der die Stege parallel zueinander angeordnet sind.
4. Struktur nach Anspruch 2 oder Anspruch 3, bei der jeder Steg eine Stegbreite aufweist, die kleiner ist als die Auflösung des lithographischen Verfahrens.
5. Struktur nach einem der Ansprüche 2 bis 4, bei der jeder Steg eine Stegbreite aufweist, die kleiner 40 nm ist.
6. Struktur nach Anspruch 5, bei der jeder Steg eine Stegbreite von etwa 20 nm bis 30 nm aufweist.
7. Struktur nach einem der Ansprüche 2 bis 6, bei der jeder Steg eine Steglänge aufweist, die größer oder gleich der Auflösung des lithographischen Verfahrens ist.
8. Struktur nach Anspruch 7, bei der jeder Steg eine Steglänge aufweist, die größer ist als das Fünffache der Auflösung des lithographischen Verfahrens.
9. Struktur nach Anspruch 8, bei der jeder Steg eine Steglänge von etwa dem Fünffachen der Auflösung des lithographischen Verfahrens aufweist.
10. Struktur nach einem der vorhergehenden Ansprüche, bei der der Abstand zwischen benachbarten Elementen etwa dem 2 bis 2,5-fachen der Auflösung des lithographischen Verfahrens entspricht.
11. Struktur nach einem der Ansprüche 2 bis 10, bei der eine streifenförmige Schicht dergestalt angeordnet ist, daß sie zumindest einen der Stege kreuzt und dabei über den zumindest einen Steg geführt ist.
12. Struktur nach Anspruch 11, bei der die Breite der Schicht größer oder gleich der Auflösung des lithographischen Verfahrens ist.
13. Struktur nach Anspruch 12, bei der die Länge der Schicht größer oder gleich der Auflösung des lithographischen Verfahrens ist.
14. Struktur nach einem der Ansprüche 2 bis 13, bei der Halbleiterbereiche an den Enden zumindest eines Stegs angeordnet sind.
15. Struktur nach Anspruch 14, bei der die Bereiche zumindest teilweise über dem Steg angeordnet sind.
16. Struktur nach Anspruch 15, bei der jeder Bereich eine Breite aufweist, die größer oder gleich der Auflösung des lithographischen Verfahrens ist.
17. Struktur nach Anspruch 16, bei der jeder Bereich eine Länge aufweist, die größer oder gleich der Auflösung des lithographischen Verfahrens ist.
18. Struktur nach einem der vorhergehenden Ansprüche, bei der jedes Element Bestandteil eines zugehörigen elektronischen Bauelements ist.
19. Struktur nach einem der vorhergehenden Ansprüche, bei der zumindest eines der Elemente Bestandteil eines Feldeffekttransistors ist.
20. Struktur nach einem der Ansprüche 2 bis 19, bei der zumindest ein Abschnitt eines der Stege als Kanalbereich für einen Feldeffekttransistor ausgebildet ist.
21, Struktur nach Anspruch 20, bei der jeder Steg zumindest ein Abschnitt aufweist, der als Kanalbereich für einen zugehörigen Feldeffekttransistor ausgebildet ist.
22. Struktur nach einem der Ansprüche 11 bis 21, bei der die streifenförmige Schicht als Gate für einen Feldeffekttransistor ausgebildet ist.
23. Struktur nach Anspruch 22, bei der sich das Gate über mehrere Stege erstreckt und damit ein gemeinsames Gate für mehrere Feldeffekttransistoren auf dem Subtstrat vorgesehen ist.
24. Struktur nach einem der Ansprüche 14 bis 23, bei der die Halbleiterbereiche an den Enden des Stegs als Source und Drain ausgebildet sind.
25. Struktur nach Anspruch 24, bei der sich Source und Drain über mehrere Stegenden erstrecken und damit ein gemeinsames Source und ein gemeinsames Drain für mehrere Feldeffekttransistoren auf dem Subtstrat vorgesehen sind.
26. Struktur nach einem der vorhergehenden Ansprüche, bei dem das lithographische Verfahren optische Strahlung verwendet.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006013721A1 (de) * 2006-03-24 2007-09-27 Infineon Technologies Ag Halbleiterschaltungsanordnung und zugehöriges Verfahren zur Temperaturerfassung

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0623963A1 (de) * 1993-05-06 1994-11-09 Siemens Aktiengesellschaft MOSFET auf SOI-Substrat
DE19522351A1 (de) * 1995-06-20 1997-01-09 Max Planck Gesellschaft Verfahren zur Herstellung von Quantenstrukturen, insbesondere von Quantenpunkten und Tunnelbarrieren sowie Bauelemente mit solchen Quantenstrukturen
DE19942692B4 (de) * 1999-09-07 2007-04-12 Infineon Technologies Ag Optoelektronische Mikroelektronikanordnung

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
NICHTS ERMITTELT *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006013721A1 (de) * 2006-03-24 2007-09-27 Infineon Technologies Ag Halbleiterschaltungsanordnung und zugehöriges Verfahren zur Temperaturerfassung
DE102006013721B4 (de) * 2006-03-24 2011-12-08 Infineon Technologies Ag Halbleiterschaltungsanordnung und zugehöriges Verfahren zur Temperaturerfassung

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