DE10329212B4 - Verfahren zum Herstellen einer integrierten DRAM-Speicherschaltung mit Corner Devices - Google Patents

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Abstract

Verfahren zum Herstellen einer DRAM-Speicherschaltung auf einem Siliziumsubstrat (1),
wobei eine Vielzahl von MOS-Transistoren (A, B) ausgebildet werden, wobei die aktiven Gebiete (28, 34, 40) der MOS-Transistoren durch Feldoxid-Gebiete auf dem Siliziumsubstrat voneinander getrennt werden, und
wobei die Höhe der Stufe (11) zwischen den aktiven Gebieten und den Feldoxid-Gebieten (8) für einen Teil (A) der Vielzahl von MOS-Transistoren durch einen Ätzschritt erniedrigt wird,
dadurch gekennzeichnet,
dass der Teil (A) der Vielzahl von MOS-Transistoren, bei der die Höhe der Stufe zwischen den aktiven Gebieten und den Feldoxid-Gebieten erniedrigt wird, den Auswahltransistoren der Speicherzellen der DRAM-Speicherschaltung entspricht, und
dass für den Ätzschritt zur Erniedrigung der Höhe der Stufe (11) zwischen den aktiven Gebieten (40) und den Feldoxid-Gebieten (8) als Ätzmaske die Maske (36) zum Durchführen der Dotierung der aktiven Gebiete des Auswahltransistors eingesetzt wird.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen einer integrierten Schaltung auf einem Siliziumsubstrat, wobei eine Vielzahl von MOS-Transistoren ausgebildet werden, deren aktive Gebiete durch Feldoxid-Gebiete auf dem Siliziumsubstrat voneinander getrennt werden.
  • Zielsetzung bei integrierten Schaltungen (ICs) ist es, den Integrationsgrad, also die Anzahl der Funktionselemente pro Flächeneinheit zu vergrößern, um bei gleichem Flächenbedarf leistungsfähigere integrierte Schaltungen zu erzeugen. Der überwiegende Teil der integrierten Schaltungen wird in MOS-Technologie gefertigt. Grundelement von MOS-Schaltung ist der MOS-Feldeffekttransistor, bei dem in einem leitenden Siliziumsubstrat von einem ersten Leitungsträgertyp zwei stark leitende Dotiergebiete von einem zweiten Leitungsträgertyp eindiffundiert werden, die als Strom liefernde (Source) und Strom aufnehmende (Drain) Elektrode wirken. Über dem Bereich zwischen Source- und Drain-Elektrode wird eine metallische Gate-Elektrode ausgebildet, die vom Siliziumsubstrat durch eine Oxidschicht getrennt ist. Durch Anlegen eines elektrischen Feldes an die Gate-Elektrode kann der Widerstand im Siliziumsubstrat unter der Gate-Elektrode und damit der Stromfluss zwischen Source- und Drain-Elektrode gesteuert werden.
  • Integrierte Schaltungen, insbesondere Halbleiterspeicher, werden in der Regel als CMOS-Schaltungen ausgeführt, bei denen sowohl n-Kanal- als auch p-Kanal-MOS-transistoren auf dem Siliziumsubstrat ausgeführt sind. Bei der gemeinsamen Integration von p- und n-Kanal-MOS-Transistoren auf der Siliziumscheibe ist es erforderlich, die Scheibe lokal durch Ausbildung von Wannen umzudotieren, um die komplementären MOS-Transistoren ausführen zu können.
  • Um einen hohen Integrationsgrad von MOS-Transistoren auf dem Siliziumsubstrat zu erreichen, ist ein möglichst abrupter Übergang zwischen den MOS-Transistoren und Isolationsbereichen erforderlich, um die nebeneinander liegenden aktiven. Gebiete der MOS-Transistoren auch bei geringem räumlichen Abstand effektiv elektrisch voneinander zu trennen. Die Isolationsgebiete zwischen den MOS-Transistoren werden in der Regel als Grabenisolationsgebiete, so genannte Shallow Trench Isolation-(STI)-Bereiche ausgeführt, bei denen zwischen den aktiven Gebieten der MOS-Transistoren Gräben in das Siliziumsubstrat geätzt werden, die dann mit einem Siliziumdioxid, dem so genannten Feldoxid aufgefüllt werden. Das Feldoxid wird dabei so ausgeführt wird, dass es über die Siliziumoberfläche übersteht, wodurch sich zwischen den aktiven Gebieten der MOS-Transistoren und dem Feldoxid-Gebieten eine Stufe ergibt. Die Höhe dieser Stufe legt die Größe der so genannten Divots fest, den Vertiefungen am Rande der Feldoxid-Gebiete, die an die Kante des aktiven Gebiete der MOS-Transistoren beim Übergang in den Graben der Feldoxidisolierungen entstehen. Eine große Stufenhöhe führt zu einer kleinen Vertiefung und umgekehrt.
  • Die Vertiefung wiederum bestimmt die Eigenschaften des so genannten Corner Devices des MOS-Transistors, das sich im Bereich der Kante zwischen dem im Wesentlichen horizontalen aktiven Gebiet des MOS-Transistors und dem sich daran anschließenden vertikalen Feldoxidgebiet ergibt und bei dem sich der leitende Kanalbereich um diese Kante herum zum Feldoxidgebiet hin sich fortsetzt. Eine hohe Stufe zwischen dem Feldoxid-Gebiet und dem aktiven Gebiet des MOS-Transistors und damit ein flaches Divot sorgt für eine relativ hohe Einsatzspannung des Corner Devices im Vergleich zum Channel Device des MOS-Transistors. Eine niedrige Stufe und damit großes Divot dagegen bewirkt eine relativ niedrige Einsatzspannung.
  • Integrierte Schaltungen werden in der Regel mit Hilfe der Planartechnik auf dem Siliziumsubstrat ausgebildet, bei der eine Abfolge von jeweils ganzflächig an der Siliziumoberfläche wirkenden Einzelprozessen ausgeführt werden, die. über geeignete Maskierungsschichten eine lokale Veränderung des Siliziumsubstrats herbeiführen. Bei den bisher durchgeführten Fertigungsprozessen wird die Feldoxidisolierung zwischen den MOS-Transistoren so ausgeführt, dass sich einheitliche Stufenhöhe zwischen den aktiven Gebieten und den Feldoxidgebieten einstellt. Da das Corner Device des MOS-Transistors entscheidend für den Leckagestrom und die Zuverlässigkeit des Transistors ist, ist es bei integrierten Schaltungen, insbesondere bei DRAM-Halbleiterspeichern erforderlich, die Stufenhöhe an die Leckstromanforderungen des DRAM-Zellenfeldes und an die Zuverlässigkeitsanforderungen der Peripherie anzupassen, d. h. hohe Stufenhöhe und kleines Divot, um die peripheren Logik-MOS-Transistoren mit einer hohen Einsatzspannung und damit mit einer großen Stufenhöhe auszubilden.
  • Weiterhin ist aufgrund der zunehmenden Miniaturisierung der MOS-Transistoren vor allem bei Halbleiterspeichern wichtig, die Stromleitfähigkeit der MOS-Auswahltransistoren zu erhalten bzw. zu verbessern. Bei einer Verminderung der Transistorabmessung reduziert sich gleichzeitig die Weite des stromleitenden Kanals, was dazu führt, dass der über den Kanal fließende Strom vermindert wird. Eine Möglichkeit, die Stromleitfähigkeit bei verminderter Kanalweite zu erhöhen, wäre, Corner Devices mit einer niedrigen Einsatzspannung, d.h. einer kleinen Stufenhöhe zwischen aktivem Gebiet und Feldoxid-Gebieten auszuführen. Diese Möglichkeit wurde jedoch bisher nicht in Betracht gezogen, da bei einer Absenkung der Stufenhöhe zwischen aktivem Gebiet und Feldoxid-Gebieten in den integrierten Schaltungen gleichzeitig auch die Zuverlässigkeit der peripheren Logik-MOS-Transistoren beeinträchtigt würde.
  • Im Stand der Technik wurden deshalb die Halbleiterspeicher so ausgebildet, dass das Corner Device möglichst unterdrückt wird, d.h. hohe Stufen zwischen den aktiven Gebieten der MOS-Transistoren und den Feldoxid-Gebieten bestehen. Auf. die Möglichkeit, die Stromleitfähigkeit der MOS-Auswahltransistoren über die Corner Devices zu verbessern, wurde dagegen verzichtet.
  • Ein Verfahren mit den Merkmalen des Oberbegriffs des Anspruchs 1 ist aus der DE 101 31 710 A1 bekannt. Weitere Verfahren zum individuellen Einstellen der Stufenhöhe zwischen aktiven Gebieten und Feldoxid-Gebieten in DRAM-Speicherzellen sind in der US 6 323 532 B1 und der US 6 552 382 B1 beschrieben. Aus dem Artikel von A. Bryant & al. „The Current Carrying Corner Inherent to Trench Isolation", In: IEEE EI. Dev. Lett., Vol. 14, No. 8, 1993, S. 412-414 sind weiterhin die Vorteile des Einsatzes von Corner Devices in DRAM-Speicherzellen bekannt.
    •
  • Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zu schaffen, mit der die Höhe der Stufe zwischen den aktiven Gebieten und den Feldoxid-Gebieten bei der Herstellung von MOS-Transistoren auf einfache Weise individuell eingestellt werden kann, um die Eigenschaften des Corner Devices der MOS-Transistoren optimal auf ihre unterschiedlichen Aufgaben, d.h. hohe Zuverlässigkeit bzw. gute Stromleitfähigkeit, einzustellen.
  • Diese Aufgabe wird erfindungsgemäß mit einem Verfahren gemäß Anspruch 1 gelöst. Vorteilhafte Weiterbildungen sind in dem abhängigen Anspruch angegeben.
  • Beim erfindungsgemäßen Verfahren zum Herstellen einer integrierten Schaltung auf einem Siliziumsubstrat, wobei eine Vielzahl von MOS-Transistoren ausgebildet werden, deren aktive Gebiete durch Feldoxid-Gebiete auf dem Siliziumsubstrat voneinander getrennt werden, wird mit Hilfe eines zusätzli chen Ätzschrittes die Höhe der Stufe zwischen den aktiven Gebieten und den Feldoxid-Gebieten für einen Teil der MOS-Transistoren erniedrigt, um im Bereich der Stufe bei diesen Transistoren ein Corner Device mit einer niedrigen Einsatzspannung auszubilden. Es lässt sich so eine integrierte Schaltung auf dem Siliziumsubstrat mit einer Vielzahl von MOS-Transistoren, deren aktive Gebiete durch Feldoxid-Gebiete voneinander getrennt sind, ausbilden, wobei die Höhe der Stufe zwischen den aktiven Gebieten und den Feldoxid-Gebieten für den einen Teil der MOS-Transistoren niedriger ist als für den anderen Teil der MOS-Transistoren, um bei den MOS-Transistoren mit einer kleinen Stufe ein Corner Device mit einer niedrigen Einsatzspannung und bei den MOS-Transistoren mit einer großen Stufe ein Corner Device mit einer hohen Einsatzspannung auszubilden.
  • Erfindungsgemäß besteht somit die Möglichkeit, integrierte Schaltungen mit MOS-Transistoren auszubilden, bei dem die Stufenhöhe zwischen den Feldoxid-Gebieten und den aktiven Gebieten und damit das sich darin ausbildende Corner Device optimal auf die Aufgaben des zugehörigen MOS-Transistors eingestellt ist.
  • Dabei ist die integrierte Schaltung eine DRAM-Speicherschaltung, wobei der Teil der MOS-Transistoren, deren Stufe zwischen den aktiven Gebieten und den Feldoxid-Gebieten herabgesetzt ist, den MOS-Auswahltransistoren der Speicherzellen der DRAM-Speicherschaltung entspricht. Durch diese Ausgestaltung der DRAM-Speicherzellen ist es möglich, insbesondere die Stromleitfähigkeit der MOS-Auswahltransistoren auch bei fortschreitender Miniaturisierung durch Ausbildung eines Corner Devices mit geringer Einsatzspannung zu verbessern und gleichzeitig dafür zu sorgen, dass die Corner Devices der Logik-MOS-Transistoren im Peripherbereich im Wesentlichen unterdrückt bleibt, so dass sich diese durch eine hohe Zuverlässigkeit auszeichnen.
  • Weiterhin wird für den zusätzlichen Ätzschritt zur Erniedrigung der Höhe der Stufe zwischen den aktiven Gebieten und den Feldoxid-Gebieten bei den MOS-Auswahltransistoren der DRAM-Speicherzellen als Ätzmaske die Maske zum Durchführen der Dotierung der aktiven Gebiete der MOS-Auswahltransistoren eingesetzt. Diese Vorgehensweise sorgt für eine besonders kostengünstige Herstellung, da keine zusätzliche Maske für die Feldoxid-Ätzung be lichtet werden muss, sondern die Maske für das Kanalimplantat der MOS-Auswahltransistoren verwendet werden kann.
  • Bevorzugt ist weiterhin die DRAM-Speicherschaltung so auszubilden, dass nach dem Ausführen der Feldoxid-Gebiete Dotierimplantationen zwischen den Feldoxid-Gebieten mit Hilfe unterschiedlicher Blockmasken ausgeführt werden, um die aktiven Gebiete der als Auswahltransistoren und als Logiktransistoren dienenden MOS-Transistoren der DRAM-Speicherzelle auszubilden, wobei nach der Dotierimplantation der aktiven Gebiete der Auswahltransistoren die entsprechende Blockmaske beibehalten wird, um eine Ätzung der Feldoxid-Gebiete im Bereich der Auswahltransistoren auszuführen. Diese Vorgehensweise ermöglicht eine besonders kostengünstige Herstellung, da eine bereits vorhandene, d.h. für die DRAM-Herstellung zwingend notwendige Maske für die Rückätzung der die Feldoxid-Gebiete im Bereich der Auswahltransistoren genutzt werden kann, um eine höhere Stromtragfähigkeit der Auswahltransistoren zu erreichen und gleichzeitig beim Ätzen mit Hilfe der Maske die übrigen Strukturen zu schützen, um hier das Entstehen von Corner Devices zu unterdrücken.
  • Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. Es zeigen
  • 1 eine Prozessfolge zur Ausbildung von Feldoxid-Gebieten auf einem DRAM-Speicher;
  • 2 eine dreidimensionale MOS-Transistorstruktur mit einem Corner Device.
  • 3 ein Verfahren zum Herstellen von Corner Devices bei einem in CMOS-Technik ausgebildeten DRAM-Speicher;
  • Im Rahmen der Miniaturisierung von integrierten Schaltungen mit MOS-Transistoren, insbesondere von in CMOS-Technik hergestellten DRAM-Speichern ist es erforderlich, die Stromleitfä higkeit der Auswahltransistoren zu erhalten bzw. zu verbessern. Unter der Stromleitfähigkeit versteht man den Strom, der bei einem gegebenen Source/Drain-Potenzial des MOS-Transistors und einer vorgegebenen Gate-Spannung, also bei geöffnetem MOS-Transistor durch den Kanal des MOS-Transistors geleitet wird. Bei einer Verminderung der Transistorabmessungen reduziert sich die Kanalweite, wodurch der durch den Transistorkanal geleitete Strom verkleinert wird.
  • Gemäß der Erfindung wird eine Möglichkeit vorgestellt, die Stromleitfähigkeit der Auswahltransistoren im Zellenfeld durch Ausbildung eines zusätzlichen Corner Devices im Bereich der Kante beim Übergang vom aktiven Gebiet des Transistors zum angrenzenden isolierenden Feldoxid-Gebiet zu verbessern, wobei gleichzeitig gewährleistet ist, dass ein solches Corner Device im Bereich der peripheren Logik-Transistoren der DRAM-Speichers verhindert wird. Dies wird erfindungsgemäß dadurch erreicht, dass die Höhe der Stufe zwischen dem Feldoxid-Gebiet und dem aktiven Gebiet im Bereich des Auswahltransistors gegenüber der Stufenhöhe im Bereich der weiteren Transistorstrukturen der DRAM-Speicherschaltung vermindert wird. Die erfindungsgemäße Vorgehensweise zum Ausbilden von Corner Devices durch Einstellen verschiedener Stufenhöhen zwischen dem aktiven Gebiet und dem Feldoxid-Gebiet lässt sich jedoch auch mit anderen bekannten integrierten Schaltungen mit MOS-Transistoren einsetzen.
  • 1 zeigt schematisch und stark vereinfacht den Prozessablauf zur Ausbildung von Feldoxid-Gebieten in STI-Technik auf einem Siliziumsubstrat. Hierzu wird in einem ersten Schritt auf dem Siliziumsubstrat 1, das bereits verschiedene Prozessschritte zum Ausbilden der Strukturen der integrierten Schaltung durchlaufen hat, eine dünne SiO2-Schicht 2 und darauf eine Si3N4-Schicht 3 aufgebracht. Wie in 1A dargestellt, erfolgt zur Definition der Isolationsbereiche zwischen den einzelnen Strukturen der integrierten Schaltung, insbesondere den MOS-Transistoren, ein Lithographieprozess, wobei mithilfe einer Lithografiemaske 4 eine auf der Si3N4-Schicht aufgebrachte Fotolackschicht 5 strukturiert wird. Mit einer anschließenden anisotropen Ätzung wird die in der Fotolackschicht 5 definierte Struktur dann in das Siliziumsubstrat 1 übertragen, so dass sich Isolationsgräben 6 ausbilden.
  • Nach dem Entfernen der Fotolackschicht 5 (1B) erfolgt eine ganzflächige konforme Abscheidung einer dicken SiO2-Schicht 8, z. B. mithilfe des TEOS-Verfahrens, zur Auffüllung der Isolationsgräben 6, wie in 1C dargestellt ist. Es besteht jedoch die Möglichkeit, alternativ zum TEOS-Verfahren auch andere Oxidabscheideverfahren, bzw. Herstellungstechniken zur Ausbildung der SiO2-Schicht 8 einzusetzen. In einem nächsten Prozessschritt wird mit Hilfe eines Ätzschritts bzw. einem chemisch-mechanischen Polieren die aufgebrachte SiO2-Schicht bis auf die Oberfläche der Si3N4-Schicht 3 abgetragen, wie in 1D gezeigt ist. Anschließend wird dann die Si3N4-Schicht 3 und die darunter liegende SiO2-Schicht 2 entfernt, so dass sich ein Querschnitt durch die Siliziumscheibe ergibt, wie er in 1E gezeigt ist, bei der die verschiedenen Bereiche des Siliziumsubstrats mit den darin enthaltenen Figuren durch die Feldoxid-Gebiete 6 getrennt sind. Wie in 1E weiter dargestellt ist, bilden sich dabei zwischen den Feldoxid-Blöcken 8 und der Oberfläche der Siliziumhalbleiterscheibe eine Stufe 11 mit einer einheitlichen Höhe h aus. Die Stufenhöhe beträgt dabei in der Regel bis zu 30 nm bei CMOS-Schaltungen. Es ist aber möglich, die Höhe h der Stufe 11 durch entsprechenden Parametereinsatz bei den vorhergehenden Prozessen, etwa der Art des die Isolationsgraben 6 füllenden Oxids 8, der Tiefe der Gräben 6, der Art der sonstig aufgebrachten SiO2-Schichten und Si3N4-Schichten, dem CMP-Prozess beim Planarisieren des Siliziumsubstrats, dem jeweiligen Anteil der Flächen für aktive und isolierende Bereiche an der Gesamtfläche usw. beliebig einzustellen.
  • Die Höhe h der Stufe ist entscheidend für die Ausbildung des Corner Devices, das bei der Ausbildung von MOS-Transistoren im Bereich des Übergangs zwischen dem aktiven Gebiet im Siliziumsubstrat 1 und den Feldoxid-Gebieten 8 entsteht. 2A zeigt in dreidimensionaler Darstellung einen Ausschnitt eines MOS-Feldeffekttransistors mit sich daran anschließendem Feldoxid-Gebiet 8. Es ist dabei nur eine der beiden Elektroden 18 des MOS-Transistors, die in x-Richtung orientiert sind, gezeigt. Zwischen den Elektroden 18 des MOS-Transistors ist ein Kanalbereich 7 ausgebildet, auf dem eine dünne Gate-Oxidschicht 9 und darauf das Gate 20 ausgeführt sind. Im Bereich der mit einem Kreis eingefassten Kante am Übergang zwischen der Gate-Oxidschicht 9 und dem Feldoxid-Gebiet 8 bildet sich eine Vertiefung 12 aus, die von der Höhe der Stufe 11 bestimmt wird. Eine große Stufe 11, d.h. eine Stufe mit einer großen Stufenhöhe h, hat eine flache Vertiefung 12 mit einem kleinen Wert t für deren Tiefe zur Folge (3B). Eine kleine Stufe 11 mit einer kleinen Stufenhöhe h dagegen eine ausgeprägte Vertiefung 12 mit einem großen Tiefenwert t (2C).
  • Die auch Divot genannte Vertiefung 12 ist verantwortlich für die Eigenschaften des Corner Devices, das sich als zusätzliches leitendes Element des MOS-Transistors im Bereich der Rundung 14 an der Kante des Siliziumsubstrats 1 beim Übergang vom aktiven Gebiet 7 zum Feldoxid-Gebiet 8 bildet. Die Einsatzspannung dieses Corner Devices wird dabei von der Größe des Wertes t der Vertiefung 12 und damit der Höhe h der Stufe 11 bestimmt. Bei geringer Stufenhöhe und damit ausgeprägter Vertiefung 12, wie in 2B gezeigt, greift das Gate 20 des MOS-Transistors um die Rundung 14 an der Kante zum Feldoxid-Gebiets herum, wodurch sich eine kleine Einsatzspannung des Corner-Elements und damit ein vergrößerter Sättigungsstrom des MOS-Transistors ergibt. Gleichzeitig steigt jedoch der Leckagestrom des Transistors an. Bei großer Stufenhöhe h und damit flacher Vertiefung 12, wie in 2C gezeigt, erstreckt sich das Gate des MOS-FETs nicht so weit um die Rundung 14 an der Kante zum Feldoxid-Gebiet 8 herum, was eine höhere Einsatzspannung des Corner Devices und damit ei nen kleineren Sättigungsstrom bei gleichzeitig geringerem Leckagestrom des MOS-Transistors zur Folge hat.
  • Bei integrierten Schaltungen, insbesondere in CMOS-Technik ausgebildeten DRAM-Speichern ist es aufgrund der zunehmenden Miniaturisierung wichtig, einerseits die Stromleitfähigkeit der Auswahltransistoren zu erhalten bzw. noch zu verbessern und gleichzeitig Zuverlässigkeit der Logik-Transistoren zu sichern, d.h. Logik-Transistoren mit einem geringen Leckagestrom auszubilden. Deshalb wird erfindungsgemäß die integrierte Schaltung so ausgebildet, dass sich MOS-Transistoren mit unterschiedlichen Corner Device-Eigenschaften ergeben. Dies wird dadurch erreicht, dass Feldoxid-Gebiete mit unterschiedlichen Stufenhöhen ausgebildet werden. Insbesondere wird die Stufenhöhe der Feldoxid-Gebiete in den aktiven Gebieten der Auswahltransistoren gegenüber der Stufenhöhe zu den Logik-Transistoren der DRAM-Schaltung erniedrigt.
  • Eine erfindungsgemäße Vorgehensweise zur Ausbildung von MOS-Transistoren einer integrierten Schaltung, insbesondere einer DRAM-Schaltung mit unterschiedlichen Stufenhöhen zwischen den aktiven Gebieten und den Feldoxid-Gebieten ist in 3 gezeigt. Ausgangspunkt ist dabei ein vorprozessiertes Siliziumsubstrat 1 im Prozesszustand, wie es in 1E gezeigt ist. 3A zeigt schematisch und stark vereinfacht einen Querschnitt durch eine Siliziumscheibe 1 mit Feldoxid-Gebieten 8, die in Isolationsgräben 6 ausgeführt sind. Der Bereich A mit den enger zusammenstehenden Feldoxid-Gebieten 8 ist der Bereich der Auswahltransistoren der DRAM-Speicherzellen, der Bereich B dagegen der Bereich für die Logik-Transistoren der DRAM-Speicherschaltung. Zielsetzung ist es, die Stufenhöhe der Feldoxid-Gebiete zu den aktiven Gebieten hin im Bereich der Auswahltransistoren gegenüber der Stufenhöhe im Bereich der Logiktransistoren zu erniedrigen. Dies wird erfindungsgemäß vorzugsweise im Rahmen der Ausbildung der Kanalimplantate der MOS-Transistoren durchgeführt.
  • Für die Kanalimplantation wird, wie in 3A gezeigt ist, eine dünne SiO2-Schicht 22 erzeugt. Die SiO2-Schicht 22 wird vorzugsweise thermisch als Ofenoxid mit einer Dicke von ca. 5 nm ausgebildet. Durch die SiO2-Schicht 22 hindurch erfolgt dann vorzugsweise durch Ionenimplantation die Dotierung der Kanalbereiche. Dabei werden nacheinander die Kanalbereiche für die Auswahltransistoren, die in der Regel n-Kanal-MOS-FETs sind und die Kanalbereiche der peripheren Logiktransistoren, die sowohl n- als auch p-Kanal-MOS-Transistoren sind, ausgeführt. Dies erfolgt vorzugsweise so, dass in einem ersten Schritt, wie in 3B gezeigt, mit Hilfe einer ersten Maske 24 die Kanalimplantation n-Kanal-Logik-Transistoren ausgeführt wird. Hierzu wird ein lichtempfindlicher Fotolack 26 auf das Siliziumsubstrat 1 aufgebracht, der mit der Maske 24, die die Struktur der Kanalbereiche der n-Kanal-Logik-Transistoren enthält, belichtet wird. Nach dem Entwickeln und Entfernen des belichteten Fotolacks wird mit Hilfe einer Ionenimplantation, vorzugsweise mit Arsen durch die geöffnete Lackmaske 26 die Dotierung der n-Kanalbereiche 28 der Logik-Transistoren ausgeführt. Anschließend erfolgt die Beseitigung der Fotolackmaske 26.
  • In einem zweiten Prozessschritt werden dann die p-Kanalbereiche der Logik-Transistoren ausgeführt (3C). Hierzu wird analog zu dem in 3B gezeigten Prozess wiederum eine Fotolackschicht 30 aufgebracht, die über eine Maske 32, die in der Entwurfsebene die p-Kanalbereiche der Logik-Transistoren enthält, belichtet wird. Nach dem Entwickeln und Entfernen des belichteten Fotolacks wird über die strukturierte Fotolackmaske 30 dann die p-Kanalimplantation, vorzugsweise mit Bor, ausgeführt. Es bilden sich dann p-Kanal-dotierbereiche 34, wie sie in 3C gezeigt sind.
  • Nachdem wiederum die verbleibende Fotolackschicht 30 entfernt wird, wird in einem dritten Fotolithografieprozess mit einer dritten Maske 38 die Kanalimplantation der n-Kanal-Auswahltransistoren durchgeführt. Hierzu wird, wie in 3D ge zeigt ist, eine Fotolackschicht 36 auf dem Siliziumsubstrat 1 aufgebracht und mit Hilfe der Maske 38, die die Kanalbereiche der Auswahltransistoren als Muster enthält, belichtet. Nach dem Entwickeln und Entfernen des belichteten Fotolacks werden dann wiederum vorzugsweise mit Hilfe einer Borimplantation die Kanalbereiche 40 der Auswahltransistoren ausgeführt.
  • Um im Bereich der Auswahltransistoren Corner Devices mit einer kleineren Einsatzspannung, die zusätzlich die Stromtragfähigkeit der Auswahltransistoren erhöhen, auszubilden und zugleich zu vermeiden, dass Corner Devices im Bereich der Logiktransistoren entstehen, wird nach dem Ausführen der Kanalimplantation 40 der n-Auswahltransistoren mit der für die Kanalimplantation 40 eingesetzten Fotolackmaske 36 eine Feldoxid-Ätzung durchgeführt, bei der die Stufenhöhe zwischen Feldoxid-Gebieten 8 und aktiven Gebieten 40 der Auswahltransistoren erniedrigt wird. Querschnitt durch die Siliziumscheibe nach diesem Ätzschritt ist in 3E gezeigt. Die Ätzung wird vorzugsweise nasschemisch mit einer HF-Lösung ausgeführt, wobei die Stufenhöhe ausgehend von einer Stufenhöhe von 30 nm auf vorzugsweise 15 nm reduziert wird, wodurch ein Corner Device der n-Kanal-Auswahltransistoren entsteht, das im Wesentlichen die gleiche Einsatzspannung wie das Kanalelement aufweist. Die Verwendung der Maske zur Kanalimplantation zugleich als Ätzmaske zur Stufenerniedrigung ermöglicht es, auf einen zusätzlichen Fotolithografieschritt zu verzichten.
  • Gemäß der Erfindung besteht somit die Möglichkeit der Nutzung einer im Rahmen des üblichen Herstellungsprozesses von integrierten Schaltungen vorgesehenen Maske individuell die Stufenhöhe und damit die Eigenschaften des Corner Devices zwischen dem Transistor und den isolierenden Feldoxid-Gebieten einzustellen.
    •

Claims (2)

  1. Verfahren zum Herstellen einer DRAM-Speicherschaltung auf einem Siliziumsubstrat (1), wobei eine Vielzahl von MOS-Transistoren (A, B) ausgebildet werden, wobei die aktiven Gebiete (28, 34, 40) der MOS-Transistoren durch Feldoxid-Gebiete auf dem Siliziumsubstrat voneinander getrennt werden, und wobei die Höhe der Stufe (11) zwischen den aktiven Gebieten und den Feldoxid-Gebieten (8) für einen Teil (A) der Vielzahl von MOS-Transistoren durch einen Ätzschritt erniedrigt wird, dadurch gekennzeichnet, dass der Teil (A) der Vielzahl von MOS-Transistoren, bei der die Höhe der Stufe zwischen den aktiven Gebieten und den Feldoxid-Gebieten erniedrigt wird, den Auswahltransistoren der Speicherzellen der DRAM-Speicherschaltung entspricht, und dass für den Ätzschritt zur Erniedrigung der Höhe der Stufe (11) zwischen den aktiven Gebieten (40) und den Feldoxid-Gebieten (8) als Ätzmaske die Maske (36) zum Durchführen der Dotierung der aktiven Gebiete des Auswahltransistors eingesetzt wird.
  2. Verfahren nach Anspruch 1, gekennzeichnet durch die Prozessschritte: Festlegen der Bereiche für die MOS-Transistoren der DRAM-Speicherschaltung auf dem Siliziumsubstrat (1); Ätzen von Isolationsgräben (6) in das Siliziumsubstrat (1) und Auffüllen der Isolationsgräben mit dem über die Siliziumoberfläche überstehenden Feldoxid, um die aktiven Gebieten (28, 34, 40) der MOS-Transistoren durch Feldoxid-Gebiete (8) voneinander zu trennen; Ausführen von Dotierimplantationen zwischen den Feldoxid-Gebiete mithilfe unterschiedlicher Blockmasken (26, 30, 36), um die aktiven Gebiete (28, 34, 40) der als Auswahltransistoren und als Logik-Transistoren dienenden MOS-Transistoren der DRAM-Speicherschaltung auszubilden; und Ätzen des die Isolationsgräben füllenden Feldoxid (8) im Be reich der Auswahltransistoren (A) mit der zugehörigen Blockmaske (36) zum Durchführen der Dotierung der aktiven Gebiete (40) der Auswahltransistoren, um die Höhe der Stufe (11) zwischen den aktiven Gebieten und den Feldoxid-Gebieten, im Bereich der Auswahltransistoren zu erniedrigen.
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