DE102012217336B4 - Verfahren zum Ersetzen von Halbleitermaterial durch Metall bei der Herstellung von Chips mit integrierten Schaltungen - Google Patents

Verfahren zum Ersetzen von Halbleitermaterial durch Metall bei der Herstellung von Chips mit integrierten Schaltungen Download PDF

Info

Publication number
DE102012217336B4
DE102012217336B4 DE102012217336.6A DE102012217336A DE102012217336B4 DE 102012217336 B4 DE102012217336 B4 DE 102012217336B4 DE 102012217336 A DE102012217336 A DE 102012217336A DE 102012217336 B4 DE102012217336 B4 DE 102012217336B4
Authority
DE
Germany
Prior art keywords
layer
silicon
gate
metal
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102012217336.6A
Other languages
English (en)
Other versions
DE102012217336A1 (de
Inventor
Kevin K. Chan
Christopher D'Emic
Young-Hee Kim
Dae-Gyu Park
Jeng-Bang Yau
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE102012217336A1 publication Critical patent/DE102012217336A1/de
Application granted granted Critical
Publication of DE102012217336B4 publication Critical patent/DE102012217336B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren (100) zum Ersetzen von Halbleitermaterial durch Metall, wobei das Verfahren (100) Folgendes aufweist: Bilden einer strukturierten Halbleiterschicht (126) auf einer Dielektrikumsschicht (124); Bilden (106) einer Feld-Dielektrikumsschicht (144; 134, 136, 138) welche den Raum zwischen Formen auf der strukturierten Halbleiterschicht (126) füllt; Aufbringen (110) von Metall (170) auf die Formen (142); und Tempern (112) des Wafers (120), wobei das aufgebrachte Metall (170) in jeder der Formen (142) den Halbleiter ersetzt, wobei es sich bei den Formen um Silicium-Platzhalter und bei dem Metall (170) um Aluminium handelt, und wobei das Aufbringen (110) von Aluminium (170) das Strukturieren einer aufgebrachten Aluminiumschicht (170) in einem Aluminium-Abhebeverfahren aufweist; und das Tempern (112) des Wafers (120) ein Kurzzeittempern für zwei Stunden bei vierhundert Grad Celsius umfasst.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft allgemein die Herstellung von integrierten Schaltungen (IC) und insbesondere die Reduzierung von Kosten bei der Herstellung von Halbleiterchips integrierter Schaltungen mit Feldeffekttransistoren (FETs) mit Metall-Gate-Zonen und/oder Metallkontakten.
  • Beschreibung des Hintergrundes
  • Ein Hauptziel bei der Herstellung von Chips mit integrierten Schaltungen (IC) ist die Erhöhung der Dichte und der Leistungsfähigkeit der Chips, d. h. das Unterbringen von mehr Funktionen, welche bei höheren Geschwindigkeiten arbeiten. Um dieses Ziel zu erreichen, ist durch Fortschritte in der Halbleitertechnologie und der Chipherstellung die Chipgröße immer weiter verringert worden. Einheiten oder Feldeffekttransistoren (FETs) werden gebildet, indem Formschichten auf der IC, z. B. unter Anwendung von Photolithographietechniken eine gedruckte Schicht nach der anderen auf einem Wafer, gestapelt werden.
  • Die Verkleinerung/Verringerung der Chipelemente zum Erhöhen der Dichte führt zu einer entsprechenden Verringerung der minimalen horizontalen Abmessungen der Einheiten, z. B. der minimalen Kanallänge und/oder Verdrahtungsbreiten. Die Verwendung kürzerer Einheiten ermöglicht/erfordert dünnere vertikale Elementabmessungen, z. B. eine flachere Kanalschicht und eine geringere Übergangstiefe, ein dünneres Gate-Dielektrikum, dünnere Verdrahtungen und Durchkontaktierungen. Kleinere Einheiten arbeiten auch unter reduzierten Betriebsbedingungen, d. h. geringeren Chipversorgungsspannungen (und entsprechend geringeren Versorgungsspannungen der Einheiten). Die Chipsignale weisen auch geringere Spannungshübe auf, was zu einer erhöhten Schaltfrequenz, d. h. Schaltleistung, führt.
  • Im Allgemeinen erhöht sich, wenn alle anderen Faktoren konstant bleiben, die von einer gegebenen Einheit verbrauchte Wirkleistung linear mit der Schaltfrequenz, d. h. mit der erhöhten Leistungsfähigkeit der Schaltung. Somit ist trotz der verringerten Chipversorgungsspannung auch der Energieverbrauch des Chips gestiegen. Sowohl auf der Chipebene als auch auf der Systemebene sind die Kühl- und Verpackungskosten als natürliche Folge dieses Anstiegs der Chipleistung eskaliert. Insbesondere für einfache Systeme (z. B. Handgeräte, tragbare und mobile Systeme), wo die Batterielebensdauer entscheidend ist, ist die Verringerung des Nettoenergieverbrauchs wichtig. Da jedoch die Verbesserung der Leistungsfähigkeit bedeutet, die Schaltungen schneller zu betreiben (mit höheren Schaltgeschwindigkeiten), steht eine Verringerung des Chipenergieverbrauchs mit einer Verbesserung der Leistungsfähigkeit im Widerspruch. Daher muss eine Verringerung des Energieverbrauchs ohne die Herabsetzung der Leistungsfähigkeit des Chips/der Schaltung bis unterhalb eines akzeptablen Niveaus erfolgen.
  • Um den Energieverbrauch von Halbleiterschaltungen auf ein Mindestmaß zu beschränken, werden die meisten ICs des Standes der Technik in der bekannten Technologie von komplementären FETs mit isolierter Gate-Zone hergestellt, die als CMOS bekannt ist. Überdies sind CMOS-Chips des Standes der Technik oft in einer Silicium-auf-Isolator(SOI)-Technik hergestellt, wobei CMOS-Einheiten in einer dünnen gleichmäßigen Silicium-Oberflächenschicht gebildet werden. Ob auf einem massiven Wafer oder im SOI, umfasst eine typische CMOS-Schaltung gepaarte komplementäre Einheiten, d. h. einen FET des n-Typs (NFET) gepaart mit einem entsprechenden FET des p-Typs (PFET), üblicherweise beide durch dasselbe Signal gesteuert.
  • In einem idealen NFET fließt zum Beispiel nur Strom, wenn die Spannung von der Gate- zur Source-Zone (Vgs) die Schwellenspannung (VT) der Einheit übersteigt, und der Strom ist teilweise durch das Maß bestimmt, um welches sie VT übersteigt, also durch Vgs – VT. PFETs arbeiten analog. Die Stromstärke des Stroms von der Drain- zur Source-Zone im FET (Ids, welcher als Gleichstrom angesehen wird, und so die verbrauchte Gleichstromleistung (IdsVversorg)) hängt von den Schaltungsbedingungen, Einheitseigenschaften (z. B. Breite, Länge, Kanalmobilität und Schwellenspannung) und Vorspannungen der Einheit ab.
  • Da das Einheitspaar eine ideale Umkehrschaltung ist, weisen die Einheiten Betriebseigenschaften auf, die im Wesentlichen entgegengesetzt sind, wenn also eine Einheit (z. B. der NFET) eingeschaltet und leitend ist (im Modell z. B. einfach als geschlossener Schalter dargestellt), ist die andere Einheit (der PFET) ausgeschaltet und nichtleitend (im Modell idealer Weise als offener Schalter dargestellt), und umgekehrt. Somit liegt in einer typischen CMOS-Schaltung idealer Weise kein Ruhe- oder Gleichstrompfad vor, und ideale CMOS-Schaltungen verbrauchen keinen Ruhe- oder Gleichstrom und verbrauchen nur Schaltenergie durch das Laden und Entladen kapazitiver Lasten.
  • In der Praxis sind typische FETs jedoch viel komplexer als Schalter. So ist die Schaltenergie für Schaltungslasten (aus Schaltströmen) nur für einen Teil der CMOS-Chipenergie verantwortlich. Insbesondere da die VT der Einheit direkt proportional zu der Dicke des Gate-Dielektrikums ist und auch von der Kanallänge abhängt, kann, wenn FET-Elemente (einschließlich des Gate-Dielektrikums und der Kanallänge und -dicke) verkleinert werden, durch ausgeschaltete FETs weiterhin Strom fließen, was als Unterschwellenstrom bekannt ist.
  • Beim Unterschwellenstrom handelt es sich um Stromleitung bei Gate-Vorspannungen unterhalb des FET-Schwellenwerts, und dieser ist direkt proportional zu der Gate-Breite. Auch erhöht sich für jede beliebige Einheit ein Unterschwellenstrom exponentiell mit der Höhe der Spannung von der Drain- zur Source-Zone (Vds) der Einheit und verringert sich exponentiell mit der Größe der VT der Einheit. Insbesondere für komplexe Chips und Matrizen mit einer großen Anzahl von Einheiten können die Kurzkanaleffekte überwältigend sein. Wenn er mit den Millionen und sogar Milliarden Einheiten einer IC des Standes der Technik multipliziert wird, führt sogar ein Leckstrom von 100 Pikoampère (100 pA) in jeder von einer Million Schaltungen zu einem Chipleckstrom in der Größenordnung von 100 Milliampère (100 mA).
  • Durch Ersetzen des FET-Gate-Oxids durch ein Dielektrikum mit hoher Dielektrizitätskonstante k ist der größte Teil dieses unerwünschten Gate-Oxid-Leckstroms eliminiert worden. Leider kann jedoch Polysilicium nicht mit Dielektrika hoher Dielektrizitätskonstante k verwendet werden. Daher wird Polysilicium durch Austrittsarbeits-Metall” (engl. „work function metal”) und Aluminium ersetzt, was als Ersatzmetall-Gate(Replacement Metal Gate, RMG)-FET-Technologie bekannt ist.
  • Auf einem typischen Chip der RMG-Technologie des Standes der Technik werden FETs vollständig mit einer Polysilicium-Gate-Zone gebildet, die als Platzhalter fungiert. Nach der Fertigstellung oder Fast-Fertigstellung wird die Polysilicium-Gate-Zone entfernt, wodurch über frei liegenden Kanälen der Einheiten ein Graben geöffnet wird. Mit den Polysilicium-Platzhaltern kann auch das Gate-Oxid entfernt werden. Anschließend werden die Gräben, die nach dem Entfernen des Polysiliciums zurückbleiben, mit Metall (auf einem Dielektrikum mit hoher Dielektrizitätskonstante k) gefüllt, z. B. durch Sputtern von Metall oder Aufbringen von Metall auf andere Weise. Durch Entfernen von überschüssigem Metall, z. B. durch chemisch-mechanisches Polieren (CMP) von Oberflächenmetall, werden die Gate-Zonen fertiggestellt.
  • Typischerweise weist der Gate-Querschnitt für FETs minimaler Kanallängen ein Seitenverhältnis einer relativ hohen und schmalen Form auf, z. B. 3:1 bis 1:1. Gräben kleiner Abmessungen, die durch das Entfernen der Polysilicium-Gate-Zonen geöffnet wurden, geraten unter Druckspannung zu frei liegenden Seitenwänden. Diese Spannung führt, dass diese Gräben mit schmalem Seitenverhältnis knicken und teilweise zusammenfallen, so dass sich oft der obere Bereich einiger Gräben schließt (Abschnüren). Sogar in Gräben, die nicht durch Abschnüren vollständig verschlossen sind, kann das Abschnüren verhindern, dass sich teilweise verschlossene Gräben während des Sputterns vollständig mit Metall füllen. Daher können aufgrund des Abschnürens Lücken unterhalb der Oberfläche zurückbleiben, oder die Bildung von Metall-Gate-Zonen kann vollständig verhindert werden. Sogar in jenen Metall-Gate-Zonen, die sich mit Lücken bilden, können die Lücken zu Widerständen führen oder als Dielektrikum über dem Dielektrikum hoher Dielektrizitätskonstante k wirken, wodurch die Eigenschaften der Einheit ungewollt unkontrollierbar verändert werden.
  • In ähnlicher Weise hat die Verkleinerung horizontaler Elemente zugunsten der Dichte bedeutet, dass Zwischenschichtkontakte minimaler Größe ebenfalls einen hohen schmalen Querschnitt aufweisen. Ein Zwischenschichtkontakt ist als ein Metalleinsatz in einer Durchkontaktierung zwischen Verdrahtungsschichten ausgestaltet. Wie bei den Gate-Gräben mit schmalem Seitenverhältnis können durch Druckspannung auf die Durchkontaktierungen mit schmalem Seitenverhältnis die Durchkontaktierungen abgeschnürt werden, bevor sie mit Metall gefüllt werden. Daher bilden sich möglicherweise einige Kontakte nicht, während sich in anderen Lücken bilden, welche die Kontaktfläche unkontrollierbar verkleinern.
  • Fehlende Kontakte können zu Fehlern von Schaltungen und Chips führen, d. h. zu einem Ausbeuteverlust. Unkontrollierbare Lücken erhöhen den Kontaktwiderstand in einer Durchkontaktierung, aber nicht oder anders in anderen, wodurch ein unkontrollierbarer parasitärer Pfadwiderstand eingeführt wird. Dieser unkontrollierbare Widerstand kann zu anormalen Fehlern führen, die schwierig zu identifizieren sind und sich möglicherweise nicht zeigen, bis ein Chip an seinem Einsatzort eingebaut ist. Durch diese fehlenden Kontakte und Kontaktlücken steigen die Herstellungskosten und sinkt die Chipqualität, wodurch es schwierig wird, gleich bleibende Strukturen zuverlässig herzustellen. Daher ist das Seitenverhältnis von Gräben bislang eine Schranke sowohl für die Verringerung der Länge von RMG-Einheiten als auch für die Erhöhung der Kontaktdichte gewesen.
  • Die Druckschrift „MOS Characteristics of Substituted Al Gate an High-k Dielektric” from Park, C. S; Cho, B. J.; Kwong, D-L in IEEE Electron Device Letters, Vol. 25, No. 11, Nov. 2004, Seiten 725–727 offenbart substituierendes Al-Metal-Gate auf einem Gate-Dielektrikum mit hohem k. Dabei wurde Polysilizium durch Al bei einer Ti-Al-Polysilizium-HfAlON-Gate-Struktur mit Hilfe von Niedrigtemperaturtempern bei 450°C substituiert.
  • Die Druchschrift „Novel High Aspekt Aluminium Plug for Logic/DRAM LSIs Using Polysilicium-Aluminium Substitute (PAS)” von Horie, H; Ima, M.; Itoh, A; Arimoto, Y. in IEDM 1996, Seiten 946–948 beschreibt eine Polysilizium-Aluminimum-Substitutionstechnik für einkristalline Aluminium-Plugs mit einem Seitenverhältnis über 7 für Subquartermicron Logik/DRAM LSIs.
  • Angesichtes der weiter oben beschriebenen Aspekte besteht dennoch in integrierten Schaltungen (ICs) ein Bedarf für eine Verbesserung der RMGFET-Chipqualität, der Kosten und der Zuverlässigkeit und insbesondere für die Vermeidung des Abschnürens von Gräben beim Ersetzen von Halbleitern durch Metall für Gate-Zonen und für die Bildung von Metallkontakten mit hohem Seitenverhältnis.
  • Kurzdarstellung der Erfindung
  • Es ist ein Aspekt der Erfindung, Kurzkanaleffekte in integrierten Schaltungen (ICs) zu reduzieren, ohne die Leistungsfähigkeit zu beeinträchtigen.
  • Es ist ein weiterer Aspekt der Erfindung, die Zuverlässigkeit und Qualität von Ersatzmetall-Gate-FET-Chips zu verbessern.
  • Es ist noch ein weiterer Aspekt der Erfindung, die Zuverlässigkeit und Qualität von Ersatzmetallkontakten zu verbessern.
  • Es ist noch ein weiterer Aspekt der Erfindung, das Abschnüren bei der Herstellung von Ersatzmetall-Gate-FETs zu reduzieren.
  • Es ist noch ein weiterer Aspekt der Erfindung, das Abschnüren in Ersatzmetallkontakten zu reduzieren.
  • Die vorliegende Erfindung betrifft ein Verfahren zum Ersetzen von Halbleitermaterial durch Metall, Ersatzmetall-Gate-Feldeffekttransistoren (RMGFETs) und Ersatzmetallkontakte (RMCs) und Chips mit integrierten Schaltungen (ICs), welche die FETs und/oder RMCs umfassen. Eine strukturierte Halbleiterschicht, z. B. Silicium, wird auf einer Dielektrikumsschicht, z. B. eines geschichteten Gate-Dielektrikums, gebildet. Eine Feld-Dielektrikumsschicht füllt den Raum zwischen Formen in der strukturierten Halbleiterschicht. Auf den Wafer wird Metall aufgebracht und zu den Formen strukturiert. Der Wafer wird getempert, um den Halbleiter in jeder Form durch Metall zu ersetzen, um Metall-FET-Gate-Zonen oder Metallkontakte zu bilden.
  • Kurze Beschreibung der Zeichnungen
  • Die vorstehenden und andere Aufgaben, Aspekte und Vorteile sind besser über die folgende detaillierte Beschreibung einer bevorzugten Ausführungsform der Erfindung unter Bezugnahme auf die Zeichnungen zu verstehen, in welchen:
  • 1 ein Beispiel für Schritte zum Bilden bzw. Herstellen von Ersatzmetall-Gate(RMG)-Feldeffekttransistoren (FETs) oder RMGFETs und gegebenenfalls Ersatzmetallkontakten (RMCs) gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 2 die Herstellung eines Halbleiter-Wafers zeigt;
  • 3 ein Beispiel für das Definieren von Stellen für Einheiten zeigt;
  • 4A bis 4B die Bildung von Silicium-Gate-Zonen an der Stelle einer einzelnen Einheit zeigen;
  • 5A bis 5B die Definition von Source/Drain-Zonen an den Gate-Platzhaltern zeigen;
  • 6 Gate-Gräben zeigt, die gemäß einem Verfahren des Standes der Technik mit Metall wiederbefüllt werden, wobei sich im oberen Bereich der Gräben Metall gesammelt hat und die Gräben geschlossen werden, während unterhalb der Oberfläche Lücken bleiben;
  • 7 Aluminium zeigt, welches auf die Gate-Platzhalter aufgebracht ist;
  • 8A und 8B Aluminium-Gate-Zonen zeigen, welche die Gate-Platzhalter ersetzt haben;
  • 9A bis 9D optionale Ersatzmetallkontakte zeigen, die auf dem Wafer gebildet wurden;
  • 10 ein Beispiel für einen Wafer mit Chips zeigt, die gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung hergestellt sind.
  • Beschreibung bevorzugter Ausführungsformen
  • In den Zeichnungen zeigt 1 ein Beispiel für ein Verfahren 100 zum Bilden bzw. Herstellen von Halbleitereinheiten, Ersatzmetall-Gate(RMG)-Feldeffekttransistoren (FETs) oder RMGFETs sowie gegebenenfalls oder alternativ zum Bilden von Ersatzmetallkontakten (RMCs) gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Obwohl sie in Bezug auf die Silicium-auf-Halbleiter(SOI)-Technologie, insbesondere CMOS, beschrieben ist, ist die vorliegende Erfindung auf jede geeignete Ersatzmetalltechnologie anwendbar. Ferner ist das bevorzugte Verfahren 100 auf die Bildung von ICs mit nur RMGFETs oder RMCs oder beiden anwendbar.
  • Die IC-Herstellung beginnt mit der Herstellung 102 eines Halbleiter-Wafers, z. B. eines SOI-Wafers. Die Stellen für die Einheiten werden auf der Silicium-Oberflächenschicht des mehrschichtigen SOI-Wafers definiert 104. An den Stellen für die Einheiten werden Halbleiter-, vorzugsweise Silicium-Gate-Zonen, gebildet 106. Auf die Silicium-Gate-Zonen wird Metall, vorzugsweise Aluminium (Al), aufgebracht 110. Der Wafer wird getempert 112, wodurch das Aluminium in das Silicium diffundiert, um die Silicium-Gate-Zonen durch das aufgebrachte Al zu ersetzen. Anschließend wird die Definition der Schaltungen fortgesetzt, was das Bilden 114 bevorzugter Ersatzmetallkontakte umfassen kann, z. B. durch Aufbringen von Aluminium auf Silicium-Kontakt-Durchkontaktierungs-Platzhalter und Tempern. Durch Verdrahtung 116 werden die Einheiten miteinander zu Schaltungen und die Schaltungen auf den Chips miteinander verbunden. Schließlich wird die Chipherstellung durch die abschließende Bearbeitung (obere Verdrahtung, Kontaktflächen und Abschlussmetallurgie) beendet 118.
  • Wie in 2 dargestellt, kann die Herstellung bzw. Herstellen 102 eines Halbleiter-Wafers 120 mit einem massiven dotierten oder undotierten Siliciumsubstrat 122 beginnen. Für SOI kann der Wafer 120 mehrschichtig sein, wobei sich auf oder in dem massiven Substrat 122 eine isolierende Schicht 124, z. B. vergrabenes Oxid (Buried Oxide, BOX), befindet, und der Wafer eine Siliciumoberflächenschicht 126 trägt. Die isolierende Schicht 124 isoliert die Siliciumoberflächenschicht 126 gegenüber dem massiven Substrat 122.
  • 3 zeigt ein Beispiel für das Definieren 104 von Stellen für Einheiten 128P, 128N in diesem SOI-Beispiel. In der Oberflächenschicht 126 werden Inseln 130 definiert, z. B. unter Verwendung einer flachen Grabenisolierung (Shallow Trench Isolation, STI) 132, um die Inseln zu definieren. Die Inseln 130 werden in geeigneter Weise dotiert, z. B. wannenförmig dotiert für n-Wannen und p-Wannen und/oder maßangefertigt kanalförmig dotiert.
  • 4A bis 4B zeigen die Bildung von Silicium-Gate-Zonen 106 an der Stelle für eine einzelne Einheit 128. Zunächst wird auf dem Wafer eine Gate-Dielektrikumsschicht 134, z. B. eine Dielektrikumsschicht mit hoher Dielektrizitätskonstante k, gebildet, z. B. auf eine oder mehrere Inseln 128 aufgebracht. Bei dem Dielektrikum mit hoher Dielektrizitätskonstante k kann es sich um ein beliebiges geeignetes Dielektrikum mit hoher Dielektrizitätskonstante k handeln, wie zum Beispiel N-blok (SiCN), Siliciumnitrid (SiN), Tantalperoxid (Ta2O5) oder Hafniumdioxid (HfO2), es ist vorzugsweise 10 bis 12 Ångström (10 bis 12 Å), insbesondere 10 Å dick. Auf der Gate-Dielektrikumsschicht 134 wird eine dünne leitfähige Sperrschicht 136, eine vorzugsweise 10 bis 100 Å dicke, insbesondere 70 Å dicke Titannitrid(TiN)-Schicht gebildet. Auf der leitfähigen Sperrschicht 136 wird eine zweite leitfähige Sperr-/Übergangsschicht 138, eine vorzugsweise 3 bis 10 Å dicke, insbesondere 5 Å dicke Aluminiumnitrid(AlN)-Schicht gebildet. Anschließend wird auf der zweiten leitfähigen Sperr-/Übergangsschicht 138 eine Silicium-Opferschicht 140 aus polykristallinem oder amorphem Silicium gebildet 106.
  • Die Silicium-Opferschicht 140 wird normal strukturiert, z. B. unter Verwendung einer geeigneten bekannten Photolithographiemaske und Anwendung einer geeigneten Ätztechnik, um Gate-Platzhalter 142 an Stellen für Einheiten 128 zu definieren. Die Gate-Platzhalter 142 definieren Einheitskanäle für RMG-Einheiten und sind vorzugsweise weniger als zweiundzwanzig Nanometer (22 nm) dick und mindestens 100 nm hoch. Die resultierenden hohen dünnen Silicium-Grate (Kanallänge) definieren FET-Kanäle, P und N, und dienen als Gate-Platzhalter 142. Anschließend wird der Gate-Dielektrikums/Sperr-Stapel 144 (134, 136, 138) vor oder nach dem Entfernen der Gate-Maske unter Verwendung der dünnen hohen Gate-Platzhalter 142 als Maske strukturiert, wobei die Inselfläche 146 wieder frei gelegt wird.
  • 5A bis 5B zeigen die Definition 108 von Source/Drain-Zonen an den Gate-Platzhaltern 142 der 4B. Zunächst wird an dem Wafer eine Halo-Implantation des p- und n-Typs vorgenommen, z. B. über einen typischen Maskierungs- und Implantationsschritt des Standes der Technik für jedes Implantat. An den Gate-Platzhaltern 142 werden Seitenwände 150 gebildet. Vorzugsweise handelt es sich bei den Seitenwänden um normal gebildetes Nitrid, z. B. durch Aufbringen einer in der Form angepassten Nitridschicht und anisotropes Ätzen der horizontalen Abschnitte der in der Form angepassten Schicht zum Beispiel durch reaktives Ionenätzen (RIE). Wenn die Seitenwände 150 gebildet sind, werden die Source/Drain-Zonen 152 mit einem geeigneten Source/Drain-Implantat des p- oder n-Typs implantiert, und man lässt das Implantat eindiffundieren. Eine Dielektrikumsschicht 154, z. B. Oxid, kann zumindest über den Source/Drain-Zonen 152 gebildet werden und die Gate-Platzhalter 142 bedecken. Anschließend wird der Wafer vorzugsweise planarisiert, z. B. durch geeignetes, für Silicium selektives, chemisch-mechanisches Polieren (CMP), welches auf der oberen Fläche 156 der Gate-Platzhalter 142 endet.
  • In der normalen RMG-Technologie des Standes der Technik werden die Gate-Platzhalter 142 an diesem Punkt entfernt, wodurch Kontaktgräben 160 zurückgelassen werden, welche durch Metall-Sputtern und Verdampfen wieder mit Metall gefüllt werden müssen, wie im Beispiel der 6 dargestellt. Wie hierin oben bereits angemerkt und in 6 weiter veranschaulicht, kann jedoch eine Druckspannung auf Durchkontaktierungen mit schmalem Seitenverhältnis, die durch Entfernung von Platzhaltern gebildet werden, bewirken, dass die Durchkontaktierungsgräben 160 abgeschnürt werden, sogar in der Nähe der Oberkante 162. Dies in Kombination mit schlechten Metallbedeckungs- und Verdampfungseigenschaften behindert die Wiederauffüllung der Gräben 160.
  • Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung, welche in 7 dargestellt ist, wird jedoch statt des Entfernens der Gate-Platzhalter 142 Aluminium auf die Gate-Platzhalter 142 aufgebracht 110 und dort strukturiert, vorzugsweise unter Anwendung einer geeigneten Abhebetechnik. Das Abheben beginnt mit dem Maskieren des Wafers, um alles außer der oberen Fläche 156 der Gate-Platzhalter 142 zu bedecken. Dann wird in Gegenwart des maskierten Wafers 120 Aluminium im Vakuum verdampft, wodurch die Fläche mit Aluminium überzogen wird. Die Maske wird entfernt, wodurch das Aluminium auf der Maske abgehoben wird, also überall außer an den unmaskierten Gate-Platzhaltern 142. Nach dem Abheben verbleibt daher das Aluminium 170 nur über/auf den Gate-Platzhaltern 142.
  • 8A zeigt Aluminium-Gate-Zonen 180, wo zuvor Gate-Platzhalter 142 gewesen sind. Der Wafer wird zwei Stunden lang (2 Std) bei vierhundert Grad Celsius (400°C) durch Kurzzeittempern (Rapid Thermal Anneal, RTA) getempert 112. Während des RTA dringt das Aluminium ein und ersetzt die Gate-Platzhalter 142 durch das aufgebrachte Al. Der Wafer durchläuft ein weiteres CMP-Verfahren, um jegliches überschüssiges Aluminium von der Fläche 182 zu entfernen, und die RMGFETs sind fertig.
  • 8B zeigt eine Querschnittsabbildung eines Chips durch Aluminium-Gate-Zonen 180, die gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung gebildet worden sind. Im Gegensatz zu dem Beispiel des Standes der Technik der 6, wobei sie durch zusammenfallende Gräben 160 teilweise geschlossen, also abgeschnürt wurden, bewahren die Gräben 184 Querschnitte, die am Boden (d. h. über die Kanallänge) am geschichteten Dielektrikum 144 am schmalsten sind und mehr oder weniger rechtwinklig oder trapezförmig sind oder im oberen Bereich 186 nach außen gekrümmt sind.
  • 9A bis 9D zeigen das Bilden optionaler Ersatzmetallkontakte auf dem Wafer 120 der 8. Zunächst werden die Aluminium-Gate-Zonen 180 mit dünnen Metallkappen 190 überdeckt, die vorzugsweise 1 bis 3 Nanometer (1 bis 3 nm), insbesondere 1,5 nm dick sind. Die dünnen Metallkappen 190 verhindern, dass Gate-Aluminium während des anschließenden Temperverfahrens aus den Aluminium-Gate-Zonen 180 in das danach aufgebrachte Kontaktsilicium wandert. Es kann eine typische geeignete Strukturierungstechnik angewendet werden, z. B. photolithographisches Maskieren und Ätzen, um eine dünne Deckschicht, z. B. auf die planarisierte Wafer-Fläche 182 aufgebrachtes Chrom (Cr), zu strukturieren.
  • Eine Siliciumschicht, vorzugsweise Polysilicium oder amorphes Silicium, wird aufgebracht und strukturiert, um Kontaktplatzhalter 192 für Zwischenschichtdurchkontaktierungen zu definieren. Vorzugsweise wird auf den Wafer 120 Silicium aufgebracht und strukturiert, z. B. unter Anwendung einer typischen photolithographischen Maskierungs- und Ätztechnik. Auf dem Wafer wird ein Zwischenschichtdielektrikum 194 gebildet und planarisiert, z. B. durch CMP, um den oberen Bereich der Kontaktplatzhalter 192 frei zu legen. Aluminium wird auf den Wafer aufgebracht und strukturiert, z. B. unter Anwendung einer typischen Abhebetechnik. Anschließend wird der Wafer wiederum durch Kurzzeittempern getempert, wobei das Aluminium in die Kontaktplatzhalter 192 eindringt und diese durch das aufgebrachte Al ersetzt. An dem Wafer wird ein weiteres CMP-Verfahren durchgeführt, um jegliches überschüssiges Aluminium von der Oberfläche zu entfernen, und die RMCs 196 sind fertig.
  • 9D zeigt eine Querschnittsdarstellung eines Chips durch Aluminiumkontakte 196, die gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung gebildet wurden. Wie die bevorzugten Gate-Zonen 180 in dem Beispiel der 9 weisen die RMCs 196 Querschnitte auf, die mehr oder weniger rechtwinklig oder sogar trapezförmig sind oder im oberen Bereich 198 nach außen gekrümmt sind.
  • 10 zeigt ein Beispiel für einen Wafer 200 mit mehreren IC-Chips 202 nach dem Bilden von RMCs 196 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Die Schaltungsdefinition wird normalerweise fortgesetzt, indem auf und über der planarisierten Fläche die Verdrahtung gebildet wird 116. Durch die Verdrahtung werden Einheiten (vorzugsweise FETs) miteinander zu Schaltungen 212 und Schaltungen 212 miteinander auf den Chips 202 verbunden. Im abschließenden Herstellungsschritt 118 werden die Chips 202 fertig gestellt, indem z. B. die Schaltungen mit Kontaktflecken und der Abschlussmetallurgie verbunden werden.
  • Somit wird Silicium, Polysilicium oder amorphes Silicium mit hohem Seitenverhältnis in Gate-Zonen und Kontakten vorteilhafter Weise durch Metall ersetzt, wobei die Form der resultierenden Metall-Gate-Zonen und/oder Kontakte mit der des ersetzten Siliciums weitgehend identisch ist. Ferner leiden bevorzugte Metall-Gate-Zonen und Kontakte nicht unter den Problemen, die durch unkontrollierbare Lücken oder fehlendes Metall entstehen, wie z. B. unkontrollierbare parasitäre Widerstände oder Kapazitäten oder fehlende Gate-Zonen der Einheiten oder unkontrollierbare Eigenschaftsvariationen der Einheiten.
  • Es gibt weitere Erscheinungsformen des erfinderischen Konzepts, welche der Leser beachten sollte:
    Gemäß einer Erscheinungsform kann es sich bei dem Verfahren zum Bilden bzw. Herstellen von FETs bei dem Wafer um einen Silicium-auf-Isolator(SOI)-Wafer handeln, bei den Halbleiter-Gate-Platzhaltern handelt es sich um Silicium-Platzhalter und bei dem Metall um Aluminium (Al), und das Definieren der FET-Stellen kann das Segmentieren der Oberflächenschicht des SOI-Wafers, wobei Siliciuminseln von der Oberflächenschicht aus definiert werden; und das Dotieren der Siliciuminseln umfassen.
  • Gemäß einer Erscheinungsform des Verfahrens zum Bilden von FETs kann das Bilden von Halbleiter-Gate-Platzhaltern das Bilden eines geschichteten Gate-Dielektrikums auf dem SOI-Wafer; das Bilden einer Siliciumschicht auf der geschichteten Gate-Schicht und das Strukturieren der Siliciumschicht und des geschichteten Gate-Dielektrikums umfassen, um Gate-Zonen zu bilden, wobei an den FET-Stellen Silicium-Gate-Platzhalter zurückbleiben.
  • Gemäß einer weiteren Erscheinungsform des Verfahrens zum Bilden von FETs kann das Verfahren ferner das Bilden von Silicium-Kontaktplatzhaltern in einer Kontaktschicht auf dem Wafer; das Aufbringen von Metall auf die Silicium-Kontaktplatzhalter und das Tempern des Wafers umfassen, wobei das aufgebrachte Metall das Silicium in den Kontaktplatzhaltern ersetzt.
  • Gemäß einer Erscheinungsform des Verfahrens zum Bilden von FETs kann das Bilden der Silicium-Kontaktplatzhalter das Bilden von Metallkappen auf den Metall-Gate-Zonen; das Bilden einer Silicium-Platzhalterschicht auf dem Wafer; das Strukturieren der Silicium-Platzhalterschicht und das Bilden einer Dielektrikumsschicht umfassen, die zum oberen Bereich der Silicium-Platzhalter planarisiert wird.
  • Gemäß einer weiteren Erscheinungsform des Verfahrens zum Bilden von FETs kann das Aufbringen von Metall auf die Silicium-Gate-Platzhalter und die Silicium-Kontaktplatzhalter das Aufbringen und Strukturieren einer Aluminiumschicht in einem Aluminium-Abhebeverfahren umfassen; und das Tempern des Wafers umfasst ein Verfahren des Kurzzeittemperns (RTA) für zwei Stunden (2 Std) bei vierhundert Grad Celsius (400°C).
  • Gemäß einer weiteren Erscheinungsform des Verfahrens zum Bilden von IC-Chips kann das Bilden von Halbleiter-Gate-Platzhaltern das Bilden eines geschichteten Gate-Dielektrikums auf dem SOI-Wafer; das Bilden einer Siliciumschicht auf der geschichteten Gate-Schicht und das Strukturieren der Siliciumschicht und des geschichteten Gate-Dielektrikums umfassen, um Gate-Zonen zu bilden, wobei an den FET-Stellen Silicium-Gate-Platzhalter zurückbleiben.
  • Gemäß einer weiteren Erscheinungsform des Verfahrens zum Bilden von IC-Chips kann das Bilden des geschichteten Gate-Dielektrikums das Bilden einer Dielektrikumsschicht mit hoher Dielektrizitätskonstante k auf der Oberflächen-Siliciumschicht; das Bilden einer leitfähigen Sperrschicht auf der Dielektrikumsschicht mit hoher Dielektrizitätskonstante k und das Bilden einer zweiten leitfähigen Sperr-/Übergangsschicht auf der leitfähigen Sperrschicht umfassen.
  • Gemäß einer weiteren Erscheinungsform des Verfahrens zum Bilden von IC-Chips kann das Bilden der Silicium-Kontaktplatzhalter das Bilden von Metallkappen auf den Metall-Gate-Zonen; das Bilden einer Silicium-Platzhalterschicht auf dem Wafer; das Strukturieren der Silicium-Platzhalterschicht; das Bilden einer Dielektrikumsschicht auf dem Wafer und das Planarisieren der Dielektrikumsschicht zum oberen Bereich der Silicium-Kontaktplatzhalter umfassen.
  • Gemäß einem Ergebnis der oben genannten Verfahren kann so ein Chip mit integrierten Schaltungen (ICs), welcher mehrere Feldeffekttransistoren (FETs) aufweist, die miteinander zu einer oder mehreren Schaltungen verbunden sind entstehen. Dabei weisen die IC Folgendes auf: mehrere Siliciuminseln in einer Oberflächen-Siliciumschicht eines Silicium-auf-Isolator(SOI)-Wafers; mindestens eine Insel, welche einen FET umfasst, der eine Metall-Gate-Zone auf einem geschichteten Dielektrikum auf der mindestens einen Insel aufweist; und eine Verdrahtung, welche FETs miteinander zu einer oder mehreren IC-Schaltungen verbindet.
  • Das geschichtete Gate-Dielektrikum Folgendes kann eine Dielektrikumsschicht mit hoher Dielektrizitätskonstante k auf der Siliciumfläche der mindestens einen Insel; eine leitfähige Sperrschicht auf der Dielektrikumsschicht mit hoher Dielektrizitätskonstante k und eine zweite leitfähige Sperr-/Übergangsschicht auf der leitfähigen Sperrschicht, wobei sich die Metall-Gate-Zone auf der zweiten leitfähigen Sperr-/Übergangsschicht befindet aufweisen.
  • Die Verdrahtung kann mindestens eine Kontaktschicht aufweisen, wobei Kontakte in der mindestens einen Kontaktschicht Folgendes aufweisen: Metallkappen auf den Metall-Gate-Zonen unterhalb der mindestens einen Kontaktschicht; und einen Metallkontakt auf jeder Metallkappe.
  • Bei dem Metall kann es sich um Aluminium handeln.
  • Jede der Aluminium-Gate-Zonen an dem geschichteten Gate-Dielektrikum kann nicht mehr als zweiundzwanzig Nanometer (22 nm) dick, mindestens 100 nm hoch und an dem geschichteten Gate-Dielektrikum am dünnsten sein.
  • Gemäß einem Beispiele kann auch ein Chip mit integrierten Schaltungen (ICs) entstehen, welcher mehrere Feldeffekttransistoren (FETs) umfasst, die miteinander zu einer oder mehreren Schaltungen verbunden sind. Die IC kann mehrere Siliciuminseln in einer Oberflächen-Siliciumschicht eines Silicium-auf-Isolator(SOI)-Wafers umfassen; wobei mindestens eine Insel einen FET umfasst, der eine Metall-Gate-Zone auf einem geschichteten Dielektrikum auf der mindestens einen Insel aufweist; und wobei FETs durch Verdrahtung miteinander zu einer oder mehreren IC-Schaltungen verbunden werden.
  • Gemäß einer Erscheinungsform des IC-Chips kann das geschichtete Gate-Dielektrikum das Folgende umfassen: eine Dielektrikumsschicht mit hoher Dielektrizitätskonstante k auf der Siliciumfläche der mindestens einen Insel; eine leitfähige Sperrschicht auf der Dielektrikumsschicht mit hoher Dielektrizitätskonstante k; und eine zweite leitfähige Sperr-/Übergangsschicht auf der leitfähigen Sperrschicht, wobei sich die Metall-Gate-Zone auf der zweiten leitfähigen Sperr-/Übergangsschicht befindet.
  • Gemäß einer weiteren Erscheinungsform des IC-Chips umfasst die Verdrahtung mindestens eine Kontaktschicht, wobei die Kontakte in der mindestens einen Kontaktschicht das Folgende umfassen: Metallkappen auf den Metall-Gate-Zonen unterhalb der mindestens einen Kontaktschicht; und einen Metallkontakt auf jeder Metallkappe.
  • In einer weiteren Erscheinungsform des IC-Chips handelt es sich bei dem Metall um Aluminium.
  • Und in noch einer weiteren Erscheinungsform des IC-Chips ist jede Aluminium-Gate-Zone an dem geschichteten Gate-Dielektrikum nicht mehr als zweiundzwanzig Nanometer (22 nm) dick, mindestens 100 nm hoch und an dem geschichteten Gate-Dielektrikum am dünnsten.

Claims (13)

  1. Verfahren (100) zum Ersetzen von Halbleitermaterial durch Metall, wobei das Verfahren (100) Folgendes aufweist: Bilden einer strukturierten Halbleiterschicht (126) auf einer Dielektrikumsschicht (124); Bilden (106) einer Feld-Dielektrikumsschicht (144; 134, 136, 138) welche den Raum zwischen Formen auf der strukturierten Halbleiterschicht (126) füllt; Aufbringen (110) von Metall (170) auf die Formen (142); und Tempern (112) des Wafers (120), wobei das aufgebrachte Metall (170) in jeder der Formen (142) den Halbleiter ersetzt, wobei es sich bei den Formen um Silicium-Platzhalter und bei dem Metall (170) um Aluminium handelt, und wobei das Aufbringen (110) von Aluminium (170) das Strukturieren einer aufgebrachten Aluminiumschicht (170) in einem Aluminium-Abhebeverfahren aufweist; und das Tempern (112) des Wafers (120) ein Kurzzeittempern für zwei Stunden bei vierhundert Grad Celsius umfasst.
  2. Das Verfahren (100) zum Ersetzen von Halbleitermaterial durch Metall nach Anspruch 1, wobei es sich bei den Silicium-Platzhaltern um Gate-Platzhalter (142) handelt, es sich bei der Dielektrikumsschicht (144) um ein geschichtetes Gate-Dielektrikum (144; 134, 136, 138) handelt und das Bilden von Gate-Platzhaltern (142) Folgendes aufweist: Bilden einer Siliciumschicht (140) auf der geschichteten Gate-Schicht (144; 134, 136, 148); und Strukturieren der Siliciumschicht (140), wobei an den FET-Stellen (128P, 128N) Silicium-Gate-Platzhalter (142) zurückbleiben.
  3. Das Verfahren (100) zum Ersetzen von Halbleitermaterial durch Metall nach Anspruch 2, wobei das Bilden des geschichteten Gate-Dielektrikums (144; 134, 136, 138) Folgendes aufweist: Bilden einer Gate-Dielektrikumsschicht (134) auf der Oberflächen-Siliciumschicht (128); Bilden einer leitfähigen Sperrschicht (136) auf der Gate-Dielektrikumsschicht (134); und Bilden einer zweiten leitfähigen Sperr-/Übergangsschicht (138) auf der leitfähigen Sperrschicht (136), wobei das geschichtete Gate-Dielektrikum (144; 134, 136, 138) mit den Gate-Platzhaltern (142) strukturiert wird.
  4. Das Verfahren (100) zum Ersetzen von Halbleitermaterial durch Metall nach einem der Ansprüche 1 bis 3, wobei es sich bei den Silicium-Platzhaltern (142) um Silicium-Kontaktplatzhalter (142) handelt.
  5. Das Verfahren (100) zum Ersetzen von Halbleitermaterial durch Metall nach einem der Ansprüche 1 bis 4, wobei es sich bei den Silicium-Platzhaltern (142) um Polysilicium handelt, oder wobei es sich bei den Silicium-Platzhaltern (142) um amorphes Silicium handelt.
  6. Verfahren zum Herstellen von Feldeffekttransistoren, wobei das Verfahren (100) Folgendes aufweist: Definieren (104) von FET-Stellen (128P, 128N) auf einer Halbleiter-Oberflächenschicht (126) eines Wafers (120); Bilden (106) von Halbleiter-Gate-Platzhaltern (142) an FET-Stellen (128P, 128N); Aufbringen (110) von Metall (170) auf mindestens einen Halbleiter-Gate-Platzhalter (142); und Tempern des Wafers (120), wobei das aufgebrachte Metall (170) Halbleitermaterial in jedem der mindestens einen Halbleiter-Gate-Platzhalter (142) ersetzt, und wobei es sich bei dem Wafer (120) um einen Silicium-auf-Isolator-Wafer handelt, es sich bei den Halbleiter-Gate-Platzhaltern (142) um Silicium-Platzhalter handelt und bei dem Metall (170) um Aluminium handelt und das Definieren (104) von FET-Stellen (128P, 128N) Folgendes aufweist: das Aufbringen von Metall (170) auf den Silicium-Gate-Platzhalter (142) ein Aufbringen und Strukturieren (110) einer Aluminiumschicht (170) in einem Aluminium-Abhebeverfahren aufweist; und wobei das Tempern (112) des Wafers (120) ein Verfahren des Kurzzeittemperns für zwei Stunden bei vierhundert Grad Celsius umfasst.
  7. Das Verfahren zum Herstellen von FETs nach Anspruch 6, zusätzlich aufweisend Segmentieren der Oberflächenschicht des SOI-Wafers, wobei Siliciuminseln (130) von der Oberflächenschicht (126) aus definiert werden; und Dotieren der Siliciuminseln (130).
  8. Das Verfahren zum Herstellen von FETs nach Anspruch 6 oder 7, wobei das Verfahren ferner Folgendes aufweist: Bilden von Silicium-Kontaktplatzhaltern in einer Kontaktschicht auf dem Wafer (120); Aufbringen (110) von Metall (170) auf die Silicium-Kontaktplatzhalter; und Tempern (112) des Wafers (120), wobei das aufgebrachte Metall (170) Silicium in den Kontaktplatzhaltern (142) ersetzt.
  9. Verfahren zum Herstellen von Chips mit integrierten Schaltungen, wobei das Verfahren Folgendes aufweist: Definieren (104) von FET-Stellen (128P, 128N) auf einer Halbleiter-Oberflächenschicht (126) eines Wafers (120); Bilden (106) von Halbleiter-Gate-Platzhaltern (142) an FET-Stellen (128P, 128N); Bilden einer dielektrischen Schichtfüllung (154) zwischen den Halbleiter-Gate-Platzhaltern (142); Aufbringen einer Metallschicht (136) auf die dielektrische Schichtfüllung (154); Strukturieren der Metallschicht (170) in einem Metallabhebeverfahren, wobei über den Halbleiter-Gate-Platzhaltern (142) Metall (170) zurückbleibt; Tempern (112) des Wafers (120) in einem Verfahren des Kurzzeittemperns für zwei Stunden bei vierhundert Grad Celsius, wobei das strukturierte Metall (170) jeden Halbleiter-Gate-Platzhalter (142) ersetzt; und Bilden (116) einer Verdrahtung zu FETs an den FET-Stellen (128N, 128P), wobei die Verdrahtung die FETs zu Schaltungen und die Schaltungen miteinander auf einem IC-Chip verbindet.
  10. Das Verfahren zum Herstellen von FETs nach einem der Ansprüche 7 oder 8 oder Verfahren zum Bilden von IC-Chips nach Anspruch 9, wobei es sich bei dem Wafer (120) um einen SOI-Wafer handelt, es sich bei den Halbleiter-Gate-Zonen (142) um Silicium-Gate-Zonen handelt und bei dem Metall (170) um Aluminium handelt und das Definieren (104) von FET-Stellen (128P, 128N) Folgendes aufweist: Segmentieren der Oberflächenschicht (126) des SOI-Wafers, wobei Siliciuminseln (130) von der Oberflächenschicht (126) aus definiert werden; und Dotieren der Siliciuminseln (130); und/oder wobei das Bilden (106) der Halbleiter-Gate-Platzhalter (142) Folgendes aufweist: Bilden eines geschichteten Gate-Dielektrikums (144; 134, 136, 138) auf dem SOI-Wafer; Bilden einer Siliciumschicht (142) auf der geschichteten Gate-Schicht (144; 134, 136, 138); und Strukturieren der Siliciumschicht (142) und des geschichteten Gate-Dielektrikums (144; 134, 136, 138), um Gate-Zonen zu definieren, wobei an den FET-Stellen (128P, 128N) Silicium-Gate-Platzhalter (142) zurückbleiben.
  11. Das Verfahren zum Herstellen von FETs nach Anspruch 10 oder Verfahren zum Bilden von IC-Chips nach Anspruch 9, wobei das Bilden (106) des geschichteten Gate-Dielektrikums (144; 134, 136, 138) Folgendes aufweist: Bilden einer Dielektrikumsschicht (134) mit hoher Dielektrizitätskonstante k auf der Oberflächen-Siliciumschicht (126); Bilden einer leitfähigen Sperrschicht (136) auf der Dielektrikumsschicht (134) mit hoher Dielektrizitätskonstante k; und Bilden einer zweiten leitfähigen Sperr-/Übergangsschicht (138) auf der leitfähigen Sperrschicht (136).
  12. Das Verfahren zum Herstellen von IC-Chips nach Anspruch 11, wobei das Bilden der Verdrahtung Folgendes aufweist: Bilden (114) von Silicium-Kontaktplatzhaltern (192) in einer Kontaktschicht auf dem Wafer; Bilden einer Feld-Dielektrikumsschicht zwischen den Silicium-Kontaktplatzhaltern; Aufbringen (110) einer Aluminiumschicht (170) auf die Feld-Dielektrikumsschicht (142); Strukturieren der Aluminiumschicht (170) in einem Aluminium-Abhebeverfahren; und Tempern (112) des Wafers (120) in einem Verfahren des Kurzzeittemperns für zwei Stunden bei vierhundert Grad Celsius, wobei das aufgebrachte Aluminium (170) die Silicium-Kontaktplatzhalter (142) ersetzt.
  13. Das Verfahren zum Herstellen von IC-Chips nach Anspruch 12, wobei das Bilden der Silicium-Kontaktplatzhalter (142) Folgendes aufweist: Bilden von Metallkappen (192) auf den Metall-Gate-Zonen (180); Bilden einer Silicium-Platzhalterschicht (142) auf dem Wafer (120); Strukturieren der Silicium-Platzhalterschicht (142); Bilden einer Dielektrikumsschicht (154) auf dem Wafer (120); und Planarisieren der Dielektrikumsschicht (154) zum oberen Bereich der Silicium-Kontaktplatzhalter.
DE102012217336.6A 2011-12-05 2012-09-25 Verfahren zum Ersetzen von Halbleitermaterial durch Metall bei der Herstellung von Chips mit integrierten Schaltungen Active DE102012217336B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/310,796 US8580635B2 (en) 2011-12-05 2011-12-05 Method of replacing silicon with metal in integrated circuit chip fabrication
US13/310,796 2011-12-05

Publications (2)

Publication Number Publication Date
DE102012217336A1 DE102012217336A1 (de) 2013-06-27
DE102012217336B4 true DE102012217336B4 (de) 2014-02-13

Family

ID=48523384

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012217336.6A Active DE102012217336B4 (de) 2011-12-05 2012-09-25 Verfahren zum Ersetzen von Halbleitermaterial durch Metall bei der Herstellung von Chips mit integrierten Schaltungen

Country Status (2)

Country Link
US (2) US8580635B2 (de)
DE (1) DE102012217336B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020118475A1 (de) 2020-07-10 2022-01-13 Taiwan Semiconductor Manufacturing Co., Ltd. Ein hotspot-vermeidungsverfahren zur herstellung integrierter schaltungen

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252228B2 (en) 2013-11-29 2016-02-02 Qualcomm Incorporated Threshold voltage adjustment in metal oxide semiconductor field effect transistor with silicon oxynitride polysilicon gate stack on fully depleted silicon-on-insulator
KR20150091895A (ko) * 2014-02-04 2015-08-12 에스케이하이닉스 주식회사 반도체 장치 및 그 동작방법
US10062762B2 (en) * 2014-12-23 2018-08-28 Stmicroelectronics, Inc. Semiconductor devices having low contact resistance and low current leakage
US9698232B2 (en) * 2015-03-18 2017-07-04 Qualcomm Incorporated Conductive cap for metal-gate transistor
US9911736B1 (en) 2017-06-14 2018-03-06 Globalfoundries Inc. Method of forming field effect transistors with replacement metal gates and contacts and resulting structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5994218A (en) * 1996-09-30 1999-11-30 Kabushiki Kaisha Toshiba Method of forming electrical connections for a semiconductor device
JP2004172179A (ja) * 2002-11-18 2004-06-17 Fujitsu Ltd 半導体装置及びその製造方法
US20080124908A1 (en) * 2006-08-31 2008-05-29 Micron Technology, Inc. Hafnium tantalum oxynitride high-k dielectric and metal gates

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2564787B2 (ja) * 1983-12-23 1996-12-18 富士通株式会社 ゲートアレー大規模集積回路装置及びその製造方法
JPH0279437A (ja) * 1988-09-14 1990-03-20 Mitsubishi Electric Corp 半導体装置の製造方法
US5960270A (en) * 1997-08-11 1999-09-28 Motorola, Inc. Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions
US5847463A (en) * 1997-08-22 1998-12-08 Micron Technology, Inc. Local interconnect comprising titanium nitride barrier layer
US6492694B2 (en) * 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
US6198144B1 (en) * 1999-08-18 2001-03-06 Micron Technology, Inc. Passivation of sidewalls of a word line stack
US6693333B1 (en) * 2001-05-01 2004-02-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator circuit with multiple work functions
KR100626381B1 (ko) * 2004-07-19 2006-09-20 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
US7445966B2 (en) * 2005-06-24 2008-11-04 International Business Machines Corporation Method and structure for charge dissipation during fabrication of integrated circuits and isolation thereof
US7195999B2 (en) * 2005-07-07 2007-03-27 Micron Technology, Inc. Metal-substituted transistor gates
US20070178634A1 (en) * 2006-01-31 2007-08-02 Hyung Suk Jung Cmos semiconductor devices having dual work function metal gate stacks
US20070275532A1 (en) * 2006-05-24 2007-11-29 International Business Machines Corporation Optimized deep source/drain junctions with thin poly gate in a field effect transistor
US7544604B2 (en) * 2006-08-31 2009-06-09 Micron Technology, Inc. Tantalum lanthanide oxynitride films
US7759262B2 (en) * 2008-06-30 2010-07-20 Intel Corporation Selective formation of dielectric etch stop layers
US7777282B2 (en) * 2008-08-13 2010-08-17 Intel Corporation Self-aligned tunneling pocket in field-effect transistors and processes to form same
US8877616B2 (en) * 2008-09-08 2014-11-04 Luxtera, Inc. Method and system for monolithic integration of photonics and electronics in CMOS processes
DE102009006802B3 (de) * 2009-01-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Verfahren und Halbleiterbauelement mit Einstellung der Austrittsarbeit in einer Gateelektrodenstruktur mit großem ε nach der Transistorherstellung unter Anwendung von Lanthanum
US8026521B1 (en) * 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5994218A (en) * 1996-09-30 1999-11-30 Kabushiki Kaisha Toshiba Method of forming electrical connections for a semiconductor device
JP2004172179A (ja) * 2002-11-18 2004-06-17 Fujitsu Ltd 半導体装置及びその製造方法
US20080124908A1 (en) * 2006-08-31 2008-05-29 Micron Technology, Inc. Hafnium tantalum oxynitride high-k dielectric and metal gates

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Horie, H.; Imai, M.; Itoh, A.; Arimoto, Y.: Novel High Aspect Ratio Aluminum Plug for Logic/DRAM LSIs Using Polysilicon-Aluminum Substitute (PAS). In: IEDM 1996, Seite 946-948. *
Park, C. S.; Cho, B. J.; Kwong, D-L.: MOS Characteristics of Substituted Al Gate on High-k Dielektric. In: IEEE Electron Device Letters, Vol. 25, No. 11, November 2004, Seite 725-727. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020118475A1 (de) 2020-07-10 2022-01-13 Taiwan Semiconductor Manufacturing Co., Ltd. Ein hotspot-vermeidungsverfahren zur herstellung integrierter schaltungen

Also Published As

Publication number Publication date
US8580635B2 (en) 2013-11-12
US20140015051A1 (en) 2014-01-16
US20130140634A1 (en) 2013-06-06
DE102012217336A1 (de) 2013-06-27

Similar Documents

Publication Publication Date Title
DE102019209316B4 (de) Herstellungsverfahren für eine vertikal gestapelte komplementär-FET-Vorrichtung mit unabhängiger Gatesteuerung
DE102014203524B4 (de) Verfahren zum Ausbilden von defektarmen Ersatzflossen für ein FinFET-Halbleiterbauelement sowie daraus resultierende Bauelemente
DE102014219912B4 (de) Verfahren zum Bilden von FinFET-Halbleitervorrichtungen unter Verwendung einer Austauschgatetechnik und die resultierenden Vorrichtungen
DE102015117142B4 (de) Kontakte für stark skalierte Transistoren und Verfahren zu ihrer Herstellung
DE102008045037B4 (de) Statischer RAM-Zellenaufbau und Mehrfachkontaktschema zum Anschluss von Doppelkanaltransistoren
DE102014222562B4 (de) Verfahren zum bilden von austauschgatestrukturen und von fins auf finfet-vorrichtungen und die resultierenden vorrichtungen
DE102018218869B4 (de) Verfahren zum Bilden von Kontaktstrukturen auf integrierten Schaltungsprodukten
DE112011100948B4 (de) Integrierte schaltung mit finfets und fin-kondensatoren sowie verfahren zu deren herstellung
DE102012217336B4 (de) Verfahren zum Ersetzen von Halbleitermaterial durch Metall bei der Herstellung von Chips mit integrierten Schaltungen
DE102011090163B4 (de) Halbleiterbauelement mit Austauschgateelektrodenstrukturen und selbstjustierten Kontaktelementen, die durch eine späte Kontaktfüllung hergestellt sind und Herstellungsverfahren dafür
DE102008063429B4 (de) Einstellen der Konfiguration eines Mehr-Gatetransistors durch Steuern einzelner Stege
DE102010003555B4 (de) Aluminiumsicherungen in einem Halbleiterbauelement, das Metallgateelektrodenstrukturen aufweist
DE102017200678B4 (de) Verfahren zur Herstellung einer Mikroelektronikschaltung sowie entsprechende Mikroelektronikschaltung
DE10259745A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102011004322A1 (de) Halbleiterbauelement mit selbstjustierten Kontaktelementen und einer Austauschgateelektrodenstruktur
DE102011077661A1 (de) Metallgateelektrodenstrukturen mit großem Epsilon, die durch eine Reduzierung des Gatefüllaspektverhältnisses in einer Austauschgatetechnologie hergestellt sind
DE102008030853A1 (de) Dreidimensionaler Transistor mit einer Doppelkanal-Konfiguration
DE102019103422A1 (de) Verwenden von Maskenschichten zum Erleichtern der Herstellung von selbstjustierten Kontakten und Durchkontaktierungen
DE102015106185B4 (de) Halbleiterstruktur und Verfahren zur Verarbeitung eines Trägers
DE102013209110A1 (de) Verfahren zur Herstellung von FinFET-Vorrichtungen mit alternativen Kanalmaterialien
DE102019128703A1 (de) Halbleitervorrichtung und herstellungsverfahren
DE102010040058A1 (de) Polysiliziumwiderstände, die in einem Halbleiterbauelement mit Metallgateelektrodenstrukturen mit großem ε hergestellt sind
DE102019207381A1 (de) Unterschiedliche untere und obere Abstandshalter für einen Kontakt
DE102010002411A1 (de) Kontaktbalken mit reduzierter Randzonenkapazität in einem Halbleiterbauelement
DE112007000964B4 (de) Verfahren zur Herstellung einer Halbleiterkomponente mit einem Kondensator mit hoher Kapazität pro Flächeneinheit

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

Representative=s name: SPIES DANNER & PARTNER PATENTANWAELTE PARTNERS, DE

Representative=s name: LIFETECH IP SPIES DANNER & PARTNER PATENTANWAE, DE

R084 Declaration of willingness to licence
R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

Representative=s name: LIFETECH IP SPIES DANNER & PARTNER PATENTANWAE, DE

R020 Patent grant now final
R020 Patent grant now final

Effective date: 20141114

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

Representative=s name: LIFETECH IP SPIES & BEHRNDT PATENTANWAELTE PAR, DE

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US

R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

Representative=s name: LIFETECH IP SPIES & BEHRNDT PATENTANWAELTE PAR, DE

R082 Change of representative

Representative=s name: LIFETECH IP SPIES & BEHRNDT PATENTANWAELTE PAR, DE

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R082 Change of representative

Representative=s name: LIFETECH IP SPIES & BEHRNDT PATENTANWAELTE PAR, DE