JP2564787B2 - ゲートアレー大規模集積回路装置及びその製造方法 - Google Patents

ゲートアレー大規模集積回路装置及びその製造方法

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JP2564787B2 JP58243432A JP24343283A JP2564787B2 JP 2564787 B2 JP2564787 B2 JP 2564787B2 JP 58243432 A JP58243432 A JP 58243432A JP 24343283 A JP24343283 A JP 24343283A JP 2564787 B2 JP2564787 B2 JP 2564787B2
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Description

【発明の詳細な説明】 （ａ） 発明の技術分野 本発明は相補型MIS電界効果トランジスタ（FET）若し
くはｎチャネル型MIS電界効果トランジスタ（FET）によ
り構成されるゲートアレー大規模集積回路装置（LSI）
に於ける出力バッファ回路に係り、特に出力バッファ回
路がスイッチングすることによる接地電位の上昇或るい
は電源電位の低下によって他の出力ピンに発生するノイ
ズを減少せしめ得る出力バッファ回路の構造に関する。
（ｂ） 技術の背景 LSIは外部回路と論理電圧レベルを一致させるための
入力バッファ回路（レベル変換器）と、外部の機器、回
路等を駆動するための出力バッファ回路を持っている。
又この中に入出力レベル、外来ノイズ等による破壊から
LSIを保護するための回路も含まれている。一方MISLSI
は年々大規模化が進み、それと共に入出力バッファの数
も内部ゲートの数に比例して増加し、且つそのスピード
も早くなっている。これは微細化等のプロセス技術の進
歩と、それに伴うMIS FETのショートチャネル化による
高速化及び駆動能力の向上によっている。そして上記に
伴って該LSIを用いるシステムに於けるサイクルタイム
の高速化を可能ならしめるために、特に該LSIの出力バ
ッファ回路にもスピード及び負荷駆動能力の向上が望ま
れる。ここでスピードの向上は内部ゲート同様ショート
チャネル化によって達成され、又負荷容量の増加に対し
ては出力バッファ用FETのサイズを大きくして出力駆動
能力増すことにより対応できる。
しかしながら出力駆動能力の増加は、瞬間最大電流の
増大になって表われ、ノイズ量の増大をまねく。
第１図乃至第４図は相補型MIS LSIに用いる出力バッ
ファの例で、第１図は入力、出力正転の出力バッファ、
第２図は入力、出力反転の出力バッファ、第３図はトラ
イステート・コントロールバッファ、第４図は論理機能
付き出力バッファの例であり、（イ）はタイプを表わす
記号、（ロ）は内部ゲートとの接続状態を示す回路図で
ある。そしてこれらの図中、INは内部ゲートに接続する
入力端子、OUTは出力端子、G1は出力バッファ駆動ゲー
ト、G2は出力バッファゲート、VDDは高電位電源、VSSは
低電位（接地）電源、T1はｐチャネル型MOS FET、T2は
ｎチャネル型MOS FETを示している。
負荷（出力）駆動能力は、例えば第１図（ロ）の回路
例を用いれば、ｐチャネル型トランジスタT1及びｎチャ
ネル型トランジスタT2の各FETの出力インピーダンス
（最大電流）いいかえれば相互コンダクタンスgmによっ
て決まる。
そして の関係があるので負荷（出力）駆動能力を大きくするた
めにはゲート幅（トランジスタ幅）Ｗを大きくし、ゲー
ト長Ｌを小さくすればよい。又それに伴って駆動ゲート
G1の各FETのgmいいかえるとW/Lを大きくする必要があ
る。（βは最大電流） （ｃ） 従来技術と問題点 上記の点から従来は、内部ゲートG0に配設されるFET
のW/Lと出力バッファに於ける駆動ゲートG1に配設され
るFET及び出力段ゲートG2に配設されるFETのW/Lとの関
係は、G0のW/Lを１とすると、G0:G1:G2＝1:3:10或るい
は1:5:20の如く、スイッチングの遅れ（delay）が最小
になるように最適化して決定されていた。
例えば、特開昭57−148363ではCMOSゲートアレーにお
けるファンアウト数が増加すると、出力段インバータ遅
延も増加するため、チップの辺から順に、基準寸法CMOS
トランジスタ、２倍寸法CMOSトランジスタ、３倍寸法CM
OSトランジスタを配列させておき、例えばファンアウト
が２のときは、前段駆動ゲートのインバータとして、基
準寸法CMOSトランジスタを２個並列接続として、駆動能
力を２倍に高め、その結果ゲート遅延をファンアウト数
１のときと同じに保つことが開示されている。
また、特開昭58−127347では、出力トランジスタとし
て、複数単位を備えておき、負荷特性に応じて所定数の
トランジスタを結線するという技術が開示されている。
これらは、いずれも、出力段インバータに対する負荷
に適合した駆動能力を持たせるものであるが、最近の様
なLSIが進むと、新たな問題が生ずる。
即ち、同時スイッチングにより生ずる問題である。
出力段のFET（T1,T2）に流れる最大電流βは、前述し
たように該FETのW/Lに比例し、VSSラインに流れる電流
（βに相当）をＩとし、VSSラインのインダクタンスを
Ｌとすると、ノイズ電圧値 となり（Ｒは配線のインピーダンス）、上記従来構造の
ようにdelayが最小になるように最適化された際にはdI/
dtが大きくなりノイズ電圧値VNが増大する。
そして該ゲートアレーが大規模化し、同時スイッチン
グする出力バッファが増加するLSIに於ては、それ等の
総和により、VSSライン、VDDラインに乗るノイズ電圧が
大きくなり、外部機器（回路）及びLSI内部回路の誤動
作を生ずるという問題があった。
（ｄ） 発明の目的 本発明はMIS FETに流れる過渡電流が負荷容量値に依
存せず入力電圧の立ち上り、立ち下り波形のみに依存す
ることを利用し、同時にON−OFFする出力バッファに於
ける出力段FETに入力信号を供給する前段の駆動ゲート
のゲートサイズ即ち駆動能力を選択的に小さく変えるこ
とにより、出力バッファ段FETの入力信号波形をなまら
せ、該出力バッファ段FETに流れる過渡電流の時間に対
する変化を小さくして、過渡電流値とバッケージ及びLS
I内のインダクタンス及び抵抗の積によって生ずる接地
配線の電位上昇及び電源配線の電位下降を減少せしめ、
それによってMISゲートアレーに於て問題になっている
他出力ピンに乗るノイズ及び入力ピンの入力マージンの
低下を防止するものである。
（ｅ） 発明の構成 即ち本発明は相補型MIS FET若しくはｎ型MIS FETを
用いて構成され、アレー状に配設された基本素子集合と
複数の入力バッファ回路及び複数の出力バッファ回路を
具備したマスタスライス構造のゲートアレー大規模集積
回路装置に於て、該複数の出力バッファ回路に配設され
る出力バッファ段とその前段に接続される駆動ゲートそ
れぞれの駆動能力を可変してなることを特徴とする。
（ｆ） 発明の実施例 以下本発明を図に従って説明する。
第５図は相補型MIS FETを用いた出力バッファの等価
回路図、第６図は同出力バッファのＡ点に於ける信号波
形図（イ）、出力段FETに流れる電流波形図（ロ）、接
地線に乗るノイズ波形図（ハ）、第７図はMIS FETの電
圧−電流特性図、第８図は本発明に係る出力バッファの
一実施例に於ける等価回路図、第９図はチップ上面図、
第10図は入出力バッファの拡大上面図、第11図は同実施
例に於ける駆動ゲートの配線前の状態を示す模式上面図
（イ）、模式断面図（ロ）、（ハ）及び等価回路
（ニ）、第12図は同実施例に於いて駆動能力を1/2にす
る場合の配線状態を示す模式上面図（イ）於び等価回路
図（ロ）、第13図は第10図に係る出力バッファに於ける
Ｂ点の信号波形図（イ）、出力段FETを流れる電流波形
図（ロ）、接地線に乗るノイズ波形図（ハ）、第14図は
同実施例に於て駆動能力を１にする場合の配線状態を示
す駆動ゲートの模式上面図（イ）及び等価回路図（ロ）
で、第15図（イ）乃至（ニ）は出力バッファ駆動ゲート
と出力バッファの駆動能力をそれぞれ変える場合の実施
例に於けるゲートの接続構造を示す出力回路の模式図で
ある。
先ず出力バッファの動作によって接地線VSSに流れる
電流の考察を、第５図によって行う。即ち入力信号INが
HighからLow（Ｈ→Ｌ）に変化すると、Ａ点はＬ→Ｈに
変化し、ｎチャネル型トランジスタT4がONして、負荷容
量CLに充電されていた電荷がトランジスタT4を介して放
電され出力信号OUTはＨ→Ｌに変化する。（図中T1,T3は
ｐチャネル型MIS FET、T2,T4はｎチャネル型MIS FE
T、C1はLSIの内部容量、VSSは接地電源、VDDは高電位電
源、Ｉは過渡電流） この時のOUT電圧（Ｖ）の波形、トランジスタT4を流
れる過渡電流（Ｉ）の波形、VSSラインに乗るノイズ電
圧（VN）の波形を示したのが第６図（イ）、（ロ）、
（ハ）で、図中はＡ点に加わる信号波形、は負荷容
量CLが充分小さい時のOUTの電圧波形、はCLが充分大
きい時のOUTの電圧波形、はCLが中間の値の時のOUTの
電圧波形、、、はそれぞれ、、の場合トラ
ンジスタT4を流れる過渡電流の波形を示している。これ
らの図から、のケースではCLが小さいためT4が充分
ONになるまで即ちゲート電圧（VG）がVthを超え、電源
電圧VDD（例えば5V）に達する前に電荷を放電してしま
い、、のケースではT4が充分ONになった後即ちゲー
ト電圧（VG）が電源電圧VDDの飽和領域（五極管領域）
で動作し、T4の相互コンダクタンス（gm）で決まる電流
を流し続けてCLの電荷を放電することがわかる。なお
、のケースはその中間である。
上記とのケースに於けるトランジスタT4の動作状
態を電圧（Ｖ）−電流（Ｉ）特性で示したのが第７図で
図中UPが立上り領域（３極管領域）、SATは飽和領域
（５極管領域）を表わしている。
LSI内部のVSSラインはアルミニウム等の導体層で形成
されているが、導体の抵抗R1及び自己・相互インダクタ
ンスL1を僅かではあるが持っている。又パッケージのピ
ンに至るまでの間にもR2,L2を持っている（通常R2≫R1,
L2≫L1）。そのためT4からVSSラインに電流Ｉが流れる
ことにより、パッケージ外の理想的接地レベルに対して
内部接地線であるVSSラインの電位レベルが変化するこ
とになる。この変化レベル即ちノイズ電圧VNは（１）式
で表現できる。
（Ｌ＝L1＋L2,R＝R1＋R2） ここでＲは0.1〔Ω）以下程度であり、VSSラインを太
くすること及びVSSピンの数を増しこれを並列に接続す
ることによって減少できるので、VSSラインに表われる
ノイズは主としてVSSラインに流れる電流Ｉの立上りの
傾斜即ちdI/dtに依存する。第６図（ハ）はT4に電流が
流れた際VSSラインに乗るノイズ電圧VNの波形を示した
もので、図中は前記，に、は前記，に、
は前記，にそれぞれ対応する。
一方ノイズ電圧がVSSラインに発生すると、他の出力
ピンの出力レベル（Lowレベル）にこのノイズが乗り、
外部機器（回路）が誤動作したり、又該LSIの内部回路
が誤動作するという問題を生ずるが、特にLSIに於ては
同時に動作する出力バッファを多数個持っているので、
この場合最大ノイズレベルは、各出力段ゲートに流れる
瞬間電流とインダクタンスの積の総和になるので、上記
誤動作の問題が無視できなくなる。
本発明は、上記ノイズ（VN）が前述したようにインダ
クタンスＬと出力段FETに流れる過渡電流の立上りdI/dt
に依存し、又MIS FETに於ては過渡電流Ｉが入力信号レ
ベル即ちVGSに依存することに着目し、出力段FETの入力
信号をゆっくり変化させることにより、ノイズレベルの
低下を図った。
即ちMIS FET の動作レベルは第７図からもわかるよ
うに、飽和領域（５極管領域）で動作している時は負荷
容量に依存しない。負荷容量に依存するのは立上り領域
（３極管領域）に於てである。この３極管領域に於ける
過渡電流Ｉ及びその立上り傾斜は（２）式及び（３）式
で表わされる。
Ｉ∝β（VGS−Vth）２ （２） ここでβは最大電流、VGSはゲート電圧、Vthは閾値電
圧である。
上記の式により過渡電流の立上り傾斜dI/dtはβとdV
GS/dt（ゲート電圧の立ち上り傾斜）に比例しているこ
とがわかる。即ちゲート幅Ｗとゲート長Ｌの比W/Lを小
さくしてβを低めることにより、dVGS/dt即ち入力波形
をゆっくり変化させてやればノイズ（VN）が小さくな
る。
上記の点から本発明では、駆動ゲート（出力バッファ
段FETを駆動させるためのゲート）に用いるMIS FETの
駆動能力即ちゲート幅Ｗとゲート長Ｌの比W/Lで決定さ
れる最大電流βを可変できるようにし、ON−OFFが同時
になされる出力バッファの駆動ゲートに用いるMIS FET
のβを小さくすることによって出力バッファ段FETのゲ
ートに加わる入力信号の立上りをゆるやかにし、即ち波
形をなまらせ、これによって該出力バッファ段FETに流
れる過渡電流の立上り（dI/dt）をゆるやかにし、該出
力バッファ段FETに於てdI/dtに比例してVSSライン、VDD
ラインに発生するノイズレベルVNを低下させる。
以下実施例について述べる。
第８図は実施例に用いた入力、出力正転型出力バッフ
ァの等価回路図である。図中INは内部ゲートに接続する
入力端子、OUTは出力端子、G1は出力バッファ駆動ゲー
ト、G2は出力バッファゲート、T3,T5はｐチャネル型MIS
FET、T6,T4はｎチャネル型MIS FET、C1は内部容量、
CLは負荷容量、VSSは接地電源、VDDは高電位電源を示
す。この出力バッファに於ける外部に対する駆動能力
（外部駆動能力）は従来と同じT3,T4を用いているので
従来と変わりなく、又C1も従来と等しくなる。
そしてT5の最大電流β５を従来のT1の最大電流β１の
半分即ち とするとＢ点に於ける過渡電流の波形はC1/β５によっ
て決まり、従来のＡ点（第５図に示す）よりなまった波
形になる。そして約２倍のdelayとなるため波形の傾き
（dI/dt）も約1/2になる。従ってノイズレベルVNも約1/
2に減少する。
上記ではVSS側のノイズについて述べたが、VDD側のノ
イズに対しては、T6の最大電流β６と従来のT2の最大電
流β２との比を考えれば良い。
本発明に於ては上記のように駆動能力が可変できる出
力バッファ駆動ゲートG1を構成するためのMOS FETとし
て例えばゲート幅（Ｗ）を変えることが可能なMOS FET
を配設し、配線パターンを変えることによって、該駆動
ゲートG1のFET T5,T6の最大電流β5,β６によって決ま
る駆動能力を変化させる。
即ち同時にON−OFFする出力バッファについては駆動
能力を小さくする。
なお、第９図はチップの上面図を示し、図中１はシリ
コン基板で内部に、二つのブロック10として示されるゲ
ートアレー論理回路が形成されている。チップの同辺に
は、端子パッド11が設けられており、端子パッドには、
入出力回路12が設けられている。入出力回路12の内、出
力回路については、第８図に示した回路形式であること
はいうまでもない。第９図の空きエリアは全て、内部配
線用のエリアとして使い得るもので、ここでは、簡単の
ため図示は省略してある。
第10図は、第９図の入出力回路12を更に拡大して示す
図で、左側からブロックＩは、駆動インバータのセクシ
ョン、ブロックIIは出力ゲートインバータのセクショ
ン、ブロックIIIは保護回路素子のセクションである。
ブロックI,II内では、図示の単位トランジスタが複数配
置されている。
ブロックIIの最上部には、入力ゲートを構成するCMOS
トランジスタが設けられている。
勿論、入出力回路の各トランジスタはつくりつけのも
のであって、各端子に要求される負荷駆動能力、遅延特
性、ノイズマージンに基いて、配線するトランジスタの
個数を選択する。これらは、内部回路のゲートアレーの
思想と軌を同じにしてできる。
所で、第10図にて示した通り、実際入出力回路として
配線されなかったトランジスタが残っているが、これら
は、他の回路素子例えば、スキャン・イン、スキャン・
アウト用のフリップフロップ回路として使うこともでき
る。
第11図（イ），（ロ），（ハ）は上記のように配線パ
ターンを変えることによって駆動能力が変えられる駆動
ゲートの一実施例に於けるバルク構造、即ち配線前の構
造を模式的に示しており、第11図（ニ）はその等価回路
を示している。これらの図に於て、１はｎ型シリコン
（Si）基板、２はｐ型ウエル、３はフィールド酸化膜、
４はゲート酸化膜、5aは第１のゲート電極、5bは第２の
ゲート電極、６はP+型共通ドレイン領域、7a,7bは第
１、第２のP+型ソース領域、８はn+型共通ドレイン領
域、9a,9bは第1,第２のn+型ソース領域、T5a,T5bはｐチ
ャネル型MIS FET、T6a,T6bはｎチャネル型MIS FET、I
Nは入力端子、OUTは出力端子、VSSは低電位（接地）電
源、VDDは高電位電源を表わす。
なお該実施例に於ては、T5aとT5bとを合せたゲート幅
及びT6aとT6bとを合わせたゲート幅が、それぞれ従来の
T1,及びT2のゲート幅に等しくなるようにしてある。従
ってｐチャネル型及びｎチャネル型のMISFET1個ずつを
機能せしめた際には、その駆動能力は従来の1/2とな
る。
第12図（イ）は上記バルクを用いて駆動能力が1/2の
出力バッファ駆動ゲートを形成する際の配線パターンを
模式的に示したもので、同図（ロ）はその等価回路図で
ある。
図中Ｌは配線、Ｃはコンタクト部を表わし、その他の
記号は第11図と同じである。図から明らかなようにこの
配線パターンに於ては、トランジスタT5aとT6aのみが働
きゲートの駆動能力は1/2になる。
上記駆動ゲートを用いて構成した出力バッファに於け
る出力ゲートの入，出力波形、該出力バッファがON−OF
Fした際VSSラインに流れる過渡電流波形、VSSラインに
生ずるノイズの波形を、第６図に示した従来構造のもの
と比較して示したのが第13図に示す入出力電圧（Ｖ）波
形図（イ）、過渡電流（Ｉ）波形図（ロ）、ノイズ電圧
（VN）波形図（ハ）である。そしてこれらの図に於て
は従来のに対応する本実施例の入力波形、は従来の
に対応する出力波形（中容量外部負荷）、は従来の
に対応する出力波形（大容量外部負荷）、は従来の
に対応する過渡電流波形（中容量外部負荷）、は従
来のに対応する過渡電流波形（大容量外部負荷）、
は従来のに対応するノイズ電圧波形（中容量外部負
荷）、は従来のに対するノイズ電圧波形（大容量外
部負荷）、ｔは時間を示している。
これらの図から明らかなように出力段ゲートの前段に
接続する駆動ゲートの駆動能力を減少させると、電源ラ
インに生ずるノイズ電圧VNは小さくなる。従って第12図
に示した配線パターンは、同時にON−OFFする出力バッ
ファに適用され、これによってLSIの電源ラインに乗る
ノイズレベルは減少する。
第14図（イ）は前記第11図に示したバルクを用いて駆
動能力が１の出力バッファ駆動ゲートを形成する際の配
線パターンを模式的に示したもので、同図（ロ）はその
等価回路である。
図中の記号は第12図と同じである。図から明らかなよ
うにこの配線パターンに於ては、トランジスタT5a,T5b,
T6a,T6bが総て働いてゲートの駆動能力は１になる。従
ってこの配線パターンは同時にON−OFFしない出力バッ
ファに主として用いられる。
上記実施例に於ては、ゲートの駆動能力を可変にする
ためにソース、ドレインのいずれか一方を共有するMISF
ETを用いたが、駆動能力の可変手段は上記に限るもので
なく、最大電流βの小さい複数の独立したMISFETの並列
接続数を変える方法でも良い。
第15図（イ）乃至（ニ）は前述したように出力バッフ
ァ前段の出力バッファ駆動ゲートの駆動能力を変え、更
に出力バッファの駆動能力も変える場合の４種類のゲー
ト接続構造をシンボルマークで模式的に表わした出力回
路図で、図中G1,G3,G5,G7は出力バッファ駆動ゲート、G
2,G4,G6,G8は出力バッファ・ゲート、IN1〜IN4は入力、
OUT1〜OUT4は出力を示している。
同図に於て（イ）図はTrueタイプの出力回路であり、
２つのインバータ即ち出力バッファ駆動ゲートG1及び出
力バッファ・ゲートG2より構成されている。又（ロ）図
は２倍の出力駆動能力を得るためG3,G4それぞれはG1,G2
と同じサイズのもの（若しくはそれに近い能力を持つも
の）を２個並列に接続している。この場合出力回路全体
の特性としては、IN2の入力容量が２倍になりOUT2の出
力駆動能力も２倍になり、回路全体の時間的遅れ（dela
y）は（イ）の場合と同じである。但しFETのサイズが２
倍になるためノイズ量は２倍になる。
一方（ハ）図に於ては、出力バッファ・ゲートG6は並
列接続により（イ）図のG2の２倍に構成されるが、前段
の出力バッファ駆動ゲートG5の駆動能力は（イ）図のG1
と同じである。従ってゲート遅延は（イ）及び（ロ）の
場合より大きくなる。然しながら通常OUT3には大容量が
接続されるので、出力バッファG6の駆動能力が２倍にな
っていることにより回路全体としての時間的遅れ（dela
y）が著しく大きくなることはない。そしてノイズ量は
（イ）の場合より更に小さくなる。
又（ニ）図は出力バッファ駆動ゲートG7の駆動能力を
２倍に、出力バッファG8の駆動能力を（イ）図のG2と等
しく構成した例で、この場合ゲート遅延は最も短かくな
るが出力バッファG8の駆動能力が（イ）図と同様なの
で、回路全体のdelayは（イ）図の場合に近い値とな
る。そしてG8がG2の２倍のサイズであるためノイズ量は
（イ）のほぼ２倍の値になる。
次表は上記それぞれの構成の出力バッファ回路に於け
る負荷がない場合のゲート遅延時間、負荷容量が10〔p
F〕,100〔pF〕,200〔pF〕の場合のこれら容量による時
間的遅れ（delay）、両者を綜合した回路全体としての
時間的遅れ（トータルdelay）、ノイズ量の相対値を示
したものである。
この表から外部容量が小さい場合は（ハ）のタイプが
delayの面でもノイズの面でも有利であり、外部容量が
大きくなると（ロ）が、更にノイズを考慮すると（ハ）
が有利となる。
以上のように必要に応じて種々の構成が選択できるこ
とは、LSIを設計するうえに極めて有利である。
（ｇ） 発明の効果 以上説明したように本発明によれば、マスタスライス
方式の大規模集積回路装置に於いて、出力バッファ回路
の特性を種々に変更できるので、同時にON−OFFする多
数の出力バッファによって電源ラインに生ずるノイズ量
を減少せしめることが可能になる。従って該大規模集積
回路装置を更に高集積化することが可能になる。
なお本発明は相補型MISゲートアレーに限らずｎチャ
ンネル型MISゲートアレーにも適用できる。
【図面の簡単な説明】
第１図乃至第４図は相補型MISLSIに用いる異なる出力バ
ッファのシンボル記号図（イ）及び回路図（ロ）、第５
図は従来の出力バッファの等価回路図、第６図は同出力
バッファに於けるＡ点の信号波形図（イ）、出力段FET
に流れる電流波形図（ロ）、接地線に乗るノイズ波形図
（ハ）、第７図はMISFETの電圧−電流特性図、第８図は
本発明に係る出力バッファに於ける等価回路図、第９図
は同実施例におけるゲートアレーチップの上面図、第10
図は、第９図の入出力回路の拡大上面図、第11図は、同
実施例に於ける駆動ゲートの配線前の状態を示す模式上
面図（イ）、模式断面図（ロ）、（ハ）及び等価回路図
（ニ）、第２図は同実施例に於て駆動能力を1/2にする
場合の配線パターンを示す模式上面図（イ）及び等価回
路図（ロ）、第13図は第10図に係る出力バッファに於け
るＢ点の信号波形図（イ）、出力段FETを流れる電流波
形図（ロ）、接地線に集るノイズ波形図（ハ）、第14図
は同実施例に於て駆動能力を１にする場合の配線状態を
示す駆動ゲートの模式上面図（イ）及び等価回路図
（ロ）で、第15図（イ）乃至（ニ）は出力バッファ駆動
ゲートと出力バッファの駆動能力をそれぞれ変える場合
の実施例に於けるゲートの接続構造を示す出力回路の模
式図である。 図に於て、１はｎ型シリコン基板、２はｐ型ウエル、３
はフィード酸化膜、４はゲート酸化膜、5aは第１のゲー
ト電極、5bは第２のゲート電極、６はp+型共通ドレイン
領域、7a,7bは第1,第２のｐ型ソース領域、８はn+型共
通ドレイン領域、9a,9bは第1,第２のn+型ソース領域、1
0は論理回路ブロック、11は端子パッド、12は入出力回
路、T5a,T5bはｐチャネル型MIS FET、T6a,T6bはｎチャ
ネル型MIS FET、INは入力端子、OUTは出力端子、VSSは
接地電源、VDDは高電位電源を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 国安 良男 川崎市中原区上小田中1015番地 富士通 株式会社内 (56)参考文献 特開 昭58−190036（ＪＰ，Ａ) 特開 昭57−148363（ＪＰ，Ａ) 特開 昭60−27145（ＪＰ，Ａ) 実開 昭59−159961（ＪＰ，Ｕ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】内部回路からの出力信号を出力バッファ回
    路を介して出力端子に出力する集積回路において、複数
    の出力端子に各々対応して該出力バッファ回路が設けら
    れ、 該出力バッファ回路の各々は、各出力端子に接続される
    出力バッファ最終段と、その前段にあって、前記内部回
    路からの出力信号を受ける一つの又は並列に接続された
    複数の単位トランジスタよりなる駆動ゲート段とで構成
    され、前記複数の出力バッファ回路のうちの一つの出力
    バッファ回路内の駆動ゲート段において動作する単位ト
    ランジスタの数と、他の少なくとも一つの出力バッファ
    回路内の駆動ゲート段において動作する単位トランジス
    タの数とが異なることを特徴とするゲートアレー大規模
    集積回路装置。
  2. 【請求項２】内部回路からの出力信号を出力バッファ回
    路を介して出力端子に出力する集積回路の製造方法であ
    って、複数の出力端子の各々に対応して該出力バッファ
    回路を設け、該出力バッファ回路の各々には、各出力端
    子に接続される出力バッファ最終段と、その前段にあっ
    て前記内部回路からの出力信号を受ける駆動ゲート段と
    を設け、該駆動ゲート段の各々には選択可能な単位トラ
    ンジスタを予め複数設け、各々出力バッファ回路内の駆
    動ゲート段において動作する前記単位トランジスタの数
    を設定された駆動ゲート段の駆動能力に応じて選択し、
    該選択した数の単位トランジスタと前記出力バッファ最
    終段とを配線接続する工程を有することを特徴とするゲ
    ートアレー大規模集積回路装置の製造方法。
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