JP4404756B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路におけるクロック信号のノイズ除去技術に関するものである。

パッケージに収容された半導体チップは、外部との信号の入出力のためにチップ上のパッドとパッケケージの金属端子との間が金線等で接続されており、その寄生リアクタンスによって入出力信号が大きく乱れ、半導体チップの基準電位（接地レベル）を変動させる。特に、データの出力信号によって外部の回路を駆動する際には、電源電流の変化が大きいため、基準電位の変動が大きくなり、誤動作を引き起こすおそれがあった。

図２は、下記特許文献１に記載された従来の入力バッファ回路の回路図である。
この入力バッファ回路は、半導体メモリ素子の出力ノイズによる入力バッファ内への帰還による誤動作を防止するための回路で、外部からＲＡＳ（ロウアドレス・ストローブ）信号を入力するバッファ入力部１００と、外部からＤＯＥ（データ出力イネーブル）信号を入力して所定時間遅延させるＤＯＥロック部２００と、ＤＯＥロック部２００から遅延されて印加されるＤＯＥ信号によって、バッファ入力部１００から印加されるＲＡＳ信号を出力するバッファ出力部３００を有している。ここで、ＤＯＥ信号は、メモリ素子内のデータを読む時に使用するＣＡＳ（カラムアドレス・ストローブ）信号に同期して外部から与えられるものである。

バッファ入力部１００は、直列に接続されてＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）Ｍ１，Ｍ２、及びＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）Ｍ３，Ｍ４と、このＣＭＯＳインバータの出力側であるノードＡに縦続接続されたインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３とからなり、ＣＭＯＳインバータの入力側にＲＡＳ信号が与えられるようになっている。

ＤＯＥロック部２００は、外部から印加されるＤＯＥ信号を所定時間遅延させる遅延回路２１０と、この遅延回路２１０で遅延されたＤＯＥ信号と元のＤＯＥ信号との論理積を反転して出力するナンドゲートＮＡＮＤ１と、このＮＡＮＤ１の出力側に縦続接続されたインバータＩＮＶ４，ＩＮＶ５とで構成されている。

バッファ出力部３００は、バッファ入力部１００のインバータＩＮＶ３の出力信号と、ＤＯＥロック部２００のインバータＩＮＶ５の出力信号を入力とするナンドゲートＮＡＮＤ２と、このＮＡＮＤ２の出力側に縦続接続されたインバータＩＮＶ６，ＩＮＶ７、ＮＶ８とで構成されている。

この入力バッファ回路において、読み出し動作を実行する場合、ＲＡＳ信号が“Ｈ”から“Ｌ”になると、ノードＡの信号は“Ｌ”から“Ｈ”に変化する。この時、ＣＡＳ信号に同期したＤＯＥ信号は、一定期間続けて“Ｈ”に維持されている。従って、ナンドゲートＮＡＮＤ２の出力は、インバータＩＮＶ２の出力信号によって決定される。以後、ＤＯＥ信号が“Ｌ”から“Ｈ”に変化すると、ナンドゲートＮＡＮＤ１の出力は、遅延回路２１０の遅延時間の間“Ｌ”を維持し、その後“Ｈ”に変化する。

ＲＡＳ信号が“Ｈ”から“Ｌ”に変化する時にセンシングノイズが発生し、ＣＡＳ信号が“Ｈ”から“Ｌ”に変化する時に出力ノイズが発生するが、この期間中ナンドゲートＮＡＮＤ１の出力が“Ｌ”となっているので、ナンドゲートＮＡＮＤ２の出力は“Ｈ”に維持される。これにより、この期間中バッファ出力部３００から出力されるＲＡＳ１信号は“Ｌ”となり、ＲＡＳ信号が“Ｈ”から“Ｌ”に変化するときに、出力ノイズによるバッファの誤動作を防止することができる。

特開平１０−６４２６８号公報

前記入力バッファ回路は、ＲＡＳ信号のノイズを除去するために、外部からＣＡＳ信号に同期して雑音のない安定した状態のＤＯＥ信号の入力を必要とする。しかしながら、外部から与えられるクロック信号の場合、これに対応するＤＯＥ信号は存在せず、上記入力バッファ回路では、クロック信号に発生するノイズを除去することはできない。このため、外部から与えられるクロック信号が立ち上がったときに、内部回路の動作によって基板電位が変動し、クロック信号にノイズが重畳されてパルス幅の狭い複数のクロック信号が発生する等の問題があった。

本発明は、半導体集積回路の動作に起因するクロック信号の乱れを除去することを目的としている。

本発明の半導体集積回路は、外部から与えられるクロック信号を取り込んで反転する入力バッファと、マスク信号と前記入力バッファの出力信号の論理積を反転する第１ゲートと、前記第１ゲートの出力信号が立ち上がった時に、該出力信号を所定の時定数で積分して所定のレベルに達したときに遅延クロックを立ち下げ、該第１ゲートの出力信号が立ち下がった時に、直ちに該遅延クロックを立ち上げる積分部と、前記第１ゲートの出力信号と前記遅延クロックの論理積を反転して前記マスク信号として出力する第２ゲートと、前記第２ゲートの出力信号を反転して内部クロックとして出力する出力バッファとを備えたことを特徴としている。

本発明では、入力バッファで取り込まれて反転されたクロック信号とマスク信号の論理積の反転信号を生成する第１ゲートと、この反転信号が立ち上がったときに、所定の時定数で積分して遅延クロックを立ち下げ、反転信号が立ち下がった時には、遅延クロックを直ちに立ち上げる積分部を有し、この積分部と第１ゲートの出力信号の論理積を反転してマスク信号として第１のゲートにフィードバックする第２ゲートを有している。これにより、積分部から遅延クロックが出力されている間、第１ゲートの出力信号がハイレベルに固定され、入力バッファの基準電位の変動によってクロック信号に雑音が重畳されても、雑音の除去された内部クロックを生成することができるという効果がある。

積分部を、電源電位と第１ノードの間に接続されて前段のゲートの出力信号によって導通状態が制御されるＰＭＯＳと、第１ノードと第２ノードの間に接続された抵抗と、第２ノードと接地電位の間に接続されて前記ＰＭＯＳと同じ信号によって導通状態が制御されるＮＭＯＳと、第１ノードと電源電位及び接地電位との間にそれぞれ接続された第１及び第２キャパシタと、第１ノードの信号を反転して出力するインバータを有する構成とする。これにより、電源電圧や温度の変化による積分回路の時定数の変動を少なくすることができる。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示す半導体集積回路の構成図である。
この半導体集積回路は、複数の入力信号ＩＮを内部クロックＣＫＩに同期して取り込むデータ入力部１、このデータ入力部１で取り込まれたデータを内部クロックＣＫＩに同期して処理するデータ処理部２、及びデータ処理部２の処理結果を内部クロックＣＫＩに同期して出力信号ＯＵＴして出力するデータ出力部３を備えている。更に、この半導体集積回路は、外部から与えられるクロック信号ＣＬＫからノイズの無い内部クロックＣＫＩを生成して、データ入力部１、データ処理部２及びデータ出力部３に供給するクロック回路を有している。

クロック回路は、外部から例えば１６６ＭＨｚのクロック信号ＣＬＫを取り込む入力バッファ（例えば、バッファ部１０）、第１及び第２ゲート（例えば、否定的論理積ゲート（以下、「ＮＡＮＤ」という）２０，５０）、第１積分部（例えば、積分部３０，４０）、第２積分部（例えば、積分部６０）、第３ゲート（例えば、論理積ゲート（以下、「ＡＮＤ」という）７０）、及び内部クロックＣＫＩを出力する出力バッファ（例えば、インバータ８０）で構成されている。

バッファ部１０は、ＰＭＯＳ１１とＮＭＯＳ１２で構成される一般的なＣＭＯＳインバータで、このバッファ部１０から出力される信号Ｓ１０が、ＮＡＮＤ２０の第１の入力側に与えられている。ＮＡＮＤ２０から出力される信号Ｓ２０は、積分部３０，４０とＮＡＮＤ５０の第１の入力側に与えられている。

積分部３０，４０は、ＮＡＮＤ２０から出力される信号Ｓ２０が立ち上がった時には、この信号Ｓ２０を所定の時定数で積分してインバータの閾値電圧に達したときに遅延クロックである信号Ｓ４０を立ち下げ、この信号Ｓ２０が立ち下がった時には、直ちに信号Ｓ４０を立ち上げるものである。

積分部３０は、ゲートに信号Ｓ２０が与えられるＰＭＯＳ３１とＮＭＯＳ３２を有している。ＰＭＯＳ３１のソースは電源電位ＶＤＤに接続され、ドレインはノードＮ１に接続されている。ＮＭＯＳ３２のソースは接地電位ＧＮＤに接続され、ドレインは抵抗３３を介してノードＮ１に接続されている。ノードＮ１は、キャパシタ３４ａ，３４ｂを介してそれぞれ電源電位ＶＤＤと接地電位ＧＮＤに接続され、このノードＮ１の信号ＳＮ１は、インバータ３５で反転されて信号Ｓ３０として、積分部４０に与えられている。なお、抵抗３３の値は１０〜２０ｋΩ、この抵抗３３とキャパシタ３４ａ，３４ｂによる時定数は数ｎｓに設定されている。

積分部４０は、ゲートに信号Ｓ３０が与えられるＰＭＯＳ４１とＮＭＯＳ４２を有している。ＰＭＯＳ４１のソースは電源電位ＶＤＤに接続され、ドレインはノードＮ２に接続されている。ＮＭＯＳ４２のドレインは抵抗４３を介してノードＮ２に接続され、ソースはＮＭＯＳ４４を介して接地電位ＧＮＤに接続されている。ノードＮ２は、ＰＭＯＳ４５を介して電源電位ＶＤＤに接続されると共に、キャパシタ４６ａ，４６ｂを介してそれぞれ電源電位ＶＤＤと接地電位ＧＮＤに接続されている。なお、これらの抵抗４３とキャパシタ４６ａ，４６ｂによる時定数は、積分部３０と同程度に設定されている。

ＮＭＯＳ４４とＰＭＯＳ４５のゲートには、信号Ｓ２０が与えられている。また、ノードＮ２の信号ＳＮ２は、縦続接続されたインバータ４７，４８を介して、遅延クロックの信号Ｓ４０として、ＮＡＮＤ５０の第２の入力側に与えられている。

ＮＡＮＤ５０から出力される信号Ｓ５０は、積分部６０とＡＮＤ７０に与えられると共に、インバータ８０で反転されて内部クロックＣＫＩとして、データ入力部１、データ処理部２及びデータ出力部３へ供給されるようになっている。

積分部６０は、ＮＡＮＤ５０から出力される信号Ｓ５０が立ち上がった時には、この信号Ｓ５０を一定の時定数で積分してインバータの閾値電圧に達したときにマスク遅延信号である信号Ｓ６０を立ち上げ、信号Ｓ５０が立ち下がった時には、直ちに信号Ｓ６０を立ち下げるものである。

積分部６０は、積分部３０と同様の構成で、ゲートに信号Ｓ５０が与えられるＰＭＯＳ６１とＮＭＯＳ６２を有している。ＰＭＯＳ６１のソースは電源電位ＶＤＤに接続され、ドレインはノードＮ３に接続されている。ＮＭＯＳ６２のソースは接地電位ＧＮＤに接続され、ドレインは抵抗６３を介してノードＮ３に接続されている。ノードＮ３は、キャパシタ６４ａ，６４ｂを介してそれぞれ電源電位ＶＤＤと接地電位ＧＮＤに接続され、このノードＮ３の信号ＳＮ３は、インバータ６５で反転されて信号Ｓ６０として、ＡＮＤ７０に与えられている。ＡＮＤ７０から出力される信号７０は、マスク信号としてＮＡＮＤ２０の第２の入力側に与えられている。なお、積分部６０の時定数も、数ｎｓに設定されている。

図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１中のクロック回路の動作を説明する。

図３の時刻ｔ０において、外部から与えられるクロック信号ＣＬＫが“Ｈ”で固定している時、バッファ部１０から出力される信号Ｓ１０は“Ｌ”であり、ＮＡＮＤ２０から出力される信号Ｓ２０は“Ｈ”である。また、積分部２０のノードＮ１の信号ＳＮ１は“Ｌ”であり、この積分部３０から出力される信号Ｓ３０は“Ｈ”である。更に、積分部４０のノードＮ２の信号ＳＮ２は“Ｌ”であり、この積分部４０から出力される信号Ｓ４０は“Ｌ”である。従って、ＮＡＮＤ５０から出力される信号Ｓ５０は“Ｈ”であり、積分部６０のノードＮ３の信号ＳＮ３は“Ｌ”であり、この積分部６０から出力される信号Ｓ６０は“Ｈ”である。そして、ＡＮＤ７０から出力される信号Ｓ７０は“Ｈ”となり、内部クロックＣＫＩは“Ｌ”である。

時刻ｔ１において、クロック信号ＣＬＫが“Ｈ”から“Ｌ”に立ち下がると、信号Ｓ１０は“Ｌ”から“Ｈ”に変化し、信号Ｓ２０は“Ｈ”から“Ｌ”に変化する。

積分部３０では、信号Ｓ２０が“Ｌ”になると、ＰＭＯＳ３１とＮＭＯＳ３２は、それぞれオン、オフとなる。これにより、オン状態のＰＭＯＳ３１を介してキャパシタ３４ｂが充電され、ノードＮ１の信号ＳＮ１は急速に電源電位ＶＤＤまで上昇する。信号ＳＮ１がインバータ３５の閾値電圧（ＶＤＤ／２）に達した時点で、信号Ｓ３０は“Ｈ”から“Ｌ”に変化する。

一方、積分部４０では、信号Ｓ２０が“Ｌ”になると、ＮＭＯＳ４４とＰＭＯＳ４５は、それぞれオン、オフとなる。更に、信号Ｓ３０が“Ｌ”になると、ＰＭＯＳ４１とＮＭＯＳ４２は、それぞれオン、オフとなる。これにより、オン状態のＰＭＯＳ４１を介してキャパシタ４６ｂが充電され、ノードＮ２の信号ＳＮ２は急速に電源電位ＶＤＤまで上昇する。信号ＳＮ２がインバータ４７の閾値電圧（ＶＤＤ／２）に達した時点で、信号Ｓ４０は“Ｌ”から“Ｈ”に変化する。

ＮＡＮＤ５０には、時刻ｔ１の直後には“Ｌ”の信号Ｓ２０，Ｓ４０が与えられるので、信号Ｓ５０は“Ｈ”であり、その後、信号Ｓ４０が“Ｈ”に変化しても、信号Ｓ４０は“Ｌ”であるので、信号Ｓ５０は“Ｈ”に維持される。従って、信号Ｓ６０，Ｓ７０、及び内部クロックＣＫＩは変化しない。

時刻ｔ２において、クロック信号ＣＬＫが“Ｌ”から“Ｈ”に立ち上がると、信号Ｓ１０は“Ｈ”から“Ｌ”に変化し、信号Ｓ２０は“Ｌ”から“Ｈ”に変化する。

積分部３０では、信号Ｓ２０が“Ｈ”になると、ＰＭＯＳ３１とＮＭＯＳ３２は、それぞれオフ、オンとなる。これにより、オン状態のＮＭＯＳ３２と抵抗３３を介してキャパシタ３４ｂが放電され、ノードＮ１の信号ＳＮ１は、キャパシタ３４ａ，３４ｂと抵抗３３による時定数に従って接地電位ＧＮＤまで低下する。但し、この時点では、信号ＳＮ１はインバータ３５の閾値電圧を上回っているので、信号Ｓ３０は“Ｌ”のままである。

一方、積分部４０では、信号Ｓ２０が“Ｈ”になると、ＮＭＯＳ４４とＰＭＯＳ４５は、それぞれオフ、オンとなる。信号Ｓ３０は“Ｌ”であるので、ＰＭＯＳ４１とＮＭＯＳ４２は、それぞれオン、オフであり、信号Ｓ４０は“Ｈ”に維持される。ＮＡＮＤ５０には、“Ｈ”の信号Ｓ２０，Ｓ４０が与えられるので、信号Ｓ５０は“Ｌ”となる。

積分部６０では、信号Ｓ５０が“Ｌ”になると、ＰＭＯＳ６１とＮＭＯＳ６２は、それぞれオン、オフとなる。これにより、オン状態のＰＭＯＳ６１を介してキャパシタ６４ｂが充電され、ノードＮ３の信号ＳＮ３は急速に電源電位ＶＤＤまで上昇する。信号ＳＮ３がインバータ６５の閾値電圧（ＶＤＤ／２）に達した時点で、信号Ｓ６０は“Ｈ”から“Ｌ”に変化する。ＡＮＤ７０から出力される信号Ｓ７０は、信号Ｓ５０が“Ｌ”になった時点で既に“Ｌ”となっているので、この時点では変化しない。

時刻ｔ２のクロック信号ＣＬＫの立ち上がりで信号Ｓ５０が“Ｌ”となると、内部クロックＣＫＩは“Ｈ”に変化する。これにより、データ入力部１、データ処理部２及びデータ出力部３の状態変化が発生し、電源電流の急激な変化が生じ、基板電位の変動によってバッファ部１０から出力される信号Ｓ１０にノイズが発生する。しかしながら、ＮＡＮＤ２０の第２の入力側には、“Ｌ”の信号Ｓ７０が与えられているので、このＮＡＮＤ２０から出力される信号Ｓ２０は、信号Ｓ１０に重畳されたノイズの影響を受けることなく、“Ｈ”に維持される。従って、内部クロックＣＫＩにノイズが重畳されることはない。

時刻ｔ３において、ノードＮ１の信号ＳＮ１がインバータ３５の閾値電圧まで低下すると、信号Ｓ３０は“Ｌ”から“Ｈ”に変化する。これにより、積分部４０のＰＭＯＳ４１とＮＭＯＳ４２は、それぞれオフ、オンとなる。オン状態のＮＭＯＳ４２と抵抗４３を介してキャパシタ４６ｂが放電され、ノードＮ２の信号ＳＮ２は、キャパシタ４６ａ，４６ｂと抵抗４３による時定数に従って接地電位ＧＮＤまで低下する。但し、この時点では、信号ＳＮ２はインバータ４７の閾値電圧を上回っているので、信号Ｓ４０は“Ｈ”のままである。従って、信号Ｓ５０は変化せず、内部クロックＣＫＩも“Ｈ”のままである。

時刻ｔ４において、ノードＮ２の信号ＳＮ２がインバータ４７の閾値電圧まで低下すると、信号Ｓ４０は“Ｈ”から“Ｌ”に変化し、信号Ｓ５０は“Ｈ”となる。

積分部６０では、信号Ｓ５０が“Ｈ”になると、ＰＭＯＳ６１とＮＭＯＳ６２は、それぞれオフ、オンとなる。これにより、オン状態のＮＭＯＳ６２と抵抗６３を介してキャパシタ６４ｂが放電され、ノードＮ３の信号ＳＮ３は、キャパシタ６４ａ，６４ｂと抵抗６３による時定数に従って接地電位ＧＮＤまで低下する。但し、この時点では、信号ＳＮ３はインバータ６５の閾値電圧を上回っているので、信号Ｓ６０は“Ｌ”のままである。

また、信号Ｓ５０が“Ｈ”になると、内部クロックＣＫＩは“Ｌ”に変化し、データ入力部１、データ処理部２及びデータ出力部３の状態変化が発生し、電源電流の急激な変化が生じる。しかしながら、信号Ｓ６０は“Ｌ”の状態を維持するので、信号Ｓ２０は“Ｈ”に維持され、内部クロックＣＫＩにノイズが重畳されることはない。

時刻ｔ５において、ノードＮ３の信号ＳＮ３がインバータ６５の閾値電圧まで低下すると、信号Ｓ６０は“Ｌ”から“Ｈ”に変化する。これにより、ＡＮＤ７０から出力される信号Ｓ７０は“Ｈ”となるが、バッファ部１０の信号Ｓ１０は“Ｌ”であるので、ＮＡＮＤ２０から出力される信号Ｓ２０は“Ｈ”に維持される。

時刻ｔ６において、クロック信号ＣＬＫが“Ｈ”から“Ｌ”に立ち下がると、時刻ｔ１における動作と同様の動作が行われる。更に、クロック信号ＣＬＫの立ち上がりと立ち下がりにより、上記の動作が繰り返される。

以上のように、この実施例１の半導体集積回路は、クロック信号ＣＬＫの立ち上がりのタイミングで積分動作を開始して所定時間だけ内部クロックＣＫＩを“Ｈ”にセットする積分部３０，４０を有しているので、クロック信号ＣＬＫの立ち上がり時に内部の動作による急激な基板電位の変動が生じても、雑音のない安定した内部クロックＣＫＩを供給することができる。また、内部クロックＣＫＩの立ち下がりのタイミングで積分動作を開始して所定時間だけクロック信号ＣＬＫの入力をマスクするための積分部６０を有しているので、内部クロックＣＫＩの立ち下がり時に内部の動作による急激な基板電位の変動が生じても、雑音のない安定した内部クロックＣＫＩを供給することができる。

更に、積分部３０，４０，６０の積分回路は、抵抗とキャパシタで構成されているので、温度や電源電圧による時定数の変動が少ないという利点がある。

なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） 積分部３０，４０を縦続接続しているが、積分部４０の代わりに、積分部３０の出力信号を反転するためのインバータを設けた構成でも良い。また、３個以上の積分部を縦続接続して構成することもできる。
（２） 内部クロックＣＫＩの立ち下がり時のノイズが問題にならないような場合には、積分部６０を省略することができる。

図４は、本発明の実施例２を示すクロック回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このクロック回路は、図１中のクロック回路に代えて用いるもので、積分部３０，４０，６０に代えて、ヒューズの切断によって時定数の変更が可能な積分部３０Ａ，４０Ａ，６０Ａを設けると共に、モード信号ＭＯＤに応じて信号Ｓ８０と信号Ｓ７０を切り替え、内部クロックＣＫＩとして供給するセレクタ９０を設けている。

積分部３０Ａは、積分部３０における抵抗３３を２つの抵抗３３ａ，３３ｂに分割し、一方の抵抗３３ｂを短絡するためのＮＭＯＳ３９ａと、このＮＭＯＳ３９ａをオン／オフするための抵抗３９ｂ及びヒューズ３９ｃを追加したものである。即ち、抵抗３３ｂの両端にＮＭＯＳ３９ａのソースとドレインが接続され、このＮＭＯＳ３９ａのゲートにはプルアップ用の抵抗３９ｂとプルダウン用のヒューズ３９ｃが接続されている。そして、ヒューズ３９ｃを切断することによってＮＭＯＳ３９ａがオンとなり、抵抗３３ｂが短絡されるようになっている。

積分部４０Ａも、積分部４０における抵抗４３を２つの抵抗４３ａ，４３ｂに分割し、一方の抵抗４３ｂを短絡するためのＮＭＯＳ４９ａと、このＮＭＯＳ４９ａをオン／オフするための抵抗４９ｂ及びヒューズ４９ｃを追加したものである。積分部６０Ａも同様に、積分部６０における抵抗６３を２つの抵抗６３ａ，６３ｂに分割し、一方の抵抗６３ｂを短絡するためのＮＭＯＳ６９ａと、このＮＭＯＳ６９ａをオン／オフするための抵抗６９ｂ及びヒューズ６９ｃを追加したものである。その他の構成は、図１と同様である。

次に、図３のクロック回路における内部クロックの調整方法を説明する。
試験装置に、ヒューズ３９ｃ，４９ｃ，６９ｃが未切断状態のウエハをセットする。ヒューズ３９ｃ，４９ｃ，６９ｃが未切断であるので、ＮＭＯＳ３９ａ，４９ａ，６９ａのゲートは“Ｌ”となり、これらのＮＭＯＳ３９ａ，４９ａ，６９ａはオフ状態となり、各積分部３０Ａ，４０Ａ，６０Ａの時定数は、大きな方の値に設定される。

まず、試験装置からセレクタ９０に対して通常動作を指定するモード信号ＭＯＤを与えると共に、データ入力部１とバッファ部１０にテスト用の入力信号ＩＮとクロック信号ＣＬＫを与え、データ出力部１から出力される出力信号ＯＵＴのタイミングを測定する。これにより、実施例１で説明した内部クロックＣＫＩが生成され、データ入力部１、データ処理部２及びデータ出力部３に供給され、この内部クロックＣＫＩに同期して出力信号ＯＵＴが出力される。

次に、モード信号ＭＯＤによって試験動作を指定する。これにより、信号Ｓ７０が内部クロックＣＫＩとして、データ入力部１、データ処理部２及びデータ出力部３に供給され、この信号Ｓ７０に同期した出力信号ＯＵＴが出力される。

信号Ｓ７０の立ち上がりのタイミングは、図３に示すように、クロック信号ＣＬＫの立ち上がりのタイミングから、積分部３０Ａ，４０Ａ，６０Ａにおける遅延時間の合計だけ遅延されているので、通常動作での出力信号ＯＵＴのタイミングと試験動作での出力信号のタイミングを比較することにより、積分部３０Ａ，４０Ａ，６０Ａにおける遅延時間の合計が測定できる。

次に、積分部３０Ａ，４０Ａ，６０Ａのヒューズ３９ｃ，４９ｃ，６９ｃを１つずつ切断して同様の試験を行い、各ヒューズ３９ｃ，４９ｃ，６９ｃの切断／未切断における遅延時間の合計を測定して、個々のヒューズ３９ｃ，４９ｃ，６９ｃの切断による遅延時間の短縮量を示すデータを作成しておく。

その後、ヒューズ３９ｃ，４９ｃ，６９ｃが未切断の製品用のウエハを試験装置にセットし、モード信号ＭＯＤによって試験動作を指定する。そして、データ入力部１とバッファ部１０にテスト用の入力信号ＩＮとクロック信号ＣＬＫを与え、データ出力部１から出力される出力信号ＯＵＴのタイミングを測定する。これにより、試験対象の半導体集積回路毎に、その積分部３０Ａ，４０Ａ，６０Ａにおける遅延時間の合計を求めることができる。

そして、予め定められている最適な遅延時間との差に基づいて、切断すべきヒューズを決定し、該当するヒューズを切断する。これにより、積分部３０Ａ，４０Ａ，６０Ａにおける遅延時間を最適な値に設定することができる。

以上のように、この実施例２のクロック回路は、ヒューズの切断によって時定数を調整することができる積分部３０Ａ，４０Ａ，６０Ａを有しているので、内部クロックＣＫＩのタイミングを調整することができる。更に、モード信号ＭＯＤによって積分部３０Ａ，４０Ａ，６０Ａの遅延時間の合計だけ遅れた信号Ｓ７０を内部クロックＣＫＩとして供給するセレクタ９０を有しているので、出力信号ＯＵＴを監視するだけで遅延時間が測定でき、最適な内部クロックＣＫＩのタイミングを設定することができる。

なお、本発明は、上記実施例２に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） 各積分部の抵抗を短絡するための回路は、例示したものに限定されない。
（２） ヒューズは一旦切断すると再接続ができないものを前提として説明したが、レーザリペア装置で切断／接続を任意に行うことができるものでも良い。
（３） 積分部を複数設けずに、１つの積分部で複数の時定数から任意のものを選択できるように構成しても良い。
（４） 製品試験時に、ウエハ上の信号から遅延時間を直接測定できる試験装置を使用できる環境であれば、セレクタ９０は不要である。

本発明の実施例１を示す半導体集積回路の構成図である。 従来の入力バッファ回路の回路図である。 図１の動作を示す信号波形図である。 本発明の実施例２を示すクロック回路の構成図である。

符号の説明

１０ バッファ部
２０，５０ ＮＡＮＤ
３０，３０Ａ，４０，４０Ａ，６０，６０Ａ 積分部
３３，４３，６３ 抵抗
３４，４６，６４ キャパシタ
３９ｃ，４９ｃ，６９ｃ ヒューズ
７０ ＡＮＤ
９０ インバータ

Claims (5)

1. 外部から与えられるクロック信号を取り込んで反転する入力バッファと、
   マスク信号と前記入力バッファの出力信号の論理積を反転する第１ゲートと、
   前記第１ゲートの出力信号が立ち上がった時に、該出力信号を所定の時定数で積分して所定のレベルに達したときに遅延クロックを立ち下げ、該第１ゲートの出力信号が立ち下がった時に、直ちに該遅延クロックを立ち上げる積分部と、
   前記第１ゲートの出力信号と前記遅延クロックの論理積を反転して前記マスク信号として出力する第２ゲートと、
   前記第２ゲートの出力信号を反転して内部クロックとして出力する出力バッファとを、 備えたことを特徴とする半導体集積回路。
2. 外部から与えられるクロック信号を取り込んで反転する入力バッファと、
   マスク信号と前記入力バッファの出力信号の論理積を反転する第１ゲートと、
   前記第１ゲートの出力信号が立ち上がった時に、該出力信号を第１の時定数で積分して所定のレベルに達したときに遅延クロックを立ち下げ、該第１ゲートの出力信号が立ち下がった時に、直ちに該遅延クロックを立ち上げる第１積分部と、
   前記第１ゲートの出力信号と前記遅延クロックの論理積を反転する第２ゲートと、
   前記第２ゲートの出力信号が立ち上がった時に、該出力信号を第２の時定数で積分して所定のレベルに達したときにマスク遅延信号を立ち上げ、該第２ゲートの出力信号が立ち下がった時に、直ちに該マスク遅延信号を立ち下げる第２積分部と、
   前記第２ゲートの出力信号と前記マスク遅延信号の論理積を前記マスク信号として出力する第３ゲートと、
   前記第２ゲートの出力信号を反転して内部クロックとして出力する出力バッファとを、 備えたことを特徴とする半導体集積回路。
3. 前記第１及び第２積分部は、それぞれ、
   電源電位と第１ノードの間に接続されて前段のゲートの出力信号によって導通状態が制御されるＰチャネルＭＯＳトランジスタと、
   前記第１ノードと第２ノードの間に接続された抵抗と、
   前記第２ノードと接地電位の間に接続されて前記ＰチャネルＭＯＳトランジスタと同じ信号によって導通状態が制御されるＮチャネルＭＯＳトランジスタと、
   前記第１ノードと電源電位及び接地電位との間にそれぞれ接続された第１及び第２キャパシタと、
   前記第１ノードの信号を反転して出力するインバータとを、
   有することを特徴とする請求項２記載の半導体集積回路。
4. 前記抵抗を直列接続した第１及び第２の抵抗素子で構成し、ヒューズ回路から与えられる信号に従って該第２の抵抗素子を短絡するトランジスタを設けたことを特徴とする請求項３記載の半導体集積回路。
5. 外部から与えられるモード信号に従って、前記出力バッファまたは前記第３ゲートの出力信号を選択して前記内部クロックとして出力するセレクタを設けたことを特徴とする請求項４記載の半導体集積回路。

Images