JP5084118B2 - 半導体装置のクロック発振器 - Google Patents

Description

この発明は、半導体メモリ装置におけるクロック発振器に関し、より詳しくは、電源電圧の変動と関係なく一定のクロック周期を有する基準クロック信号を生成し、半導体メモリ装置における各内部制御信号の持続時間を電源電圧の変動と関係なく一定に維持させることが可能な半導体装置のクロック発振器に関する。

半導体メモリ装置等の半導体チップにおいて、クロック発振器は、ポンプまたはタイマーの基準クロック信号の生成に使用される。この場合、タイマーに使用される基準クロック信号は、チップ内で使用される各種制御信号の持続時間を決定するのに重要な役割を果たす。したがって、基準クロック信号のクロック周期の変動は、製品の動作仕様にも影響を及ぼす。

一例として、ＮＡＮＤ型フラッシュメモリ装置の場合、基準クロック信号の周期の変化は、メモリセルからのデータ読み出しに掛かる時間、すなわちリードアクセスタイム(read access time)と密接な連関性がある。基準クロックの周期が減少すると、リードアクセスタイムは減少する。しかし、チップ内部の諸動作の制御信号が全て減少して、メモリセルのデータを正確にセンシングできない場合が生じる。

上述したように、クロック発振器は、チップの動作に多くの影響を及ぼすため、ＰＶＴ(Process/Voltage/Temperature)の変化に対して敏感に反応しないように設計されなければならない。ところが、一般に広く使用されている従来の技術に係るクロック発振器は、電源電圧の変動に応じてクロック信号の周期が随時変動するため、種々の内部制御信号の持続時間を一定に維持させることが事実上不可能である。

したがって、この発明は、上記のような問題点を解決するために創案されたもので、その目的は、電源電圧の変動と関係なく一定のクロック周期を有する基準クロック信号を生成し、半導体装置において、各内部制御信号の持続時間を電源電圧の変動と関係なく一定に維持させることが可能な半導体装置のクロック発振器を提供することにある。

上記目的を達成するために、この発明の一側面によれば、基準電圧と予め設定されたＲＣ遅延値に応じて生成された電圧とを比較し、その比較結果に基づいて基準クロック信号を生成する半導体装置の発振器において、前記基準電圧が電源電圧の変化に対応して変化するように前記基準電圧を生成する基準電圧生成部を含む、半導体装置のクロック発振器が提供される。

また、上記目的を達成するために、この発明の他の側面によれば、第一ＲＣ遅延値に応じて徐々に遷移する第一電圧を生成する第一電圧生成部と、第二ＲＣ遅延値に応じて徐々に遷移する第二電圧を生成する第二電圧生成部と、電源電圧の変化に対応して変化する基準電圧を生成する基準電圧生成部と、前記第一電圧と前記基準電圧とを比較する第一比較部と、前記第二電圧と前記基準電圧とを比較する第二比較部と、前記第一比較部の出力信号及び前記第二比較部の出力信号をラッチして基準クロック信号を生成する論理演算部とを含む、半導体装置のクロック発振器が提供される。

この発明によれは、電源電圧の変化に対応して変化する基準電圧を生成し、その基準電圧を用いて基準クロック信号を生成することにより、電源電圧の変動に関係なく一定の周期を有する基準クロックを生成することができ、基準クロックによって同期する素子の内部制御信号の持続時間を一定に維持させることができる。

以下、添付図面を参照しながらこの発明の好適な実施例を詳細に説明する。なお、これらの実施例は、様々な形に変形することができ、この発明の範囲を限定するものではない。これらの実施例は、この発明の開示を完全にして当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。

図１は、この発明の好適な実施例に係る半導体装置のクロック発振器の構成を示す回路図である。ここでは、一例としてＲＣ型発振器を示す。

図１を参照すると、この発明の好適な実施例に係る半導体装置のクロック発振器は、それぞれ設定されたＲＣ遅延値に応じてそれぞれ所定の電圧レベルを有する電圧ＶＡ及びＶＢを生成して出力する第一電圧生成部１１及び第二電圧生成部１２と、当該電圧ＶＡ及びＶＢと比較するための基準電圧Ｖｒｅｆを電源電圧ＶＣＣの変化に対応して変化させて出力する基準電圧生成１３と、基準電圧Ｖｒｅｆと電圧ＶＡを比較して比較出力Ｖｏｕｔ１を出力する第一比較部１４と、基準電圧Ｖｒｅｆと電圧ＶＢを比較して比較出力Ｖｏｕｔ２を出力する第二比較部１５と、比較出力Ｖｏｕｔ１及びＶｏｕｔ２を入力として論理演算する論理演算部１６とを含んで構成されている。

基準電圧生成部１３は、イネーブルバー信号ＥＮｂに応じて電源電圧ＶＣＣを分配して基準電圧Ｖｒｅｆを生成する。なお、信号の名称中に「バー」を、記号末尾に「ｂ」を含む信号は、それらを含まない名称及び記号で表す信号の反転信号（逆極性信号）を意味する。一例として、基準電圧生成部１３は、電源電圧ＶＣＣ源と接地電圧ＶＳＳ源との間に直列接続され、イネーブルバー信号Ｅｎｂに応じてターンオンされるＰＭＯＳトランジスタＭＰ３及び抵抗Ｒ３、Ｒ４を含む。基準電圧Ｖｒｅｆは、下記式［数１］で表される。ここで、ＰＭＯＳトランジスタＭＰ３のしきい値電圧は、無視する。

式［数１］に示すように、基準電圧Ｖｒｅｆは、抵抗Ｒ３、Ｒ４と電源電圧ＶＣＣによってその大きさが決定される。抵抗Ｒ３、Ｒ４は、固定定数値であって、基準電圧Ｖｒｅｆは、電源電圧ＶＣＣによってその大きさが決定される。すなわち、基準電圧Ｖｒｅｆは、電源電圧ＶＣＣの関数であって、基準電圧Ｖｒｅｆは、電源電圧ＶＣＣに応じて比例的にその大きさが決定される。

第一１電圧生成部１１及び第二電圧生成部１２は、それぞれ設定されたＲＣ遅延値に応じて互いに異なる電圧レベルを有する電圧ＶＡ及びＶＢをそれぞれ生成して出力する。第一電圧生成部１１は、論理演算部１６の第一出力端Ｑの出力を入力とし、それをＲＣによる遅延時定数で反転させて電圧ＶＡとして出力する。第二電圧生成部１２は、論理演算部１６の第二出力端／Ｑの出力を入力とし、それをＲＣによる遅延時定数で反転させて電圧ＶＢとして出力する。

第一電圧生成部１１において、ＲＣ遅延値は、抵抗Ｒ１とキャパシタＣ１によって決定される。これにより、論理演算部１６の第一出力端Ｑのレベルに従って、電圧ＶＡは、抵抗Ｒ１とキャパシタＣ１の大きさに応じた時定数で徐々に増加する。このため、第一電圧生成部１１は、電源電圧ＶＣＣ源と接地電圧ＶＳＳ源との間に直列接続され、論理演算部１６の第一出力端Ｑの出力を反転させて出力するようにインバータとして機能するＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１と、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１との間に接続された抵抗Ｒ１と、ＮＭＯＳトランジスタＭＮ１に並列接続されたキャパシタＣ１とを含む。

第二電圧生成部１２において、ＲＣ遅延値は、抵抗Ｒ２とキャパシタＣ２によって決定される。これにより、論理演算部１６の第二出力端／Ｑのレベルに従って、電圧ＶＢは、抵抗Ｒ２とキャパシタＣ２の大きさに応じた時定数で徐々に増加する。このため、第二電圧生成部１２は、電源電圧ＶＣＣ源と接地電圧ＶＳＳ源との間に直列接続され、論理演算部１６の第二出力端／Ｑの出力を反転させて出力するようにインバータとして機能するＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２と、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２との間に接続された抵抗Ｒ２と、ＮＭＯＳトランジスタＭＮ２に並列接続されたキャパシタＣ２とを含む。

第一比較部１４は、イネーブルバー信号ＥＮｂによってイネーブルされて、第一電圧生成部１１の出力電圧ＶＡと基準電圧Ｖｒｅｆとを比較し、その比較結果に基づいて所定の電圧レベル（ＨレベルまたはＬレベル）を有する電圧Ｖｏｕｔ１を出力する。例えば、第一比較部１４は、イネーブルバー信号ＥｎｂがＬレベルの場合にイネーブルされる。第一比較部１４がイネーブルされた状態で、電圧ＶＡが基準電圧Ｖｒｅｆより低い場合、第一比較部１４はＨレベルの出力電圧Ｖｏｕｔ１を出力する。これに対し、電圧ＶＡが基準電圧Ｖｒｅｆより高い場合は、第一比較部１４は、Ｌレベルの出力電圧Ｖｏｕｔ１を出力する。

第二比較部１５は、第一比較部１４と同様に、イネーブルバー信号ＥＮｂによってイネーブルされて、第二電圧生成部１２の出力電圧ＶＢと基準電圧Ｖｒｅｆとを比較し、その比較結果に基づいて所定の電圧レベル（ＨまたはＬ）を有する電圧Ｖｏｕｔ２を出力する。例えば、第二比較部１５は、イネーブルバー信号ＥＮｂがＬレベルの場合にイネーブルされる。第二比較部１５がイネーブルされた状態で、電圧ＶＢが基準電圧Ｖｒｅｆより低い場合、第二比較部１５はＨレベルの出力電圧Ｖｏｕｔ２を出力する。これに対し、電圧ＶＢが基準電圧Ｖｒｅｆより高い場合は、第二比較部１５は、Ｌレベルの出力電圧Ｖｏｕｔ２を出力する。

論理演算部１６は、一例として第一比較部１４及び第二比較部１５の各出力電圧Ｖｏｕｔ１及びＶｏｕｔ２をラッチするためにＳＲラッチ回路として構成され、第一比較部１４の出力電圧Ｖｏｕｔ１と第二出力端／Ｑの出力とを否定論理積演算するＮＡＮＤゲートＮＡＮＤ１と、第二比較部１５の出力電圧Ｖｏｕｔ２と第二出力端Ｑの出力とを否定論理積演算するＮＡＮＤゲートＮＡＮＤ２とを含んでいる。例えば、ＮＡＮＤゲートＮＡＮＤ１は、第二出力端／ＱがＬレベルの場合には、出力電圧Ｖｏｕｔ１と関係なく、Ｈレベルの信号を出力し、第二出力端／ＱがＨレベルの場合には、出力電圧Ｖｏｕｔ１に応じてＬレベルまたはＨレベルの信号を出力する。すなわち、出力電圧Ｖｏｕｔ１がＬレベルの場合には、Ｈレベルの信号を出力し、出力電圧Ｖｏｕｔ１がＨレベルの場合には、Ｌレベルの信号を出力する。ＮＡＮＤゲートＮＡＮＤ２は、第一出力端ＱがＬレベルの場合には、出力電圧Ｖｏｕｔ２と関係なく、Ｈレベルの信号を出力し、 第一出力端ＱがＨレベルの場合には、出力電圧Ｖｏｕｔ２に応じてＬレベルまたはＨレベルの信号を出力する。すなわち、出力電圧Ｖｏｕｔ２がＬレベルの場合にはＨレベルの信号を出力し、出力電圧Ｖｏｕｔ２がＨレベルの場合にはＬレベルの信号を出力する。

この他に、この発明の好適な実施例に係る半導体装置のクロック発振器は、付加的に、クロック発振器の初期値を設定するために第一比較部１４の出力端をＨレベル状態に、第二比較部１５の出力端をＬレベル状態に維持させるための、第一設定部及び第二設定部をさらに含むことができる。第一設定部は、電源電圧ＶＣＣ源と第一比較部１４の出力端との間に接続され、イネーブル信号ＥＮによってターンオンされるＰＭＯＳトランジスタＭＰ４で構成される。第二設定部は、接地電圧ＶＳＳ源と第二比較部１５の出力端との間に接続され、イネーブルバー信号ＥＮｂによってターンオンされるＮＭＯＳトランジスタＭＮ３で構成される。

次に、上述したこの発明の好適な実施例に係る半導体装置のクロック発振器の動作について、図２の動作タイミング波形図を参照して説明する。

図２に示すように、初期にはイネーブル信号ＥＮがＬレベルで入力されてクロック発振器がディスエーブルされる。この際、第一比較部１４の出力電圧Ｖｏｕｔ１は、ＰＭＯＳトランジスタＭＰ４によってＨレベルになる。これに対し、第二比較部１５の出力電圧Ｖｏｕｔ２は、ＮＭＯＳトランジスタＭＮ３によってＬレベルになる。これにより、論理演算部１６の第一出力端Ｑは、Ｌレベルになり、第二出力端／Ｑは、Ｈレベルになる。

このような状態で、イネーブル信号ＥＮがＨレベルに遷移して発振器がイネーブルされると、ＰＭＯＳトランジスタＭＰ３がターンオンされて電源電圧ＶＣＣに応じて基準電圧Ｖｒｅｆが生成される。Ｌレベルの第一出力端Ｑに応じてＰＭＯＳトランジスタＭＰ１がターンオンされ、電源電圧ＶＣＣによって抵抗Ｒ１とキャパシタＣ１のＲＣ遅延値で電圧ＶＡが徐々に上昇する。所定の時間後、電圧ＶＡが基準電圧Ｖｒｅｆ以上に上昇すると、第一比較部１４の出力Ｖｏｕｔ１は、ＨレベルからＬレベルに遷移する。したがって、論理演算部１６の第一出力端Ｑは、ＬレベルからＨレベルに遷移し、第二出力端／Ｑは、ＨレベルからＬレベルに遷移する。第二出力端／Ｑが低レベルに遷移するにつれて、ＰＭＯＳトランジスタＭＰ２がターンオンされて電源電圧ＶＣＣによって抵抗Ｒ２とキャパシタＣ２のＲＣ遅延値で電圧ＶＢが徐々に上昇する。一定の時間後、電圧ＶＢが基準電圧Ｖｒｅｆ以上に上昇すると、第二比較部１５の出力Ｖｏｕｔ２は、ＨレベルからＬレベルに遷移する。したがって、論理演算部１６の第２出力端／Ｑは、ＬレベルからＨレベルに遷移し、第一出力端Ｑは、ＨレベルからＬレベルに遷移する。このような過程が繰り返し行われて、一定の周期を有するクロック信号ＣＬＫが生成される。

この発明の好適な実施例に係る半導体装置のクロック発振器から出力されるクロック信号ＣＬＫの周期が一定に保たれることについては、その理由を後述する。

まず、第一電圧発生部１１及び第二電圧発生部１２において予め設定されたＲＣ遅延値に応じて徐々に遷移する第一の電圧ＶＡ及び第二の電圧ＶＢを生成し、それら電圧ＶＡ及びＶＢをそれぞれ基準電圧Ｖｒｅｆと比較し、その比較結果に基づいて論理演算部１６を反転させることにより基準クロックＣＬＫを生成するタイプの半導体装置のクロック発振器において、そのクロック周期Ｔは、下記式［数２］で表わされる。

上記式［数２］のように、クロック周期Ｔは、電源電圧ＶＣＣの関数である。ここに、記号 ln[ ] は、自然対数関数の記号である。ここで、基準電圧Ｖｒｅｆが一定に保たれていると想定して、電源電圧ＶＣＣが増加すると、クロック周期Ｔが減少する。すなわち、クロック周期Ｔが電源電圧ＶＣＣの変動に応じて随時変動する。

したがって、この発明の好適な実施例に係る半導体装置のクロック発振器では、基準電圧Ｖｒｅｆが電源電圧ＶＣＣの変動に応じて流動的に変動するように回路を構成した。すなわち、基準電圧Ｖｒｅｆが電源電圧ＶＣＣに比例して増加または減少する形に回路を構成した。これにより、基準電圧Ｖｒｅｆは、下記式［数３］で表わされる。

上記式［数３］のように、基準電圧Ｖｒｅｆが電源電圧ＶＣＣの変動に比例して変動する場合、クロック周期Ｔは、下記式［数４］で表わされる。

上記式［数４］に示すように、この発明の好適な実施例に係る半導体装置のクロック発振器では、そのクロック周期Ｔが電源電圧ＶＣＣの変動に関係なく常時一定に保たれることが分かる。

以上説明したこの発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は、この発明を説明するためのもので、制限するものではないことに注意すべきである。また、この発明は、当該技術分野で通常の知識を有する者であれば、この発明の技術的思想の範囲内で様々な実施が可能であることを理解するであろう。

この発明の好適な実施例に係る半導体装置のクロック発振器の構成を示す回路図である。 図１に示すクロック発振器における動作タイミング波形図である。

符号の説明

１１ … 第一電圧生成部
１２ … 第二電圧生成部
１３ … 基準電圧生成部
１４ … 第一比較部
１５ … 第二比較部
１６ … 論理演算部

Claims (6)

1. 半導体装置のクロック発振器において、
   第１ＲＣ遅延値に応じて第一電圧を生成する第一電圧生成部と、
   第２ＲＣ遅延値に応じて第二電圧を生成する第二電圧生成部と、
   まず、前記クロック発振器をディスエーブルして初期状態とするために第１レベルを呈し、次いで、前記クロック発振器をイネーブルして作動状態とするために第２レベルを呈する、イネーブル信号が前記第２レベルを呈することに応答して、電源電圧の変動に対応して変化する一つの基準電圧を生成する基準電圧生成部と、
   前記イネーブル信号が前記第２レベルを呈することに応答して、前記第一電圧と前記基準電圧とを比較する第一比較部と、
   前記イネーブル信号が前記第２レベルを呈することに応答して、前記第二電圧と前記基準電圧とを比較する第二比較部と、
   前記第一及び第二比較部の出力信号をラッチして基準クロックを生成する論理演算部と、
   前記イネーブル信号が前記第１レベルを呈することに応答して、前記論理演算部の初期出力を所定の初期レベルに設定する初期レベル設定部と
   を含んでなる半導体装置のクロック発振器。
2. 請求項１に記載の半導体装置のクロック発振器において、
   前記基準電圧生成部は、前記電源電圧を分圧して前記基準電圧を生成する
   ことを特徴とするクロック発振器。
3. 請求項１に記載の半導体装置のクロック発振器において、
   前記基準電圧生成部は、
   前記イネーブル信号が前記第２レベルにあるとき動作するＰＭＯＳトランジスタと、
   前記ＰＭＯＳトランジスタを介して伝達される前記電源電圧を分圧して前記基準電圧を生成する第一及び第二の抵抗とを含む
   ことを特徴とするクロック発振器。
4. 請求項１に記載の半導体装置のクロック発振器において、
   前記第一電圧生成部は、
   前記論理演算部の第一出力端の出力信号を反転させて出力するインバータと、
   前記インバータのＰＭＯＳトランジスタと前記第一電圧が出力される出力端との間に接続された抵抗と、
   前記出力端と接地電圧源との間に接続されたキャパシタとを含む
   ことを特徴とするクロック発振器。
5. 請求項１に記載の半導体装置のクロック発振器において、
   前記第２電圧生成部は、
   前記論理演算部の第二出力端の出力信号を反転させて出力するインバータと、
   前記インバータのＰＭＯＳトランジスタと前記第二電圧が出力される出力端との間に接続された抵抗と、
   前記出力端と接地電圧源との間に接続されたキャパシタとを含む
   ことを特徴とするクロック発振器。
6. 請求項１に記載の半導体装置のクロック発振器において、
   前記論理演算部は、ＳＲラッチで構成される
   ことを特徴とするクロック発振器。

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