KR20000011219A - 파워-온리셋트회로및반도체장치 - Google Patents

Abstract

전원 전압 투입 시의 전원의 전위 상승의 추이가 완만한 경우에서도 전원 전압 투입을 확실하게 검출할 수 있고, 내부 회로를 초기화하는데 충분한 파형의 /POR 신호를 발생하는 /POR회로, 및 이 /POR 회로를 구비한 반도체 장치를 얻는 것을 목적으로 한다.

본 발명에 따른 파워-온 리셋트 회로는, 제1 전원 전위 모니터 회로와, 제2 전원 전위 모니터 회로에서 전원 전위를 검출하고, 이 검출 결과에 응답하여 펄스 신호를 출력하고, 이 펄스 신호에 응답하여 동작하는 셋트 회로를 /POR 파형 생성 회로 내에 설치하고, 파워-온 리셋트 신호가 전원 전압 투입 시의 전원의 전위 상승이 완만한 경우에서도 확실하게 활성화 전위로 되어, 내부 회로가 초기화된다.

Description

파워-온 리셋트 회로 및 반도체 장치{POWER-ON RESET CIRCUIT, AND SEMICONDUCTOR DEVICE}

본 발명은, 전원 전압 투입 시에 반도체 집적 회로의 각 회로를 초기 상태로 리셋트하기 위한 파워-온 리셋트 신호를 발생하는 파워-온 리셋트 회로, 및 그 파워-온 리셋트 회로를 구비한 반도체 장치에 관한 것이다.

파워-온 리셋트 회로란, 전원 전압 투입 시에 투입된 전원의 전위 상승에 응답하여 반도체 집적 회로의 소정의 회로를 초기화하기 위한 신호인 파워-온 리셋트 신호를 발생하기 위한 회로이다. 종래의 파워-온 리셋트 회로에는, 예를 들면, 특개평5- 168151호 공보 기재의 전원 전압 투입 검출 회로가 있다. 이러한 종래의 파워-온 리셋트 회로는, 최근 진행하는 시스템의 복잡화, 다양화, 저전압화 등의 여러가지 기술 변화에 의해 전원 전압 투입 시의 전원의 전위 상승 추이가 매우 완만해지면, 파워-온 리셋트 신호가 확실하게 원하는 파형으로 되지 않고, 예정된 내부 회로의 리셋트, 즉 초기화를 확실하게 행할 수 없는 경우가 있다.

도 19는, 예를 들면 특개평5-168151호 공보에 기재되어 있는 전원 전압 투입 검출 회로의 기본 구성을 나타낸 것으로, 이것을 기초로, 구체적으로 설명한다.

도 20은, 전원이 접지 전위 (0V)로부터 전원 전위 (5V)까지 약 5ms 걸쳐 상승하는 전원 전압 투입 시의 전원의 전위 상승이 완만한 경우에 있어서의 파워-온 리셋트 회로(이하 /POR 회로라 칭한다)의 각 노드의 전위 변화를 나타낸 것이다.

도 19에 있어서 1c, 2c, 3c, 4c는 용량이고, 특히 1c는 전원의 전위 상승을 모니터하기 위한 용량이다. i1, i2, i3, i4, i5는 인버터 회로에서, 래치 회로(10)에 인버터 i1 및 i2가 포함된다. 20은 용량 1c에 저장된 전하를 방전하기 위한 방전 회로에서, 인버터 i5, 방전용 트랜지스터(1), 다이오드 접속된 트랜지스터(2), 접지 전위와 방전용 트랜지스터(1)의 게이트 사이에 접속된 N채널 트랜지스터(3)를 포함한다. 각 인버터 i1, i2, i3, i4, i5는, 각각 N채널 트랜지스터 1n, 2n, 3n, 4n, 5n과 P채널 트랜지스터 1p, 2p, 3p, 4p, 5p를 포함한다.

또한, 도 19에 있어서 각 인버터의 출력 노드를 각각 n1, n2, n3, n4로 하고, 방전용 트랜지스터(1)의 게이트 노드를 n20으로 한다.

다음에 동작에 대해 설명한다. 도 20에 있어서 시각 t0에 전원이 투입되고, 서서히 전원의 전위가 상승하기 시작한다. 이에 따라서, 각 인버터 i1∼i5의 출력 노드 및 /POR 신호의 전위가 전원의 전위 상승에 추종하도록 상승하기 시작한다. 이 상태는, 각 인버터를 구성하는 N채널 트랜지스터 및 P채널 트랜지스터 중 어느쪽이나 미묘하게 도통하여 각 인버터에 관통 전류가 흘러, 출력 전위가 전원 전위에도 접지 전위에도 확정되지 않은 어중간한, 또한 매우 불안정한 상태이다. 각 노드 모두 접속된 인버터, 용량 및 배선 등의 부하 용량의 영향에 의해 다소의 시간차, 전위차를 생기지만, 거의 전원의 전위 상승에 추종하여 상승한다. 도 19에 있어서 모니터용용량 1c는, 그 밖의 전위 안정용 용량 2c, 3c, 4c보다 용량치가 비교적 크다. 그 때문에 전원의 전위 상승이 느리면 노드 n1의 전위 상승도 충분히 느리게 되어 인버터 i2의 P채널 트랜지스터 2p를 통해 노드 n2가 충전되기 시작한다. 또한 /POR 신호가 출력되는 노드 n4의 전위는, 이 /POR 신호선이 각 내부 회로까지 배선되어 있기 때문에, 배선 용량, 저항 등이 그 밖의 노드에 비교하여 커진다. 그 때문에, /POR 신호는 그 밖의 노드에 비교하여 비교적 느린 속도로 전원의 전위 상승에 추종한다.

시각 t1이 되면, /POR 신호의 전위가 N채널 트랜지스터(3)의 임계치 전압 이상으로 되어, 이 N채널 트랜지스터(3)가 도통한다. 그리고, 노드 n20의 전위가 접지 전위가 되어, 방전용 트랜지스터(1)가 비도통이 된다.

시각 t2가 되면, 노드 n1과 노드 n2의 전위 상승 속도의 미묘한 밸런스에 의해 먼저 래치 회로(10)에 포함되는 인버터 i1의 N채널 트랜지스터 1n이 도통하여 P채널 트랜지스터 1p가 비도통으로 된다. 그리고, 인버터 i2의 N채널 트랜지스터(2n)가 비도통이 되어 P채널 트랜지스터 2p가 도통된다. 이렇게 되면, 전원의 전위가 얼마 상승하더라도, 인버터 i1의 N채널 트랜지스터 1n이 도통하고 있기 때문에 노드 n1의 전위는 중간 전위 상태 그대로 상승하지 않는다. 바꾸어 말하면, 전원의 전위 상승에 의해 노드 n1에 전하가 저장되는 곳으로부터 트랜지스터 1n에 의해 방전된다. 즉, 전원 전위를 전혀 모니터하지 않게 되는 것이다. 한편, 노드 n2의 전위는 P채널 트랜지스터 2p를 통해 전원의 전위 상승에 더욱 추종한다. 여기서, 도 20에 있어서는, 전원 전위가 최종적으로 5V가 되기 때문에, 중간 전위를 2. 5V로 하였지만 트랜지스터 및 용량 사이즈나 구성, 배선 등에 의해 오르내리는 것은, 물론이다.

시각 t3이 되면, 노드 n2의 전위 상승에 의해 인버터 i3의 N채널 트랜지스터 3n이 도통하여, P채널 트랜지스터 3p가 비도통이 된다. 이 때문에 노드 n3에 충전된 전하가 방출되기 시작하고, 노드 n3의 전위가 서서히 접지 전위가 된다. 이것에 응답하여 인버터 i4의 N채널 트랜지스터 4n이 비도통, P채널 트랜지스터 4p가 도통이 되므로 /POR 신호는 접지 전위가 되지 않고 전원의 전위 상승에 추종하도록 더욱 상승하고, 최종적인 전원의 전위와 같게 확정되어, 원래라면 전원이 5V까지 상승하는 시각 t4까지 접지 전위가 되도록 기대되지만 그것이 수행되지 않는다.

이상과 같이, 종래의 /POR 회로에서는, 전원 전압 투입 시의 전원의 전위 상승의 추이가 완만한 경우, /POR 회로 내의 래치 회로가 잘못된 상태로 유지되어 전원의 전위 상승 모니터용 용량의 전하가 저장되는 곳으로부터 방전된다. 이 때문에 모니터용 용량이 정확하게 그 기능을 다하지 않게 되어, 전원 전압 투입을 확실하게 검출할 수 없게 된다고 하는 문제가 있었다.

또한, 이러한 경우, 전원 전압 투입을 검출할 수 없게 되고 /POR 신호의 파형이 내부 회로를 초기화한다고 하는 역할을 확실하게 달성할 수 없는 불충분한 파형으로 된다고 하는 문제가 있었다.

또한, 전원 전압의 투입을 모니터용 용량에 의해서만 감지하고 있었으므로, 일부의 전원 배선의 전위 상승밖에 검출할 수 없다. 또는, 모니터용 용량의 기능이 프로세스 상의 문제 등으로, 마비 또는, 저하되면 전원 전압의 투입을 정확하게 검출하는 것이 불가능하게 된다고 하는 문제가 있었다.

본 발명은, 상술한 바와 같은 과제를 해결하기 위해 이루어진 것으로 전원 전압 투입 시의 전원의 전위 상승의 추이가 완만한 경우에, 예를 들면 /POR 회로 내의 래치 회로가 잘못된 상태로 유지되어 모니터용 용량의 기능이 완수되지 않더라도, 확실하게 전원 전압 투입을 검출할 수 있고, 내부 회로를 초기화하는데 충분한 활성화 전위를 유지한 파형의 /POR 신호를 발생하는 /POR 회로를 얻는 것을 목적으로 한다.

또한, 본 발명은, 복수의 다른 전원 전위 모니터 회로에 의해 확실하게 전원 전압 투입을 검출할 수 있는 /POR 회로를 얻는 것을 목적으로 한다.

또한, 본 발명은, 전원 전압 투입 시의 전원의 전위 상승의 추이가 완만한 경우에 확실하게 전원 전압 투입을 검출할 수 있고, 내부 회로를 초기화하는데 충분한 활성화 전위를 유지하고, 또한, 미리 정해진 소정 시간 경과 후에 확실하게 비활성화 전위로 되는 파형의 /POR 신호를 발생하는 /POR 회로를 얻는 것을 목적으로 한다.

또한, 본 발명은, 내부 회로와 /POR 회로를 동일칩 상에 집적하고, 여러가지 전원 배선을 갖는 반도체 장치로 그 배선 용량, 저항 등에 의한 전위 상승 속도의 차를 고려하여, 전원 전압 투입 시의 전원의 전위 상승이 완만한 경우에 있어서도 확실하게 /POR 신호가 내부 회로를 초기화하는데 충분한 활성화 전위 즉 접지 전위에 유지된 /POR 신호를 출력할 수 있는 /POR 회로를 구비한 반도체 장치를 얻는 것을 목적으로 한다.

본 발명에 따른 파워-온 리셋트 회로는, 전원 노드와 접지 노드 사이에 접속된 제1 분압 회로를 포함하고 제1 모니터 전압을 출력하는 제1 전원 전위 모니터 회로와, 전원 노드와 접지 노드 사이에 접속된 제2 분압 회로를 포함하여 제2 모니터 전압을 출력하는 제2 전원 전위 모니터 회로와, 제1 및 제2 모니터 전압을 비교하는 비교 회로를 갖는 전원 전위 검출 회로와, 이 전원 전위 검출 회로로부터 출력되는 검출 결과에 응답하여 제1 펄스 신호를 출력하는 펄스 신호 발생 회로와, 제1 펄스 신호에 따라서 파워-온 리셋트 신호를 활성화 전위로 하는 셋트 회로를 지니고, 전원의 전위 상승을 감지하여 파워-온 리셋트 신호를 발생하는 파워-온 리셋트 신호 파형 생성 회로를 구비한 것이다.

또한, 본 발명에 따른 파워-온 리셋트 회로는, 각각이 전원의 전위 상승에 응답하여 출력되는 제1 모니터 전압과 제2 모니터 전압에 따라서 전원의 전위 상승을 검출하는 전원 전위 검출 회로와, 전원 전위 검출 회로로부터 출력되는 제1 검출 결과와 제2 검출 결과에 응답하여 펄스 신호를 발생하는 펄스 신호 발생 회로와, 펄스 신호에 따라서 파워-온 리셋트 신호를 활성화 전위로 하는 셋트 회로를 지니고, 전원의 전위 상승을 감지하여 상기 파워-온 리셋트 신호를 발생하는 파워-온 리셋트 신호 파형 생성 회로를 구비한 것이다.

또한, 본 발명에 따른 반도체 장치는, 각각이 전원의 전위 상승에 응답하여 출력되는 제1 모니터 전압과 제2 모니터 전압에 따라서 전원의 전위 상승을 검출하는 전원 전위 검출 회로와, 전원 전위 검출 회로로부터 출력되는 제1 검출 결과와 제2 검출 결과에 응답하여 펄스 신호를 발생하는 펄스 신호 발생 회로와, 펄스 신호에 따라서 파워-온 리셋트 신호를 활성화 전위로 하는 셋트 회로를 지니고, 전원의 전위 상승을 감지하여 파워-온 리셋트 신호를 발생하는 파워-온 리셋트 신호 파형 생성 회로를 갖는 파워-온 리셋트 회로와, 파워-온 리셋트 신호에 따라서, 초기화되는 내부 회로를 동일칩 상에 집적한 것이다.

도 1은 본 발명의 실시예 1에 따른 DRAM의 구성을 나타낸 블럭도.

도 2는 도 1에 도시한 DRAM의 /POR 회로의 구성을 나타낸 블럭도.

도 3은 도 2에 도시한 /POR 회로의 전원 전위 검출 회로의 구성을 나타낸 회로도.

도 4는 도 2에 도시한 /POR 회로의 펄스 신호 발생 회로의 구성을 나타낸 회로도.

도 5는 도 2에 도시한 /POR 회로의 /POR 신호 파형 생성 회로의 구성을 나타낸 회로도.

도 6은 도 2에 도시한 /POR 회로의 전원 전위의 상승이 완만한 경우의 동작을 나타낸 타이밍 차트.

도 7은 도 2에 도시한 /POR 회로의 전원 전위의 상승이 빠른 경우의 동작을 나타낸 타이밍 차트.

도 8은 본 발명의 실시예 2에 따른 /POR 회로의 구성을 나타낸 블럭도.

도 9는 도 8에 도시한 /POR 회로의 지연 회로의 구성을 나타낸 회로도.

도 10은 도 8에 도시한 /POR 회로의 /POR 신호 파형 생성 회로의 구성을 나타낸 회로도.

도 11은 도 8에 도시한 /POR 회로의 전원 전위의 상승이 빠른 경우의 동작을 나타낸 타이밍 차트.

도 12는 본 발명의 실시예 3에 따른 /POR 회로의 구성을 나타낸 블럭도.

도 13은 도 12에 도시한 /POR 회로의 타이머 회로의 구성을 나타낸 블럭도.

도 14는 도 13에 도시한 타이머 회로의 카운터 회로 구성을 나타낸 회로도.

도 15는 도 13에 도시한 타이머 회로의 동작을 나타낸 타이밍 차트.

도 16은 도 12에 도시한 /POR 회로의 전원 전위의 상승이 완만한 경우의 동작을 나타낸 타이밍 차트.

도 17은 본 발명의 실시예 4에 따른 DRAM의 구성을 나타낸 블럭도.

도 18은 도 17에 도시한 /POR 회로의 전원 전위 검출 회로의 구성을 나타낸 회로도.

도 19는 종래의 /POR 회로의 구성을 나타낸 회로도.

도 20은 종래의 /POR 회로의 전원 전위의 상승이 완만한 경우의 동작을 나타낸 타이밍 차트.

〈도면의 주요 부분에 대한 부호의 설명〉

1000 : DRAM

1100 : 내부 회로

1300 : /POR 회로

100 : 전원 전위 검출 회로

110 : 제1 전압 모니터 회로

120 : 제2 전압 모니터 회로

130 : 비교 회로

200 : 펄스 신호 발생 회로

300 : /POR 신호 파형 생성 회로

330 : 셋트 회로

331 : N채널 트랜지스터

332 : P채널 트랜지스터

340 : 리셋트 회로

341 : P채널 트랜지스터

400 : 지연 회로

500 : 타이머 회로

510, 520, 530 : 카운터 회로

540 : 링오실레이터

(실시예 1)

도 1은, 본 발명의 실시예 1의 파워-온 리셋트 회로를 이용한 DRAM (Dynamic Random Access memory)의 블럭도이다. 도면에 있어서, 참조 번호(1000)는 DRAM 이다. Vcc는 전원 단자, GND는 접지 단자, /RAS는 메모리의 행 방향의 어드레스를 입력하기 위한 로우 어드레스 스트로브 신호가 입력되는 /RAS 단자, /CAS는 메모리의 열 방향의 어드레스를 입력하기 기위한 컬럼 어드레스 스트로브 신호가 입력되는 /CAS 단자, /OE는 출력 제어를 위한 출력 허가 신호가 입력되는 /OE 단자, WE는 기록 제어를 위한 기록 인에이블 신호가 입력되는 /WE 단자이다. AO는 어드레스 신호가 입력되는 어드레스 단자, DQO는 입출력 데이타가 입력 또는 출력되는 데이타 입출력 단자이고, 각각 DRAM의 메모리 용량, 비트 구성에 의해 그 수가 결정된다.

DRAM(1000)은, 각 단자로부터 입력되는 신호에 따라서 여러가지 내부 동작을 결정, 지시 및 제어하기 때문에 내부 회로(1100), 데이타를 기억하는 복수의 메모리셀을 갖는 메모리 회로(1200) 및, 전원 전위와 접지 전위를 받아 전원 전압 투입 시에 내부 회로(1100)의 초기화를 행하는 파워-온 리셋트 신호(이하 /POR 신호라 칭한다)를 발생하는 파워-온 리셋트 회로(1300: 이하 /POR 회로라 칭한다)를 포함한다.

내부 회로(1100)는, /RAS, /CAS, /OE, /WE 단자로부터의 신호를 받아 DRAM 내부의 여러가지 동작을 제어하기 위한 각종 클럭 신호를 발생하는 클럭 발생 회로(1101), 어드레스 신호를 받아 메모리 회로(1200) 내의 메모리셀을 선택하기 위한 어드레스 선택 회로(1102), 데이타 기록 시에는 데이타 입출력 단자로부터 입력되는 데이타를 입력하고, 판독 시에는, 메모리 회로(1200)로부터 판독된 데이타를 입출력 단자로부터 출력하기 위한 입출력 회로(1103), 및 이들의 각 회로로부터의, 또는, 각 회로에의 신호나 데이타를 제어하여 메모리 회로에의 기록, 메모리 회로로부터의 판독을 행하는 내부 제어 회로(1104)를 포함한다.

도 2는, 도 1에 도시되는 /POR 회로(1300)의 구성을 나타낸 블럭도이다. /POR 회로(1300)는, 전원의 전위 상승을 검지하는 전원 전위 검출 회로(100), 전원 전위 검출 회로(100)의 출력인 검출 결과를 받아 펄스 신호를 발생하기 위한 펄스 신호 발생 회로(200), 및 이 펄스 신호 발생 회로(200)로부터 출력되는 펄스 신호를 받아, /POR 신호를 활성화 전위 즉 이 실시예 2에서는, 접지 전위로 하는 /POR 신호 파형 생성 회로(300)를 포함한다.

또한, /POR 신호는 전원이 투입되고 나서의 접지 전위를 유지하는 기간이 활성화된 상태이고, 이 기간에 내부 회로의 초기 설정을 행한다. 그리고 /POR 신호는, 소정 기간이 경과 후에 전원 전위로 되어 비활성화되고, 내부 회로의 초기 설정이 종료한 것을 나타낸다. 이 후, 동작 설명에 있어서, 이 /POR 신호의 활성화된 상태의 전위를 셋트 레벨, 비활성화된 상태의 전위를 리셋트 레벨로 한다.

또한, 이 후 도면 상의 Vcc와 GND는 전원 노드 및 접지 노드를 나타내도록 한다.

도 3은, 도 2에 도시되는 전원 전위 검출 회로(100)의 구체적 예를 나타낸 회로도이다. 전원 전위 검출 회로(100)는, 제1 전원 전위 모니터 회로(110)와 제2 전원 전위 모니터 회로(120)와 제1 전원 전위 모니터 회로(110)로부터 출력되는 제1 모니터 전압과 제2 전원 전위 모니터 회로(120)로부터 출력되는 제2 모니터 전압을 비교하여 비교 결과를 출력하는 비교 회로(130)를 포함한다.

제1 전원 전위 모니터 회로(110)는, 전원 노드 Vcc와 접지 노드 GND 사이에 직렬로 접속된 저항 소자 111r과 각각이 다이오드 접속된 N채널 트랜지스터111n, 112n, 113n으로 구성되는 분압 회로를 포함하며, 저항 소자 111r과 N채널 트랜지스터 111n과의 접속 노드 N110으로부터 제1 모니터 전압을 출력한다. 제2 전원 전위 모니터 회로(120)는, 전원 노드 Vcc와 접지 노드 GND 사이에 직렬로 접속된 각각이 다이오드 접속된 N채널 트랜지스터 121n, 122n, 123n과 저항 소자 121r로 구성되는 분압 회로를 포함하며, 저항 소자 121r과 N채널 트랜지스터 123n과의 접속 노드 N120으로부터 제2 모니터 전압을 출력한다.

저항 소자 121r은 제2 모니터 전압의 최종 전위, 즉 전원의 전위가 완전히 상승될 때의 제2 모니터 전압이 거의 Vcc-3Vth로 되는 비교적 높은 저항치(수백 KΩ)를 지니고, 저항 소자 111r은 저항 소자 121r보다 낮은 비교적 낮은 저항치(저항 소자 121r의 저항치의 반정도)를 갖는다.

비교 회로(130)는, 제1 모니터 전압을 게이트에 받고, 소스가 접지 노드에 접속되는 N채널 트랜지스터 133n과, N채널 트랜지스터 133n의 드레인과 전원 노드 사이에 직렬로 접속되고, 그 접속 노드 N131로부터 제1 비교 결과 A가 출력되는 N채널 트랜지스터 131n, P채널 트랜지스터 131p와, 제2 모니터 전압을 게이트에 받고, 소스가 접지 노드에 접속되는 N채널 트랜지스터 134n과, N채널 트랜지스터 134n의 드레인과 전원 노드 사이에 직렬로 접속되고, 그 접속 노드 N132로부터 제2 비교 결과 B가 출력되는 N채널 트랜지스터 132n, P채널 트랜지스터 132p를 포함한다.

도 4는, 도 2에 도시되는 펄스 신호 발생 회로(200)의 구체적 예를 나타낸 회로도이다. 펄스 신호 발생 회로(200)는, 상호 그 출력을 한쪽의 입력으로 하고, 각각 전원 전위 검출 회로(100)로부터 출력되는 제1 및 제2 비교 결과 A, B를 다른쪽의 입력으로 하는 2입력 NAND 게이트(210, 220)와, 이들 NAND 게이트(210, 220)의 출력을 받아 펄스 신호를 발생하는 펄스 생성 회로(230)와, 이 펄스 생성 회로(230)로부터 출력되는 펄스 신호를 정제하고, PSET를 드라이브하기 위한 인버터(240)를 포함한다.

NAND 게이트(210)는, 비교 결과 A가 출력되는 전원 전위 검출 회로(100)의 노드 N131과 게이트가 접속된 N채널 트랜지스터 211n, P채널 트랜지스터 211p와, NAND 게이트(220)의 출력 노드 N220이 게이트에 접속되는 N채널 트랜지스터 212n, P채널 트랜지스터 212p를 포함한다.

NAND 게이트(220)는, 비교 결과 B가 출력되는 전원 전위 검출 회로(100)의 노드 N132와 게이트가 접속된 N채널 트랜지스터 221n, P채널 트랜지스터 221p와 NAND 게이트(210)의 출력 노드 N210이 게이트에 접속되는 N채널 트랜지스터 222n, P채널 트랜지스터 222p를 포함한다.

NAND 게이트(220)에 포함되는 P채널 트랜지스터 221p는, NAND 게이트(210)에 포함되는 P채널 트랜지스터 211p보다 채널폭이 크고 접지 전위의 입력에 대해 전원 노드 Vcc로부터 출력 노드 N220으로 보다 많은 전류를 흘릴 수 있는 구성으로 되어 있다. 즉, 비교 결과 A, B에 대해, NAND 게이트(220)의 출력은 전원 전위를, NAND 게이트(210)의 출력은 접지 전위를 출력하기 쉬운 구성으로 되어 있다.

펄스 생성 회로(230)는 전원 노드와 접지 노드 사이에 직렬 접속되고, 게이트가 NAND 게이트(210)의 출력 노드 N210과 접속된 P채널 트랜지스터 231p, N채널 트랜지스터 231n, 및 게이트가 NAND 게이트(220)의 출력 노드 N220과 접속된 N채널 트랜지스터 233n과, 또한, 전원 노드와 접지 노드 사이에 직렬 접속되고, 게이트가 NAND 게이트(220)의 출력 노드 N220과 접속된 P채널 트랜지스터 232p, N채널 트랜지스터 232n, 및 게이트가 NAND 게이트(210)의 출력 노드 N210과 접속된 N채널 트랜지스터 234n을 포함한다. P채널 트랜지스터 231p와 N채널 트랜지스터 231n의 접속 노드는, P채널 트랜지스터 232p와 N채널 트랜지스터 232n의 접속 노드와 공통으로 접속되고, 이 접속 노드로부터 펄스 생성 회로(230)의 출력이 생성된다.

파형 정제용 인버터(240)는, 펄스 생성 회로(230)의 출력을 입력으로 하고, 이것을 게이트에 받는 P채널 트랜지스터 241p와 N채널 트랜지스터 241n을 포함한다. 그리고, 이 파형 정제용 인버터(240)에 의해 펄스 생성 회로(230)의 출력 파형이 정제되고, 펄스 신호 발생 회로(200)의 출력인 펄스 신호 PSET가 출력된다.

도 5는, 도 2에 도시되는 /POR 신호 파형 생성 회로(300)의 구체적 예를 나타낸 회로도이다. /POR 신호 파형 생성 회로(300)는 전원의 전위 상승을 모니터하는 감지 회로이고 한쪽의 전극을 전원 노드에 접속된 용량 301c, 이 용량 301c의 다른쪽 전극이 접속되는 노드 N301을 입력 노드로 하는 인버터 I301과 인버터 I302를 포함하는 래치 회로(310), 이 래치 회로(310)의 출력 노드 N302와 접지 노드 사이에 접속된 용량 302c, 노드 N302를 입력 노드로 하는 인버터 I303, 그 출력 노드 N303과 전원 노드 사이에 접속된 용량 303c, 노드 N303을 입력 노드로 하고 /POR 신호를 출력하는 인버터 I304, /POR 신호가 출력되는 노드 N304와 접지 노드 사이에 접속된 용량 304c, /POR 신호 출력 노드 N304를 입력으로 하고, 노드 N301에 충전된 전하를 방출하기 위한 방전 회로(320), 펄스 신호 발생 회로(200)로부터 출력되는 펄스 신호 PSET에 응답하여 /POR 신호를 접지 전위로 하는 셋트 회로(330)를 포함한다.

용량 302c, 303c, 304c는, 각 노드의 전위를 안정시키기 위해 보조적으로 설치된 것이기 때문에, 전원 전압 감지용에 설치된 용량 301c는 각 노드에 접속된 용량 302c, 303c 및 304c보다 비교적 큰 용량치를 갖는다.

방전 회로(320)는, /POR 신호의 출력 노드 N304를 입력 노드로 하는 인버터 I305, 노드 N301과 접지 노드 사이에 접속되고 노드 N301에 충전된 전하를 방출하고, 노드 N301의 전위를 접지 전위로 하기 위한 방전용 N채널 트랜지스터(321), 및 인버터 I305의 출력 노드와 방전용 N채널 트랜지스터(321)의 게이트 사이에 다이오드 접속된 P채널 트랜지스터(322), N채널 트랜지스터(321)의 게이트와 접지 노드 사이에 접속되고 게이트에 /POR 신호를 받는 N채널 트랜지스터(323)를 포함한다. 또한, 셋트 회로(330)는, /POR 신호 출력 노드 N304와 접지 노드 사이에 접속되고, 게이트에 펄스 신호 발생 회로(200)로부터 출력되는 펄스 신호 PSET를 받는 N채널 트랜지스터(331), 펄스 신호 발생 회로(200)로부터 출력되는 펄스 신호 PSET를 반전하는 인버터 I330, 노드 N303과 전원 노드 사이에 접속되고 게이트에 펄스 신호 PSET의 반전 신호인 인버터(1330)의 출력을 받는 P채널 트랜지스터(332)를 포함한다.

인버터 I301은 P채널 트랜지스터 301p, N채널 트랜지스터 301n을, 인버터(1302)는 P채널 트랜지스터 302p, N채널 트랜지스터 302n을, 인버터 I303은, P채널 트랜지스터 303p, N채널 트랜지스터 303n을, 인버터 I304는 P채널 트랜지스터 304p, N채널 트랜지스터 304n을, 인버터 I305는 P채널 트랜지스터 305p, N채널 트랜지스터 305n을 포함한다.

다음에 동작에 대해 설명한다. 도 6은, 실시예 1의 동작을 나타낸 타이밍 차트이다. 전원이 접지 전위 (0V)로부터 전원 전위 (5V)까지 약 5ms 걸쳐 상승하는 전원 전압 투입 시의 전원의 전위 상승이 완만한 경우에 있어서의 /POR 회로의 각 노드의 전위 변화를 나타낸 것이다.

시각 T00에 전원의 전위가 느슨히 완만하기 시작하면 도 3에 도시되는 제1 전원 전위 모니터 회로(110)의 저항 소자 111r을 통해 전류가 흐르고, 제1 모니터 전압의 전위, 즉 노드 N110의 전위가 상승하기 시작한다. 한편, 제2 전원 전위 모니터 회로(120)는 전원 전위 노드와 제2 모니터 전압을 출력하는 노드 N120 사이에 다이오드 접속된 N채널 트랜지스터 121n, 122n, 123n의 3개가 직렬로 접속되어 있기 때문에, 노드 N120의 전위는 잠시 동안 접지 전위를 유지한다. 비교 결과 A 및 B를 출력하는 노드 N131 및 노드 N132의 전위는, 전원의 전위가 대부분 P채널 트랜지스터 131p 및 P채널 트랜지스터 132p의 임계치 전압 이상으로 되면 상승하기 시작한다.

도 4에 도시되는 펄스 신호 발생 회로(200)의 NAND 게이트(210과 220)는, 각각 전원 전위 검출 회로(100)에 포함되는 비교 회로(130)로부터의 비교 결과 A 및 B를 받는다. 이 때, 미리 NAND 게이트(220)에 포함되는 P채널 트랜지스터 221p의 채널폭이 NAND 게이트(210)에 포함되는 P채널 트랜지스터 211p 사이즈보다 조금 크게 설정되어 있으므로, 전원의 전위가 어느 정도 상승하면 P채널 트랜지스터 221P가 P채널 트랜지스터 211P보다 먼저 도통한다. 그 때문에, NAND 게이트(220)의 출력 노드 N220은, 그 시각의 전원의 전위와 같게 된다. 이 노드 N220의 전위를 받아, NAND 게이트(210)의 N채널 트랜지스터 212n이 도통하고, 또한, N채널 트랜지스터 211n도 비교 회로(130)의 비교 결과 A인 노드 N131의 전위 상승에 의해 도통하므로 NAND 게이트(210)의 출력 노드 N210은 접지 전위가 된다. 펄스 생성 회로(230)는 NAND 게이트(210)의 출력 노드 N210이 게이트에 접속되는 P채널 트랜지스터(231)가 도통하기 때문에, 전원의 전위와 동일한 전위를 노드 N230으로부터 출력한다. 그리고, 이 출력이 파형 정제용 인버터(240)로 반전되기 때문에, 펄스 신호 발생 회로(200)의 출력인 펄스 신호 PSET는 접지 전위가 된다.

도 5에 도시되는 /POR 회로(300)에 있어서는, 전원의 전위 상승을 전원 전위 감지용 용량 301c에서 모니터하도록 구성되어 있기 때문에, 노드 N301은 전원의 전위 상승에 추종하여 상승한다. 그러나, 용량 302c는 용량 301c에 비교하여 비교적 작기 때문에, 용량 302c가 노드 N302를 접지 전위에 유지하고자 하는 기능 효과는 그다지 발휘되지 않고 인버터 I302에 포함되는 N채널 트랜지스터 302n과 P채널 트랜지스터 302p가 어느쪽이나 도통하는 불안정한 상태로 노드 N302의 전위도 전원의 전위 상승에 추종하여 상승한다. 노드 N303의 전위도 마찬가지로 전원 전위의 상승에 추종한다. 또한, /POR 신호가 출력되는 노드 N304는, 이 /POR 신호선이 각 내부 회로까지 배선되어 있기 때문에, 배선 용량, 저항 등이 그 밖의 노드에 비교하여 커지기 때문에, 노드 N301, N302 및 N303에 비교하여 비교적 완만한 속도로 전원의 전위 상승에 추종한다. 방전 회로(320) 내의 노드 N320은, 다른 인버터와 같이 불안정한 상태의 인버터 I305에 포함되는 P채널 트랜지스터 305p를 통해 충전되기 때문에, 전원의 전위 상승에 추종하여 상승하지만, /POR 신호의 전위, 즉, 노드 N304의 전위가 N채널 트랜지스터(323)의 임계치 전압 이상으로 되면, 이 N채널 트랜지스터(323)가 도통하므로, 접지 전위가 된다.

시각 T01이 되면, 노드 N301과 노드 N302의 전위 상승 속도의 밸런스에 의해 래치 회로(310)에 포함되는 인버터 I302보다 먼저, 동일한 래치 회로에 포함되는 인버터 I301의 N채널 트랜지스터301n이 도통하여 P채널 트랜지스터 301p가 비도통으로 된다. 이 때문에, 전원의 전위가 얼마 상승하여 노드 N301이 충전되더라도, 인버터 I301의 N채널 트랜지스터 301n이 도통하고 있기 때문에 노드 N301의 전위는 중간 전위 상태 그대로 상승하지 않은 상태가 된다. 한편, 인버터 I302에 포함되는 P채널 트랜지스터 302p는 게이트 노드 N301의 전위가 상승하지 않으므로, 전원의 전위 상승에 따라 보다 강하게 도통하기 때문에, 노드 N302의 전위는 전원 전위에 추종하여 상승한다.

시각 T02에 전원 전위 검출 회로(100)에 있어서, 전원 전위가 제2 전원 전위 모니터 회로(120)의 N채널 트랜지스터 121n, 122n 및 123n의 임계치 전압의 합(3 Vth) 이상으로 되면 제2 전원 전위 모니터 회로(120)의 출력 노드 N120의 전위가 상승하기 시작한다. 이 때, 이미 제1 전원 전위 모니터 회로(110)의 출력 노드 N110의 전위는 어느 정도 상승하고 있기 때문에, 노드 N110의 출력 전압인 제1 모니터 전압을 게이트에 받는 N채널 트랜지스터(133)에는, 노드 N120의 출력 전압인 제2 모니터 전압을 게이트에 받는 N채널 트랜지스터(134)보다 큰 전류가 흐른다. 이 때문에 비교 회로(130)의 비교 결과 A로서 노드 N131에는 접지 전위가 출력되고, 비교 결과 B로서 노드 N132에는 전원 전위가 출력된다.

펄스 신호 발생 회로(200)에 있어서는, 전원 전위 검출 회로(100)의 비교 결과 A인 노드 N131의 전위가 접지 전위가 되는것을 받아 NAND 게이트(210)의 P채널 트랜지스터 211p가 도통하여 NAND 게이트(210)의 출력 노드 N210은 전원 전위가 된다. 이 때, 전원 전위 검출 회로(100)의 또 한쪽의 비교 결과 B인 노드 N132의 전위는 전원 전위이기 때문에, NAND 게이트(220)에 포함되는 N채널 트랜지스터 221n은 도통할지도 모르지만, NAND 게이트(220)에 포함되는 P채널 트랜지스터 221P의 채널폭이 비교적 크고, 전원도 전위 상승의 도중이기 때문에, NAND 게이트(220)의 출력 노드 N220의 전위는 변화하지 않고 전원의 전위가 더욱 상승할 때까지 전원 전위에 거의 같은 상태가 유지된다. 이것은, 미리 NAND 게이트(220)에 포함되는 P채널 트랜지스터 221p의 채널폭을 NAND 게이트(210)에 포함되는 P채널 트랜지스터 211p보다 크게 하여, 노드 N132의 전위에 대한 NAND 게이트(220)의 논리 임계치를 높게 설정하고 있기 때문이다.

시각 T03이 되면, 지금까지 전원 전위의 상승에 추종하여 상승하고 있던 펄스 신호 발생 회로(200)에 포함되는 NAND 게이트(210)의 출력 노드 N210 및 NAND 게이트(220)의 출력 노드 N220의 전위를 게이트에 받는 펄스 생성 회로(230)에 포함되는 N채널 트랜지스터 231n, 233n, 232n 및 234n이 전부 도통한다. 그 때문에, 펄스 생성 회로(230)의 출력 노드 N230이 접지 전위로 되고, 인버터(240)의 출력 PSET는 전원 전위가 된다. 그 후, 전원 전위 검출 회로(100)의 비교 결과 B를 출력하는 노드 N132의 전위가 더욱 상승하면 NAND 게이트(220)에 포함되는 N채널 트랜지스터 222n과 221n의 도통도가 커져 NAND 게이트(220)의 출력 노드 N220의 전위가 접지 전위가 된다. 이것을 받아 펄스 생성 회로(230)에 포함되는 P채널 트랜지스터 232p가 도통하여 노드 N230의 전위가 전원 전위가 된다. 이 펄스 생성 회로(230)의 출력을 파형 정제용의 인버터(240)로 반전하여 펄스 신호 PSET가 접지 전위가 된다. 이상의 동작에 의해 펄스 신호 PSET가 출력된다.

펄스 신호 발생 회로(200)로부터 출력된 펄스 신호 PSET에 응답하여, /POR 신호 파형 생성 회로(300)에 포함되는 셋트 회로(330)의 N채널 트랜지스터(331)가 도통한다. 동시에, 펄스 신호 PSET를 인버터 I330으로 반전하고, 이 신호에 응답하여 셋트 회로(330)의 P채널 트랜지스터(332)가 도통한다. N채널 트랜지스터(331)의 도통으로 /POR 신호는 셋트 레벨 즉 접지 전위로 된다. P채널 트랜지스터(332)의 도통으로 노드 N303의 전위는 전원 전위로 되고, 인버터 I304에서 그 논리가 반전되고, /POR 신호가 접지 전위가 된다. 셋트 회로(330)의 P채널 트랜지스터(332)는, /POR 신호가 접지 전위가 될 때의 노드 N303의 전위를 전원 전위로 하고, 보다 안정된/POR 신호 파형 생성 회로를 얻기 위해서 설치되어 있다. 이 노드 N304 및 N303의 전위 변화에 따라서 방전 회로(320) 내의 인버터 I305의 출력 노드의 전위가 전원 전위로 되고, 다이오드 접속된 P채널 트랜지스터(322)에 의해 전원 전위보다 이 P채널 트랜지스터(322)의 임계치 전압만큼 낮은 전위가 노드 N320에 나타난다. 그 때문에, 방전용 트랜지스터(321)의 게이트 전위가 그 임계치 전압 이상이 되므로 이 방전용 트랜지스터(321)가 도통한다. 그리고, 노드 N301에 충전된 전하가 충분히 방출된다. 인버터 I302의 N채널 트랜지스터 302n이 비도통으로 되고, P채널 트랜지스터 302p가 도통한다.

시각 T04이 되면, 인버터 I302의 P채널 트랜지스터 302p를 통해 행해진 충전용 용량 302c에의 충전 결과, 노드 N302의 전위가 전원 전위와 거의 같게 된다. 그렇게 하면 노드 N303이 접지 전위로 되고, 계속해서 /POR 신호가 리셋트 레벨 즉, 전원 전위에 리셋트된다. 그리고 최종적으로 시각 T05에 전원 전위가 5V에 도달한다.

도 6에 있어서, 노드 N110의 최종 전위는, 저항 소자 111r에 의한 전압 강하를 α로 하여 5V-α로 하고, 노드 N120의 최종 전위는, N채널 트랜지스터 121n, 122n, 123n의 임계치 전압을 모두 같게 Vth로서 5V-3Vth로 하였다.

도 7은, 전원이 접지 전위 (0V)로부터가 전원 전위 (5V)까지 약 50μs 걸쳐 상승하는 전원 전압 투입 시의 전원의 전위 상승이 빠르게 행해지는 경우에 있어서의 /POR 회로의 각 노드의 전위 변화를 나타낸 것이다.

시각 T10에 전원의 전위가 빠르게 상승하기 시작하면 도 5에 도시되는 /POR 신호 파형 생성 회로(300)의 전원 전위 감지용 용량(301c)이 전원의 전위 상승을 모니터하여 노드 N301의 전위가 상승한다. 이 노드 N301의 전위 상승과 노드 N302와 접지 전위 사이에 설치된 용량 302c를 위해 인버터 I302의 출력 노드 N302는 접지 전위를 유지한다. 또한, 노드 N303은 인버터 I303의 입력 노드 N302가 접지 전위를 유지하는 것과 노드 N303과 전원 노드 사이에 접속된 용량 303c를 위해 대부분 전원의 전위 상승에 추종한다. 순서대로, /POR 신호는 셋트 레벨 즉 이 실시예에서는 접지 전위, 노드 N320은 전원의 전위 상승에 지연되어 추종한다.

시각 T11로 되면 전원의 전위 상승에 지연되어 추종하여 상승하고 있던 방전 회로(320)의 노드 N320의 전위가 방전용 트랜지스터(321)의 임계치 전압 이상으로 된다. 그 때문에, 이 방전용 트랜지스터(321)가 도통하여, 이 트랜지스터(321)를 통해 노드 N301에 충전된 전하가 방출된다.

시각 T12에, 노드 N301의 전위가 접지 전위가 되면 그것에 따라서 순서대로 노드 N302의 전위, 노드 N302의 전위, /POR 신호가 변화한다.

시각 T13이 되면, 시각 T12에 접지 전위가 된 노드 N301의 전위 변화에 응답하여, 순차 각 노드가 변화한 결과, 최종적으로 노드 N304의 전위, 즉 /POR 신호가 리셋트 레벨 즉, 이 실시예에서는, 전원 전위에 리셋트된다.

여기서 시각 T10으로부터 시각 T13까지의 시간은, 주로, 각 인버터 I301∼I305 및 각 용량 301c∼ 304c 사이즈에 의해 영향받는 신호 전달의 속도에 의해 결정되고, 미리 시뮬레이션에 의해 약 50μs 정도로 설계된다. 이 경우에는, 상술한 전원 전위의 상승이 완만한 경우에 비교하여 매우 짧은 기간으로 전원의 전위 상승이 행해지므로, 펄스 신호 PSET가 발생되지 않더라도 정상적으로 동작하고, /POR 신호는, 원하는 파형으로 된다. 또한, 도 7에 도시한 바와 같이, 전원 전위 검출 회로(100)로부터의 비교 결과를 받아 펄스 신호 발생 회로(200)로부터 출력되는 펄스 신호 PSET에 의해 셋트 회로(330)의 N채널 트랜지스터(331) 및 P채널 트랜지스터(332)가 도통하더라도 그 기간은 시각 T10으로부터 T12 동안이기 때문에 노드 N304 및 노드 N303의 전위를 확정시키는 기능을 하는 것만으로 통상의 동작을 한다.

이상과 같이, 이 실시예 1에 있어서의 /POR 회로에서는, 전원 전압 투입 시의 전원의 전위 상승이 완만한 경우에, 전원 전위 감지용 용량 301c가 그 기능을 충분히 완수하지 않게 되더라도 전원 전위 검출 회로(100)에 있어서 제1 및 제2 모니터 전압으로 전원 전위 검출을 행하고 또한, 이 출력에 응답하는 펄스 신호 PSET에서 전원 전압 투입 시에 확실하게 내부 회로를 리셋트할 수 있는데 충분한 리셋트 레벨 즉, 이 실시예에서는, 접지 전위가 유지된 파형의 /POR 신호를 출력한다.

또한, 전원의 전위 상승에 대한 제1 모니터 전압의 상승이 제2 모니터 전압의 상승보다 빠른 것이다.

또한, 셋트 회로는 파워-온 리셋트 신호의 출력 노드와 파워-온 리셋트 신호의 활성화 전위에 대응하는 소정의 노드 사이에 접속되고, 제1 펄스 신호에 응답하여 도통하는 트랜지스터를 구비한 것이다.

(실시예 2)

도 8은, 본 발명의 실시예 2의 /POR 회로의 구성을 나타낸 블럭도이다. /POR 회로(1300)는 전원의 전위 상승을 검지하는 전원 전위 검출 회로(100), 전원 전위 검출 회로(100)의 출력인 검출 결과를 받아 펄스 신호를 발생하기 위한 펄스 신호 발생 회로(200), 이 펄스 신호 발생 회로(200)로부터 출력되는 펄스 신호를 받고, 소정 기간 지연시켜 출력하는 지연 회로(400), 및 펄스 신호 발생 회로(200)로부터 출력되는 펄스 신호 PSET에 의해 /POR 신호를 확실하게 셋트 레벨로 하고, 또한, 지연 회로(400)로부터의 출력에 따라서 /POR 신호를 확실하게 리셋트 레벨로 하는 /POR 신호 파형 생성 회로(300)를 포함한다. 이 실시예 2의 /POR 회로(1300)는 지연 회로(400)이 설치되는 점, /POR 신호 파형 생성 회로(300)의 구성이 실시예 1의 /POR 회로(1300)와는 다르다. 이하 이 다른 점에 대해 설명한다.

도 9는, 도 8에 도시되는 지연 회로(400)의 구체적 예를 나타낸 회로도이다. 지연 회로(400)는, 펄스 신호 발생 회로(200)로부터 출력되는 제1 펄스 신호 PSET를 받아, 순차 접속된 인버터 I401, I402, I403, I404 및 I405를 포함하고, 최종단의 인버터 I405로부터 /POR 신호의 리셋트를 확실하게 행하기 위한 제2 펄스 신호 PRESET1을 출력한다.

도 10은, 도 8에 도시되는 /POR 신호 파형 생성 회로(300)의 구체적 예를 나타낸 회로도이다. 도 10에 도시되는 /POR 신호 파형 생성 회로는, 도 5에 도시된 /POR 신호 파형 생성 회로에, 새롭게, 지연 회로(400)의 출력인 펄스 신호 PRESET1에 응답하여, /POR 신호를 확실하게 활성화 전위로 하기 위한 리셋트 회로(340)를 포함한다. 리셋트 회로(340)는 전원 노드와 노드 N302 사이에 접속되고, 게이트에 지연 회로(400)로부터의 펄스 신호 PRESET1을 받는 P채널 트랜지스터(341)를 포함한다.

다음에 동작에 대해 설명한다. 도 11은, 실시예 2의 동작을 나타내는 타이밍차트이다. 전원이 접지 전위 (0V)로부터 전원 전위 (5V)까지 약 5ms 걸쳐 상승하는 경우에 있어서의 /POR 회로의 각 노드의 전위 변화를 나타낸 것이다.

시각 T20으로부터 시각 T23까지의 동작은 실시예 1과 마찬가지의 동작을 한다. 그 후, 시각 T23에 펄스 신호 발생 회로(200)로부터 출력된 제1 펄스 신호 PSET를 지연 회로(400)에서 소정 시간(도 11 중 L0으로 나타내는 기간) 지연시킨 제2 펄스 신호 PRESET1이 발생된다. 그리고 이것에 의해 /POR 신호 파형 생성 회로(300)의 셋트 회로(340)에 포함되는 P채널 트랜지스터(341)가 도통한다.

시각 T24가 되면, 이 리셋트 신호 PRESET1에 의해 도통한 P채널 트랜지스터(341)를 통해 노드 N302 및 용량 302c가 충전되고, 노드 N302의 전위가 전원 전위와 거의 같게 된다. 그렇게 하면 노드 N303이 접지 전위가 되고, 계속해서 /POR 신호가 리셋트 레벨 즉, 전원 전위에 리셋트된다. 그리고 최종적으로 시각 T25에 전원 전위가 5V에 도달한다.

이와 같이 구성함으로써, 전원의 전위 상승이 완만히 행해지고 노드 N301에 충전된 전하의 방출 및 노드 N302의 전위 상승에 극단적으로 시간이 걸린 경우, 또는, 제조 상의 문제점에 의해 각 노드의 전위 상승의 밸런스가 무너진 경우에, 확실하게 /POR 신호의 리셋트를 행할 수 있다. 만일, 노드 N301의 전하의 방출이 빠르게 행해진 경우에는, 인버터 I302에 포함되는 P채널 트랜지스터 302p에 의한 충전으로 노드 N302의 전위가 상승하므로, 후에 리셋트용 트랜지스터(341)가 도통하더라도 충전 능력이 강화될 뿐이다.

이상과 같이, 이 실시예 2에 있어서의 /POR 회로에서는, 전원 전압 투입 시의 전원의 전위 상승이 완만한 경우에, 전원 전위 감지용 용량 301c가 그 기능을 충분히 완수하지 않게 되더라도 전원 전위 검출 회로(100)에 있어서 제1 및 제2 모니터 전압으로 전원 전위 검출을 행하고, 또한, 이 출력에 응답하는 펄스 신호 PSET에서 전원 전압 투입 시에 확실하게 내부 회로를 리셋트할 수 있는데 충분한 활성화 전위 즉 접지 전위가 유지되고, 그리고 이 펄스 신호의 지연 신호 PRESET1에 의해 소정 기간 경과 후에, 비활성화 전위가 되는 파형의 /POR 신호를 출력한다.

또한, 펄스 신호 발생 회로로부터 출력되는 제1 펄스 신호를 받고, 제1 펄스 신호를 소정 시간 지연시킨 제2 펄스 신호를 출력하는 지연 회로를 더욱 구비하고, 파워-온 리셋트 신호 파형 생성 회로는 제2 펄스 신호에 따라서 파워-온 리셋트 신호를 비활성화 전위로 하는 리셋트 회로를 더욱 구비한 것이다.

(실시예 3)

도 12는, 본 발명의 실시예 3의 /POR 회로의 구성을 나타낸 블럭도이다. /POR 회로(1300)는 전원 전위의 상승을 검지하는 전원 전위 검출 회로(100), 전원 전위 검출 회로(100)의 출력인 검출 결과를 받아 펄스 신호를 발생하기 위한 펄스 신호 발생 회로(200), 이 펄스 신호 발생 회로(200)로부터 출력되는 펄스 신호 PSET를 받고, 소정 시간 경과 후에 신호 PREST2를 출력하는 타이머 회로(500), 및 펄스 신호 발생 회로(200)로부터 출력되는 펄스 신호 PSET에 의해 /POR 신호를 확실하게 셋트 레벨로 하고, 또한, 타이머 회로(500)로부터의 출력 신호 PRESET2에 따라서 /POR 신호를 확실하게 리셋트 레벨로 하는 /POR 신호 파형 생성 회로(300)를 포함한다. 이 실시예 3의 /POR 회로(1300)는 실시예 2의 /POR 회로(1300)에 비교해볼 때, 지연 회로(400)를 대신하여, 타이머 회로(500)를 설치하고 있는 점에 있어서 다르다. 이하 이 다른 점에 대해 설명한다.

도 13은 도 12에 도시되는 타이머 회로(500)의 구체적 예를 나타낸 블럭도이다. 타이머 회로(500)는 펄스 신호 발생 회로(200)로부터 출력되는 펄스 신호 PSET에 의해서 발신을 개시하는 링오실레이터(540), 이 링오실레이터로부터 발신되는 클럭 신호에 의해 카운터업을 행하는 카운터 회로(510, 520, 530) 및 인버터 I510을 포함한다.

도 13에 도시되는 예에서는, n개의 카운터 회로를 이용한 것으로 나타나 있지만, 타이머 회로에 있어서 카운트하고 싶은 시간에 따라서 카운터 회로의 수가 결정된다.

도 14는 도 13에 도시되는 카운터 회로(510)의 구체적 예를 나타낸 회로도이다. 링오실레이터(540)로부터의 클럭 신호를 인버터 I510으로 반전시킨 신호인 입력 신호 /TN-1을 게이트에 받는 N채널 트랜지스터(503, 506), 링오실레이터(540)로부터의 클럭 신호인 입력 신호 TN-1을 게이트에 받는 N채널 트랜지스터(501, 504), N채널 트랜지스터(503)의 소스와 접지 노드 사이에 접속되고, 게이트에 N채널 트랜지스터(501)의 소스가 접속된 N채널 트랜지스터(502), N채널 트랜지스터(506)의 소스와 접지 노드 사이에 접속되고, 게이트에 N채널 트랜지스터(504)의 소스가 접속된 N채널 트랜지스터(505), 출력 신호 TN, /TN의 데이타를 래치하는 래치 회로 L510을 구성하는 인버터 I501, I502를 포함한다.

또한, 도 14에 도시되는 카운터 회로는, 도 13에 도시되는 타이머 회로(500) 중의 카운터 회로의 가장 하위인 510을 나타내고 있으므로, 카운터 회로의 초기 설정을 행하기 위한 접지 노드와 출력 신호 TN의 출력 노드 사이에 접속되고 게이트에 펄스 신호 PSET를 받는 N채널 트랜지스터(507)도 포함되어 있다.

도 15는, 타이머 회로(500)의 동작을 나타낸 타이밍 차트이다. 지금, 타이머 회로(500)가 도 13에 도시된 바와 같이 n개의 카운터 회로로 구성되어 있다고 하면, 펄스 신호 발생 회로(200)로부터 출력된 펄스 신호 PSET를 받아 링오실레이터(540)가 발진을 개시하고, 이 발진 신호가 카운터 회로에 입력된다. 그 카운터 회로에 의해 소정 시간 L1이 카운트되고, 최종단의 카운터 회로(530)로부터 /POR 신호를 리셋트하기 위한 PRESET2가 출력된다.

도 12에 도시되는 /POR 회로(1300)의 타이머 회로(500) 이외의 회로에 대해서는 실시예 2에서 도시한 것과 동일한 구성이다. 특히, /POR 신호 파형 생성 회로(300)는, 도 8에 도시된 /POR 신호 파형 생성 회로(300)와 마찬가지의 구성이고, 리셋트 회로(340)에 입력되는 PRESET1이 타이머 회로(500)로부터 출력되는 신호 PRESET2로 된다.

다음에 동작에 대해 설명한다. 도 16은, 실시예 3의 동작을 나타내는 타이밍 차트이다. 전원이 접지 전위 (0V)로부터 전원 전위 (5V)까지 약 5ms 걸쳐 상승하는 경우에 있어서의 /POR 회로의 각 노드의 전위 변화를 나타낸 것이다.

시각 T30으로부터 시각 T33까지의 동작은 실시예 1 및 실시예 2와 마찬가지의 동작을 한다.

그 후, 펄스 신호 발생 회로(200)로부터 출력된 펄스 신호 PSET를 타이머 회로(500)에서 소정 시간(도 16 중 L1로 나타내는 기간) 경과 후, 신호 PRESET2가 발생된다. 그리고 이것에 의해 /POR 신호 파형 생성 회로(300)의 셋트 회로(340)에 포함되는 P채널 트랜지스터(341)가 도통한다.

이 동안의 타이머 회로(500)의 동작을 도 15를 기초로 설명한다. 우선, 시각 T33에 펄스 신호 발생 회로(200)로부터의 펄스 신호 PSET를 타이머 회로(500)가 받고, 이에 따라 링오실레이터(540)가 발신을 개시한다. 동시에, 카운터 회로(510)의 N채널 트랜지스터(507)가 도통하여 카운터의 초기 설정이 행해진다. 링오실레이터(540)로부터의 발진 신호에 따라서, 카운터 회로가 순차 카운터업되고, 최종적으로 시각 T33으로부터 L1 기간 경과 후에 최상위의 카운터 회로(530)의 카운트업이 행해지고, 출력 신호 PRESET2가 접지 전위로 된다.

이 타이머 회로(500)는, 전원의 전위 상승의 도중에서, 카운트 동작하는 것이기 때문에 그 점을 충분히 고려한 구성이 필요로 된다.

시각 T34가 되면, 이 리셋트 신호 PRESET2에 의해 도통한 P채널 트랜지스터(341)를 통해 노드 N302 및 용량 302c가 충전되고, 노드 N302의 전위가 전원 전위와 거의 같게 된다. 그렇게 하면 노드 N303이 접지 전위로 되고, 계속해서 /POR 신호가 리셋트 레벨 즉, 전원 전위에 리셋트된다. 그리고 최종적으로 시각 T35에 전원 전위가 5V에 도달한다.

이상과 같이, 이 실시예 3에 있어서의 /POR 회로에서는, 전원 전압 투입 시의 전원의 전위 상승이 완만한 경우에서도 전원 전압 투입 시에 확실하게 내부 회로를 리셋트할 수 있는데 충분한 셋트 레벨 즉 접지 전위가 소정 기간 유지되고, 또한, 그 소정 기간 경과 후에는, 확실하게 리셋트 레벨이 되는 파형의 /POR 신호를 출력할 수 있다.

또한, 펄스 신호 발생 회로로부터 출력되는 제1 펄스 신호를 받고, 이 제1 펄스 신호에 응답하여 소정 시간을 측정하는 타이머 회로를 더욱 구비하고, 파워-온 리셋트 신호 파형 생성 회로는 이 타이머 회로로부터 츨력되는 신호에 따라서 파워 온리 리셋트 신호를 비활성화 전위로 하는 리셋트 회로를 더욱 구비한 것이다.

또한, 타이머 회로는 제1 펄스 신호에 응답하여 발진을 개시하는 발진 회로와 이 발진 회로로부터의 발진 신호를 받아 카운트하는 카운터 회로를 구비한 것이다.

(실시예 4)

도 17은 본 발명의 실시예 4의 파워-온 리셋트 회로를 이용한 DRAM의 블럭도이다. 도 1에 도시된 DRAM과 다른 점은, 입출력 회로(1103)가, 데이타 기록 시에는, 데이타 입출력 단자로부터 입력되는 데이타를 입력하는 입력 회로(1113), 판독 시에는, 메모리 회로(1200)로부터 판독된 데이타를 입출력 단자로부터 출력하는 출력 회로(1123)를 포함하고, 또한, 두개의 전원 단자를 갖고, 특히 출력 회로 전용 전원 배선 Vcc2와 그 밖의 전원 배선 Vcc1이 존재하고, 그리고, 이 두개의 전원 배선 Vcc1과 Vcc2의 전위 변화를 /POR 회로의 전원 전위 검출 회로에서 검출하는 점이다. 또한, 이 실시예 4의 /POR 회로(1300)가 실시예1, 2, 또는 3의 /POR 회로(1300)와 다른 것은, 전원 전위 검출 회로(100)의 구성이다. 이하 다른 점에 대해 설명한다.

도 18은, 도 17에 도시되는 /POR 회로의 전원 전위 검출 회로(100)의 구성을 나타낸 회로도이다. 전원 전위 검출 회로(100)는 제1 전원 전위 모니터 회로(110)와 제2 전원 전위 모니터 회로(120)와, 제1 전원 전위 모니터 회로(110)로부터 출력되는 제1 모니터 전압 및 제2 전원 전위 모니터 회로(120)로부터 출력되는 제2 모니터 전압을 비교하여 비교 결과를 출력하는 비교 회로(130)를 포함한다. 특히, 도 3에 도시된 전원 전위 검출 회로와 다른 점은, 제2 전원 전위 모니터 회로(120)의 전원 노드가 제1 전원 전위 모니터 회로(110)의 전원 노드 Vcc1과는 다른 도 17에 도시되는 출력 전용 전원 배선 Vcc2에 접속되어 있는 점이다.

이상과 같이, 이 실시예 4에 있어서의 /POR 회로에서는 다른 시상수를 갖는 전원 배선 노드의 전위 상승 변화를 전원 전위 검출 회로에서 검출하도록 구성하였으므로 전원 단자와 각 회로 사이의 배선 관계에 의해 발생되는 전원 노드의 전위 상승차를 고려하여 내부 회로를 리셋트할 수 있는데 충분한 셋트 레벨 즉 접지 전위가 유지된 파형의 /POR 신호를 출력할 수 있다.

또, 본 발명에 있어서는, 전원 전위를 5V로서 설명하였지만, 전원 전위가 3V, 2.8V 등 낮은 전원 전압에 있어서 동작하는 디바이스에 있어서, 접지 전위와 전원 전위의 차가 작아진 만큼 전원 전압 투입의 검출에 정밀한 정밀도를 필요로 하기 때문에, 특히 현저한 효과를 얻을 수 있다.

또한, 본원의 파워-온 리셋트 회로는 /POR 신호를 발생하고, 이 /POR 신호가 접지 전위의 기간이 내부 회로를 초기 설정하는 활성화 기간이고, /POR 신호가 전원 전위가 되면 초기 설정이 종료하여 /POR 신호가 비활성인 기간이 되지만, 내부 회로를 초기 설정하는 활성화 기간이 전원 전위이고, 비활성인 기간이 접지 전위인 /POR 신호와는 역위상의 신호, 즉, 셋트 레벨이 전원 전위로 리셋트 레벨이 접지 전위가 되는 신호로 내부 회로의 초기 설정하는 파워-온 리셋트 회로에서도 본 발명을 적용할 수 있는 것은 물론이다.

또한, 제1 및 제2 모니터 전압은 각각 다른 시상수를 갖는 전원 배선의 전위 상승에 응답하여 출력되는 것이다.

또한, 셋트 회로는 파워-온 리셋트 신호의 출력 노드와 파워-온 리셋트 신호의 활성화 전위에 대응하는 소정 노드 사이에 접속되고, 제1 펄스 신호에 응답하여 도통하는 트랜지스터를 구비한 것이다.

이상과 같이, 본 발명에 따른 파워-온 리셋트 회로는, 전원 노드와 접지 노드 사이에 접속된 제1 분압 회로를 포함하고 제1 모니터 전압을 출력하는 제1 전원 전위 모니터 회로와, 전원 노드와 접지 노드 사이에 접속된 제2 분압 회로를 포함하여 제2 모니터 전압을 출력하는 제2 전원 전위 모니터 회로와, 상기 제1 및 제2 모니터 전압을 비교하는 비교 회로를 갖는 전원 전위 검출 회로로부터 출력되는 검출 결과에 응답하여 펄스 신호 발생 회로가 제1 펄스 신호를 출력하고, 이 펄스 신호에 따라서 파워-온 리셋트 신호를 활성화 전위로 하는 셋트 회로를 전원 전위의 상승을 감지하여 파워-온 리셋트 신호를 발생하는 파워-온 리셋트 신호 파형 생성 회로에 설치하였으므로, 파워-온 리셋트 신호 파형 생성 회로에만 의지하지 않고 전원 전위 검출 회로에서도 전원 전압 투입을 검출할 수 있어, 전원 전압 투입 시의 전원의 전위 상승이 완만한 경우에 확실하게 내부 회로를 초기화하는데 충분한 활성화 전위 즉 접지 전위가 유지된 파형의 파워-온 리셋트 신호를 출력할 수 있다.

또한, 전원의 전위 상승에 대한 제1 모니터 전압의 상승이 제2 모니터 전압의 상승보다 빠르게 되도록 구성하였으므로 전원 전위 검출 회로의 전원 전압 투입의 검출 정밀도를 향상시킬 수 있다.

또한, 펄스 신호 발생 회로로부터 출력되는 제1 펄스 신호를 받고, 제1 펄스 신호를 소정 시간 지연시킨 제2 펄스 신호를 출력하는 지연 회로를 더욱 구비하며, 파워-온 리셋트 신호 파형 생성 회로에 제2 펄스 신호에 따라서 파워-온 리셋트 신호를 비활성화 전위하는 리셋트 회로를 설치하였으므로, 전원 전압 투입 시의 전원의 전위 상승이 완만한 경우에서도 확실하게 내부 회로를 초기화하는데 충분한 활성화 전위 즉 접지 전위가 유지되고, 또한, 소정 시간 경과 후에 확실하게 비활성화 전위가 되는 파형의 파워-온 리셋트 신호를 출력할 수 있다.

또한, 펄스 신호 발생 회로로부터 출력되는 제1 펄스 신호를 받고, 상기 제1 펄스 신호에 응답하여 소정 시간을 측정하는 타이머 회로를 더욱 구비하며, 파워-온 리셋트 신호 파형 생성 회로에, 이 타이머 회로로부터 출력되는 신호에 따라서 파워-온 리셋트 신호를 비활성화 전위로 하는 리셋트 회로를 설치하였으므로, 전원 전압 투입 시의 전원의 전위 상승이 완만한 경우에서도 확실하게 내부 회로를 초기화하는데 충분한 활성화 전위 즉 접지 전위가 유지되고, 또한, 소정 시간 경과 후에 확실하게 비활성화 전위가 되는 파형의 파워-온 리셋트 신호를 출력할 수 있다.

또한, 셋트 회로를 파워-온 리셋트 신호의 출력 노드와 상기 파워-온 리셋트 신호의 활성화 전위에 대응하는 소정 노드 사이에 접속되고, 제1 펄스 신호에 응답하여 도통하도록 구성하였으므로, 유효적으로 확실하게 파워-온 리셋트 신호를 활성화 전위로 할 수 있다.

또한, 본 발명에 따른 파워-온 리셋트 회로는, 각각이 전원의 전위 상승에 응답하여 출력되는 제1 모니터 전압과 제2 모니터 전압에 따라서 전원의 전위 상승을 검출하는 전원 전위 검출 회로로부터 출력되는 제1 검출 결과와 제2 검출 결과에 응답하여 펄스 신호 발생 회로가 펄스 신호를 발생하고, 이 펄스 신호에 따라서 파워-온 리셋트 신호를 활성화 전위로 하는 셋트 회로를 지니고, 전원 전위의 상승을 감지하여 상기 파워-온 리셋트 신호를 발생하는 파워-온 리셋트 신호 파형 생성 회로를 갖도록 구성하였으므로, 전원 전압 투입 시의 전원의 전위 상승이 완만한 경우에서도 확실하게 전원 전위 검출 회로가 전원의 투입을 검출할 수 있고, 또한, 전원 전위가 상승 중인 불안정한 상태에서도 확실하게 펄스 신호를 발생시킬 수 있다. 그 때문에, 내부 회로를 초기화하는데 충분한 활성화 전위 즉 접지 전위가 유지된 파형의 파워-온 리셋트 신호를 출력할 수 있다.

또한, 제1 및 제2 모니터 전압은 각각 다른 시상수를 갖는 전원 배선의 전위 상승에 응답하여 출력되도록 구성하였으므로, 특히, 전원 배선이 복수 존재하는 경우에, 각 배선의 전위 상승으로부터 최종적으로 전원 전위의 상승을 검출할 수 있다.

또한, 본 발명에 따른 반도체 장치는, 각각이 전원의 전위의 상승에 응답하여 출력되는 제1 모니터 전압과 제2 모니터 전압에 따라서 전원의 전위 상승을 검출하는 전원 전위 검출 회로와, 전원 전위 검출 회로로부터 출력되는 제1 검출 결과와 제2 검출 결과에 응답하여 펄스 신호를 발생하는 펄스 신호 발생 회로와, 펄스 신호에 따라서 파워-온 리셋트 신호를 활성화 전위로 하는 셋트 회로를 지니고, 전원 전위의 상승을 감지하여 상기 파워-온 리셋트 신호를 발생하는 파워-온 리셋트 신호 파형 생성 회로를 갖는 파워-온 리셋트 회로와, 파워-온 리셋트 신호에 따라서, 초기화되는 내부 회로를 동일칩 상에 집적하였으므로, 전원 전압 투입 시의 전원의 전위 상승이 완만한 경우에서도 확실하게 파워-온 리셋트 신호가 활성화 전위 즉 접지 전위에 유지되고, 동일칩 상의 반도체 장치의 내부 회로의 각 전위가 어느 정도 안정된 시점에서 확실하게 초기화할 수 있다.

또한, 제1 및 제2 모니터 전압은 각각 다른 시상수를 갖는 전원 배선의 전위 상승에 응답하여 출력되도록 구성하였으므로, 동일칩 내에서, 다른 시상수를 갖는 전원 배선이 복수 존재하더라도 전원의 전위 상승을 확실하게 검출할 수 있다.

Claims (3)

1. 전원 노드와 접지 노드 사이에 접속된 제1 분압 회로를 포함하고 제1 모니터 전압을 출력하는 제1 전원 전위 모니터 회로와, 전원 노드와 접지 노드 사이에 접속된 제2 분압 회로를 포함하고 제2 모니터 전압을 출력하는 제2 전원 전위 모니터 회로와, 상기 제1 및 제2 모니터 전압을 비교하는 비교 회로를 갖는 전원 전위 검출 회로와,

   상기 전원 전위 검출 회로로부터 출력되는 검출 결과에 응답하여 제1 펄스 신호를 출력하는 펄스 신호 발생 회로와,

   상기 제1 펄스 신호에 따라서 파워-온 리셋트 신호를 셋트 레벨로 하는 셋트 회로를 지니고, 전원의 전위 상승을 감지하여 상기 파워-온 리셋트 신호를 발생하는 파워-온 리셋트 신호 파형 생성 회로를 구비한 파워-온 리셋트 회로.
2. 전원의 전위 상승에 응답하여 각각 출력되는 제1 모니터 전압과 제2 모니터 전압에 따라서 전원의 전위 상승을 검출하는 전원 전위 검출 회로와,

   상기 전원 전위 검출 회로로부터 출력되는 제1 검출 결과와 제2 검출 결과에 응답하여 펄스 신호를 발생하는 펄스 신호 발생 회로와,

   상기 펄스 신호에 따라서 파워-온 리셋트 신호를 셋트 레벨로 하는 셋트 회로를 지니고, 전원의 전위 상승을 감지하여 상기 파워-온 리셋트 신호를 발생하는 파워-온 리셋트 신호 파형 생성 회로를 갖는 파워-온 리셋트 회로.
3. 파워-온 리셋트 신호에 따라서 초기화되는 내부 회로와, 전원의 전위 상승에 응답하여 각각 출력되는 제1 모니터 전압과 제2 모니터 전압에 따라서 전원의 전위 상승을 검출하는 전원 전위 검출 회로와, 상기 전원 전위 검출 회로로부터 출력되는 제1 검출 결과와 제2 검출 결과에 응답하여 펄스 신호를 발생하는 펄스 신호 발생 회로와, 상기 펄스 신호에 따라서 상기 파워-온 리셋트 신호를 셋트 레벨로 하는 셋트 회로를 지니고, 전원의 전위 상승을 감지하여 상기 파워-온 리셋트 신호를 발생하는 파워-온 리셋트 신호 파형 생성 회로를 갖는 파워-온 리셋트 회로를 동일칩 상에 집적한 반도체 장치.