WO2023176510A1 - 不揮発性メモリ装置 - Google Patents

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WO2023176510A1
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省治 竹中
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ローム株式会社
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Definitions

  • the present disclosure relates to a nonvolatile memory device.
  • nonvolatile memory devices that utilize hot carrier injection into transistors.
  • This type of non-volatile memory device includes first and second transistors, which have the same characteristics in an initial state, as memory elements, and hot carriers are injected into only one of the transistors to change the characteristics of the transistor. .
  • a state in which the drain current of the first transistor is smaller corresponds to a state in which "0" data is stored
  • a state in which the drain current of the second transistor is smaller A state in which the characteristics of the second transistor have changed corresponds to a state in which data "1" is stored.
  • Patent Document 1 the technology related to the above is disclosed in Patent Document 1, for example.
  • the above nonvolatile memory device has a problem in that the size of the memory circuit for storing 1 bit of data becomes large.
  • An object of the present disclosure is to provide a nonvolatile memory device that can downsize a storage circuit that corresponds to one bit of data.
  • the nonvolatile memory device includes a first current mirror that includes a reference element configured as a memory element capable of executing a program operation, and a data element configured as the memory element and targeted for the program operation. and, a reference current generation unit connected to the data element and configured to be able to generate a reference current; a memory circuit having the data element and the reference current generating section; Equipped with In the memory circuit, data can be read based on the magnitude relationship between the current flowing through the data element and the reference current.
  • nonvolatile memory device According to the nonvolatile memory device according to the present disclosure, it is possible to downsize a storage circuit that corresponds to one bit of data.
  • FIG. 1 is a diagram showing the configuration of a nonvolatile memory device according to a comparative example.
  • FIG. 2 is a diagram showing the gate-source voltage dependence of the drain current of a data element.
  • FIG. 3 is a timing chart showing an example of the waveforms of the signal XRST, the voltage V1 on the line Ln1, and the voltage V2 on the line Ln2.
  • FIG. 4 is a diagram showing the configuration of a nonvolatile memory device according to an embodiment of the present disclosure.
  • nonvolatile memory device described below may be configured as a semiconductor integrated circuit.
  • FIG. 1 is a diagram showing the configuration of a nonvolatile memory device 100 according to a comparative example.
  • the nonvolatile memory device 100 includes a memory circuit 105, a first reference element Mr1, a second reference element Mr2, a first reference resistor Rr1, and a second reference resistor Rr2.
  • the memory circuit 105 is a circuit for storing 1 bit of data, and includes a first data element Md1, a second data element Md2, and a sense amplifier SA.
  • the data elements Md1, Md2 and the reference elements Mr1, Mr2 are both configured as memory elements, and more specifically, are configured with NMOS transistors (N-channel MOSFETs (Metal-Oxide-Semiconductor Field Effect Transistors)).
  • NMOS transistors N-channel MOSFETs (Metal-Oxide-Semiconductor Field Effect Transistors)
  • a memory element is an element that can execute a program operation by changing the characteristics of a transistor by hot carrier injection, and is also referred to as an OTP (One Time Programmable) element.
  • the gate and drain of the first reference element Mr1 are short-circuited.
  • a source of the first reference element Mr1 is connected to one end of the first reference resistor Rr1.
  • the other end of the first reference resistor Rr1 is connected to a ground terminal (an end to which a ground potential is applied).
  • the gate of the first data element Md1 is connected to the gate of the first reference element Mr1.
  • a source of the first data element Md1 is connected to a ground terminal.
  • the drain of the first data element Md1 is connected to one input terminal of the sense amplifier SA.
  • the gate and drain of the second reference element Mr2 are short-circuited.
  • the source of the second reference element Mr2 is connected to one end of the second reference resistor Rr2.
  • the other end of the second reference resistor Rr2 is connected to a ground terminal.
  • the gate of the second data element Md2 is connected to the gate of the second reference element Mr2.
  • the source of the second data element Md2 is connected to the ground terminal.
  • the drain of the second data element Md2 is connected to the other input terminal of the sense amplifier SA.
  • a current mirror is configured by the first reference element Mr1 and the first data element Md1, and by the second reference element Mr2 and the second data element Md2.
  • the first reference resistor Rr1 and the second reference resistor Rr2 have the same resistance value.
  • the data elements Md1, Md2 and the reference elements Mr1, Mr2 have the same structure and have the same electrical characteristics before execution of the program operation.
  • the targets of the program operation are data elements Md1 and Md2. Therefore, before execution of the program operation, data elements Md1 and Md2 and reference elements Mr1 and Mr2 have the same gate threshold voltage.
  • Vgs (gate-source voltage) of the data element Md1 is a voltage obtained by adding the voltage generated across the first reference resistor Rr1 to the Vgs of the data element Mr1.
  • the Vgs of the data element Md2 is the voltage obtained by adding the voltage generated across the second reference resistor Rr2 to the Vgs of the data element Mr2.
  • structure is a concept that includes the size of the transistor, and therefore, for any plurality of transistors, having the same structure means that the sizes of the plurality of transistors are also the same. do.
  • the electrical characteristics (gate threshold voltage, etc.) of the plurality of transistors are different.
  • the fact that the structure and electrical characteristics of any plurality of transistors are the same means that they are the same in design, and may actually include errors (i.e., the same is a concept that includes errors). ).
  • the nonvolatile memory device 100 can perform a read operation to read data stored in the data elements Md1 and Md2, and a program operation (write operation) to rewrite the data (logical values) stored in the data elements Md1 and Md2. .
  • the program operation is realized by a program circuit (not shown).
  • the program circuit changes the electrical characteristics of the data elements Md1 and Md2 by injecting hot carriers into the data elements Md1 and Md2. This change increases the gate threshold voltages of data elements Md1 and Md2.
  • the solid line waveform INI represents the gate-source voltage dependence of the drain currents of the data elements Md1 and Md2 before execution of the program operation
  • the dotted line waveform PRG represents the dependence of the drain currents on the gate-source voltage after execution of the program operation. It represents the gate-source voltage dependence of the drain currents of data elements Md1 and Md2. In this way, the programming operation increases the gate threshold voltage Vth.
  • the program operation is executed, for example, by applying a power supply voltage VDD to the gates of the data elements Md1 and Md2, VDD to the sources, and a ground potential (0V) to the drains.
  • the sense amplifier SA corresponds to the stored data value (logical value) based on the magnitude relationship of the respective drain currents Id1 and Id2 of the data elements Md1 and Md2 in the read operation.
  • An output signal Sout is output.
  • drain currents Id1 and Id2 are injected into the first data element Md1 by execution of the program operation, thereby increasing the gate threshold voltage of the first data element Md1.
  • the gate threshold voltage of the first data element Md1 becomes higher than the gate threshold voltage of the second data element Md2. Therefore, the magnitude relationship between drain currents Id1 and Id2 is Id1 ⁇ Id2.
  • a state in which drain current Id1 is smaller than drain current Id2 corresponds to a state in which "0" data is stored. Therefore, in the read operation, when drain current Id1 is smaller than drain current Id2, sense amplifier SA outputs an output signal Sout (low level Sout) corresponding to data "0".
  • the sense amplifier SA includes PMOS transistors (P-channel MOSFETs) PM1 and PM2, switches S1 and S2, switches S3 and S4, and inverters IV1 to IV4.
  • PMOS transistors P-channel MOSFETs
  • the source of the PMOS transistor PM2 is connected to the application terminal of the power supply voltage VDD.
  • the drain of PMOS transistor PM2 is connected to line Ln1.
  • the gate of PMOS transistor PM2 is connected to line Ln2.
  • Line Ln1 is connected to the drain of first data element Md1.
  • Line Ln2 is connected to the drain of second data element Md2.
  • the source of the PMOS transistor PM1 is connected to the application terminal of the power supply voltage VDD.
  • the drain of PMOS transistor PM1 is connected to line Ln2.
  • the gate of PMOS transistor PM1 is connected to line Ln1.
  • a switch S1 is connected between the application end of the power supply voltage VDD and the line Ln1.
  • a switch S2 is connected between the application end of the power supply voltage VDD and the line Ln2.
  • inverter IV1 The input end of inverter IV1 is connected to line Ln1.
  • the output terminal of inverter IV1 is connected to the input terminal of inverter IV2.
  • the output terminal of inverter IV2 is connected to the input terminal of inverter IV3.
  • An output signal Sout is output from the inverter IV3.
  • a switch S3 is connected between the line Ln1 and the ground end. The on/off state of switch S3 is controlled according to the output of inverter IV1.
  • a switch S4 is connected between the line Ln2 and the ground end. The input end of inverter IV4 is connected to line Ln2. The on/off state of switch S4 is controlled according to the output of inverter IV4.
  • a control circuit (not shown) can output a signal XRST, and controls on/off of the switches S1 and S2.
  • FIG. 3 is a timing chart showing an example of the waveforms of the signal XRST, the voltage V1 of the line Ln1, and the voltage V2 of the line Ln2.
  • the operation of the sense amplifier SA will be explained with reference also to FIG.
  • the period during which the signal XRST is at a low level is referred to as a precharge period
  • the period during which the signal XRST is at a high level is referred to as a read period.
  • the drain currents Ir1 and Ir2 are turned off and the switches S1 and S2 are turned on.
  • the gates and sources of the PMOS transistors PM1 and PM2 are short-circuited, and the PMOS transistors PM1 and PM2 are turned off.
  • positive charge is supplied to line Ln1 via switch S1 which is turned on, and voltage V1 reaches the level of power supply voltage VDD.
  • Positive charge is supplied to the line Ln2 via the turned-on switch S2, and the voltage V2 also reaches the level of the power supply voltage VDD. Note that at this time, the outputs of the inverters IV1 and IV4 are at a low level, so the switches S3 and S4 are turned off.
  • drain currents Ir1 and Ir2 are turned on and the switches S1 and S2 are turned off.
  • drain current Id2 flows, voltage V2 decreases, and when drain current Id1 flows, voltage V1 decreases.
  • the nonvolatile memory device 100 although there is no initial value of data, data can be stored by executing a program operation on one of the data elements Md1 and Md2. However, there is a problem in that the size of the storage circuit 105 for storing one bit of data is relatively large. When the nonvolatile memory device 100 supports data of multiple bits (for example, 32 bits), it is necessary to provide the memory circuit 105 for the multiple bits, and there is a demand for miniaturization of the memory circuit 105.
  • multiple bits for example, 32 bits
  • FIG. 4 is a diagram showing the configuration of the nonvolatile memory device 1 according to the embodiment of the present disclosure.
  • the nonvolatile memory device 1 includes a differential amplifier 2, a drive transistor 3, current mirrors 4 to 8, a switch 9, and inverters 10 and 11.
  • the differential amplifier 2 includes input transistors 21 and 22, PMOS transistors 23 and 24, and a resistance element 25.
  • Input transistors 21 and 22 are both composed of NMOS transistors.
  • a reference voltage Vref is applied to the gate of the input transistor 21.
  • a source of input transistor 21 is connected to one end of resistor element 25 .
  • the drain of input transistor 21 is connected to the drain of PMOS transistor 23.
  • the gate and drain of PMOS transistor 23 are short-circuited.
  • the source of the PMOS transistor 23 is connected to the application terminal of the power supply voltage VDD.
  • the gate of PMOS transistor 24 is connected to the gate of PMOS transistor 23.
  • the source of the PMOS transistor 24 is connected to the application terminal of the power supply voltage VDD.
  • the drain of PMOS transistor 24 is connected to the drain of input transistor 22.
  • a source of input transistor 22 is connected to one end of resistance element 25 .
  • the other end of the resistance element 25 is connected to a ground terminal.
  • the drive transistor 3 is composed of an NMOS transistor.
  • a node N1 to which the PMOS transistor 24 and the input transistor 22 are connected is connected to the gate of the drive transistor 3.
  • a source of drive transistor 3 is connected to one end of resistance element R1.
  • the other end of resistance element R1 is connected to a ground terminal.
  • a node N2 to which the drive transistor 3 and the resistance element R1 are connected is connected to the gate of the input transistor 22.
  • a current I21 according to the reference voltage Vref flows through the input transistor 21.
  • the current I21 is mirrored by a current mirror constituted by the PMOS transistors 23 and 24, and becomes a current I24 flowing through the PMOS transistor 24.
  • a current I22 flows through the input transistor 22 in accordance with the sense voltage Vsns generated at the node N2.
  • the gate of the drive transistor 3 is driven according to the balance between the currents I24 and I22, and the on-resistance of the drive transistor 3 is adjusted. That is, the differential amplifier 2 drives the gate of the drive transistor 3 according to the difference between the reference voltage Vref and the sense voltage Vsns. Thereby, the sense voltage Vsns is controlled to match the reference voltage Vref.
  • the differential amplifier 2, drive transistor 3, and resistance element R1 constitute a constant voltage circuit that keeps the sense voltage Vsns constant.
  • the current mirror 4 has an input transistor 41 and an output transistor 42, both of which are composed of PMOS transistors.
  • the current mirror 5 has an input transistor 41 and an output transistor 51, both of which are PMOS transistors.
  • the current mirror 6 has an input transistor 41 and an output transistor 61, both of which are PMOS transistors. That is, the input side transistor 41 is common to the current mirrors 4, 5, and 6.
  • the current mirror 8 includes a reference element 81, a data element 82, and a resistance element R2.
  • the reference element 81 and the data element 82 are both memory elements (OTP elements) formed of NMOS transistors.
  • OTP elements memory elements
  • a memory device is a device that can perform program operations.
  • Data element 82 is the target of the program operation.
  • the gate and drain of the reference element 81 are short-circuited.
  • the source of reference element 81 is connected to one end of resistance element R2.
  • the other end of resistance element R2 is connected to a ground terminal.
  • the gate of data element 82 is connected to the gate of reference element 81.
  • the source of data element 82 is connected to ground.
  • the drain of the drive transistor 3 is connected to the input side transistor 41 of the current mirror 5 (current mirrors 4 and 6).
  • the output side transistor 51 of the current mirror 5 is connected to the drain of the reference element 81.
  • the drain of the data element 82 is connected to the output transistor 61 of the current mirror 6 at a node N3 via an output transistor 72 included in the current mirror 7, which will be described later.
  • Vsns and the current I1 generated by the resistance element R1 are mirrored by the current mirror 5 and become a current I2.
  • Current I2 flows through reference element 81 and resistance element R2.
  • Vgs of the data element 82 is a voltage obtained by adding the voltage generated across the resistor element R2 to the Vgs of the reference element 81.
  • Resistance element R2 is an example of a voltage applying section that applies voltage.
  • the voltage applying section is not limited to a resistive element, and may be formed of, for example, a MOS transistor.
  • the reference element 81 and the data element 82 have the same structure and have the same electrical characteristics before execution of the program operation. Therefore, in the state before the programming operation is executed on the data element 82 (both the reference element 81 and the data element 82 are unprogrammed), the current I3 flowing through the data element 82 satisfies I3>I2.
  • the current I1 is mirrored by the current mirror 6 and becomes a current I4.
  • the node N3 is connected to the input end of the inverter 10.
  • An input end of inverter 11 is connected to an output end of inverter 10.
  • An output signal Sout is output from the output end of the inverter 11.
  • the switch 9 is connected between the application end of the power supply voltage VDD and the node N3.
  • the voltage at the input terminal of the inverter 10 is fixed at a high level, and the output signal Sout is fixed at a high level.
  • the output signal Sout output from the inverter 11 becomes low level. That is, the output signal Sout is output as a signal indicating a state in which "0" is stored.
  • the switch 9 is switched from the reset state to the off state, I4>I3 in the state after executing the program operation on the data element 82, and the voltage at the input terminal of the inverter 10 is maintained at a high level. Therefore, the output signal Sout output from the inverter 11 becomes high level. That is, the output signal Sout is output as a signal indicating a state in which "1" is stored.
  • the current mirror 8 in the state before executing the program operation on the data element 82, the current mirror 8 generates the current I3 which is larger than the current I4 which is the reference current, and executes the program operation on the data element 82. In the state after this, I3 ⁇ I4. Then, by detecting the magnitude relationship between the currents I3 and I4 using the inverters 10 and 11, one bit of data is read out.
  • the nonvolatile memory device 1 has a memory circuit 15.
  • the memory circuit 15 includes a data element 82, an output transistor 72, an output transistor 61, a switch 9, and inverters 10 and 11. In this way, in this embodiment, it is possible to downsize the memory circuit 15 that corresponds to one bit of data. Note that the nonvolatile memory device 1 actually supports a plurality of bits (for example, 32 bits), and the storage circuit 15 is provided for each of the plurality of bits. Further, of the configuration shown in FIG. 4, the configuration other than the memory circuit 15 is a common circuit (common circuit) for a plurality of bits.
  • the voltage to be added to Vgs of the reference element 81 is set with high accuracy by a constant voltage circuit that keeps the sense voltage Vsns constant, the current mirror 5, and the resistive elements R1 and R2. For example, by setting R2 to 1/2 the resistance value of R1, the applied voltage can be set to 1/2 of Vsns.
  • the switch 9 is temporarily connected between the node N3 and the ground terminal, when the switch 9 is switched from the reset state to the off state, in the state after executing the program operation on the data element 82,
  • the voltage at the input terminal of the inverter 10 rises from a low level to a high level by a current I4 (for example, 1 ⁇ A), which is a reference current.
  • a current I4 for example, 1 ⁇ A
  • the switch 9 since the switch 9 is connected between the application terminal of the power supply voltage VDD and the node N3, when the switch 9 is switched from the reset state to the off state, the data element 82 is programmed.
  • the configuration is not limited to the configuration shown in FIG. 4, and the size of the output side transistor 51 may be larger than the size of the output side transistor 61 regarding the output side transistors 51 and 61. Even in this case, the resistance element R2 is not necessary. With such a configuration as well, I3>I4 can be satisfied before a program operation is executed on the data element 82.
  • Current mirror 7 is cascode-connected to current mirror 8 .
  • Current mirror 7 includes an input side transistor 71, an output side transistor 72, and a resistance element 73.
  • the input-side transistor 71 and the output-side transistor 72 are both composed of NMOS transistors.
  • the gate and drain of the input side transistor 71 are short-circuited.
  • the drain of the input transistor 71 is connected to the output transistor 42 of the current mirror 4 .
  • the source of the input side transistor 71 is connected to one end of the resistance element 73.
  • the other end of the resistance element 73 is connected to a ground terminal.
  • the gate of the output side transistor 72 is connected to the gate of the input side transistor 71.
  • the source of the output side transistor 72 is connected to the drain of the data element 82.
  • the drain of output side transistor 72 is connected to node N3.
  • the current I1 is mirrored by the current mirror 4 and becomes a current I5.
  • Current I5 flows through input side transistor 71 and resistance element 73.
  • a voltage lowered by Vgs of the output transistor 72 from a voltage obtained by adding the voltage generated across the resistance element 73 to the Vgs of the input transistor 71 is applied as the drain voltage of the data element 82 .
  • the current I3 can be stabilized by fixing the drain voltage of the data element 82 to a voltage in the saturation region in the Vds-Ids characteristic. Furthermore, it is possible to prevent the drain voltage from increasing in the data element 82, which executes the program operation by injecting hot carriers, and erroneously executing the program operation on the data element 82.
  • the reference element 81 and the data element 82 are not limited to NMOS transistors, but can also be configured with PMOS transistors. When configured with PMOS transistors, the connection relationships of elements other than the reference element 81 and data element 82 are changed as appropriate.
  • the reference element 81 and the data element 82 are not limited to a type of memory element that injects hot carriers, but may be configured of a type of memory element that executes a program operation by injecting electrons into a floating gate, for example.
  • the nonvolatile memory device (1) includes a reference element (81) configured as a memory element capable of executing a program operation, and a reference element (81) configured as the memory element and subject to the program operation.
  • a first current mirror (8) having a data element (82); a reference current generation section (61) connected to the data element and configured to be able to generate a reference current (I4);
  • a memory circuit (15) having the data element and the reference current generating section; Equipped with The memory circuit has a configuration in which data can be read based on the magnitude relationship between the current (I3) flowing through the data element and the reference current (first configuration).
  • the reference current generating section further includes a second current mirror (6) having a first input side transistor (41) and a first output side transistor (61), and the reference current generation section It may also be configured as a first output side transistor (second configuration).
  • the first current mirror (8) includes a voltage adding section (R2) that adds a voltage to the gate-source voltage of the reference element (81). (third configuration).
  • the voltage applying section may be a first resistor (R2) connected to the source of the reference element (81) (fourth configuration).
  • the drive transistor (3) a second resistor (R1) connected to the drive transistor; a differential amplifier (2) that drives the drive transistor based on the difference between a reference voltage (Vref) and a sense voltage (Vsns) generated at a first node (N2) where the drive transistor and the second resistor are connected; and, further comprising a third current mirror (5) having a second input side transistor (41) connected to the drive transistor and a second output side transistor (51) connected to the reference element (81). (fifth configuration).
  • the size of the data element (82) may be larger than the size of the reference element (81) (sixth configuration).
  • the memory circuit (15) has an application terminal for a power supply voltage (VDD), the reference current generation section (61), and the data element (82).
  • VDD power supply voltage
  • the reference current generation section (61) the reference current generation section (61)
  • the data element (82) A configuration including a switch (9) connected between the second node (N3) and the connected second node (N3) may also be used (seventh configuration).
  • a configuration may be adopted in which the fourth current mirror (7) further includes a third resistor (73) connected to the input side transistor (eighth configuration).
  • the present disclosure can be used, for example, in nonvolatile memory devices mounted on various semiconductor devices.
  • Nonvolatile memory device 2 Differential amplifier 3 Drive transistor 4 to 8 Current mirror 9 Switch 10, 11 Inverter 15 Memory circuit 21, 22 Input transistor 23, 24 PMOS transistor 25 Resistance element 41 Input side transistor 42, 51, 61 Output side Transistor 71 Input side transistor 72 Output side transistor 73 Resistance element 81 Reference element 82 Data element 100 Nonvolatile memory device 105 Memory circuit IV1 to IV4 Inverter Md1 First data element Md2 Second data element Mr1 First reference element Mr2 Second reference element PM1, PM2 PMOS transistor R1, R2 Resistance element Rr1 First reference resistor Rr2 Second reference resistor S1, S2 Switch S3, S4 Switch SA Sense amplifier

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Abstract

不揮発性メモリ装置（１）は、プログラム動作を実行可能なメモリ素子として構成されるリファレンス素子（８１）と、前記メモリ素子として構成されプログラム動作の対象であるデータ素子（８２）と、を有する第１カレントミラー（８）と、前記データ素子と接続され、基準電流（Ｉ４）を生成可能に構成される基準電流生成部（６１）と、前記データ素子および前記基準電流生成部を有する記憶回路（１５）と、を備え、前記記憶回路において、前記データ素子に流れる電流（Ｉ３）と、前記基準電流との大小関係に基づきデータの読み出しが可能である。

Description

不揮発性メモリ装置
　本開示は、不揮発性メモリ装置に関する。
　従来、トランジスタへのホットキャリア注入を利用した不揮発性メモリ装置がある。この種の不揮発性メモリ装置は、初期状態において特性が揃えられた第１および第２トランジスタをメモリ素子として備え、いずれか一方のトランジスタに対してのみホットキャリアを注入してトランジスタの特性を変化させる。その後のリード動作では、第１および第２トランジスタに共通のゲート電圧を供給したときのドレイン電流の大小関係に基づき、“０”のデータが記憶されているのか、“１”のデータが記憶されているのかを読み出す。例えば、第１トランジスタのドレイン電流のほうが小さい状態（第１トランジスタの特性が変化した状態）は“０”のデータが記憶されている状態に相当し、第２トランジスタのドレイン電流のほうが小さい状態（第２トランジスタの特性が変化した状態）は“１”のデータが記憶されている状態に相当する。
　なお、上記に関連する技術については、例えば特許文献１に開示されている。
特開２０１１－１０３１５８号公報
　しかしながら、上記のような不揮発性メモリ装置では、１ビット分のデータを記憶するための記憶回路のサイズが大きくなる課題があった。
　本開示は、１ビット分のデータに対応する記憶回路を小型化することが可能な不揮発性メモリ装置を提供することを目的とする。
　例えば、本開示に係る不揮発性メモリ装置は、プログラム動作を実行可能なメモリ素子として構成されるリファレンス素子と、前記メモリ素子として構成されプログラム動作の対象であるデータ素子と、を有する第１カレントミラーと、
　前記データ素子と接続され、基準電流を生成可能に構成される基準電流生成部と、
　前記データ素子および前記基準電流生成部を有する記憶回路と、
　を備え、
　前記記憶回路において、前記データ素子に流れる電流と、前記基準電流との大小関係に基づきデータの読み出しが可能である構成としている。
　本開示に係る不揮発性メモリ装置によれば、１ビット分のデータに対応する記憶回路を小型化することが可能となる。
図１は、比較例に係る不揮発性メモリ装置の構成を示す図である。 図２は、データ素子のドレイン電流のゲート・ソース間電圧依存性を示す図である。 図３は、信号ＸＲＳＴ、ラインＬｎ１の電圧Ｖ１、ラインＬｎ２の電圧Ｖ２の波形例を示すタイミングチャートである。 図４は、本開示の実施形態に係る不揮発性メモリ装置の構成を示す図である。
　以下、例示的な実施形態について、図面を参照して説明する。なお、以下に説明する不揮発性メモリ装置は、半導体集積回路として構成されてもよい。
＜１．比較例＞
　ここでは、本開示の実施形態について説明する前に、比較例について説明する。比較例を説明することで、本開示の実施形態の意義が明らかになる。
　図１は、比較例に係る不揮発性メモリ装置１００の構成を示す図である。不揮発性メモリ装置１００は、記憶回路１０５と、第１リファレンス素子Ｍｒ１と、第２リファレンス素子Ｍｒ２と、第１リファレンス抵抗Ｒｒ１と、第２リファレンス抵抗Ｒｒ２と、を備えている。
　記憶回路１０５は、１ビット分のデータを記憶するための回路であり、第１データ素子Ｍｄ１と、第２データ素子Ｍｄ２と、センスアンプＳＡと、を有している。
　第１データ素子Ｍｄ１と第２データ素子Ｍｄ２との組み合わせにより、“０”のデータまたは“１”のデータが記憶される。
　データ素子Ｍｄ１，Ｍｄ２およびリファレンス素子Ｍｒ１，Ｍｒ２は、ともにメモリ素子として構成され、より具体的にはＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor　Field　Effect　Transistor））により構成される。メモリ素子は、ホットキャリア注入によりトランジスタの特性を変化させることでプログラム動作を実行可能な素子であり、ＯＴＰ（One　Time　Programmable）素子とも称される。
　第１リファレンス素子Ｍｒ１のゲートとドレインは短絡される。第１リファレンス素子Ｍｒ１のソースは、第１リファレンス抵抗Ｒｒ１の一端に接続される。第１リファレンス抵抗Ｒｒ１の他端は、接地端（グランド電位の印加端）に接続される。
　第１データ素子Ｍｄ１のゲートは、第１リファレンス素子Ｍｒ１のゲートに接続される。第１データ素子Ｍｄ１のソースは、接地端に接続される。第１データ素子Ｍｄ１のドレインは、センスアンプＳＡの一方の入力端に接続される。
　第２リファレンス素子Ｍｒ２のゲートとドレインは短絡される。第２リファレンス素子Ｍｒ２のソースは、第２リファレンス抵抗Ｒｒ２の一端に接続される。第２リファレンス抵抗Ｒｒ２の他端は、接地端に接続される。
　第２データ素子Ｍｄ２のゲートは、第２リファレンス素子Ｍｒ２のゲートに接続される。第２データ素子Ｍｄ２のソースは、接地端に接続される。第２データ素子Ｍｄ２のドレインは、センスアンプＳＡの他方の入力端に接続される。
　このように、第１リファレンスＭｒ１と第１データ素子Ｍｄ１、第２リファレンス素子Ｍｒ２と第２データ素子Ｍｄ２とにより、それぞれカレントミラーが構成される。
　第１リファレンス抵抗Ｒｒ１と第２リファレンス抵抗Ｒｒ２は、抵抗値が同じである。データ素子Ｍｄ１，Ｍｄ２およびリファレンス素子Ｍｒ１，Ｍｒ２は、互いに同じ構造を有し、プログラム動作の実行前においては互いに同じ電気的特性を有する。プログラム動作の対象は、データ素子Ｍｄ１，Ｍｄ２である。従って、プログラム動作の実行前においては、データ素子Ｍｄ１，Ｍｄ２およびリファレンス素子Ｍｒ１，Ｍｒ２は互いに同じゲート閾値電圧を有する。データ素子Ｍｄ１のＶｇｓ（ゲート・ソース間電圧）は、データ素子Ｍｒ１のＶｇｓに第１リファレンス抵抗Ｒｒ１の両端間に生じる電圧を付加した電圧となる。データ素子Ｍｄ２のＶｇｓは、データ素子Ｍｒ２のＶｇｓに第２リファレンス抵抗Ｒｒ２の両端間に生じる電圧を付加した電圧となる。
　これにより、データ素子Ｍｄ１，Ｍｄ２におけるプログラム動作の実行前においては、データ素子Ｍｄ１，Ｍｄ２に流れるドレイン電流Ｉｄ１，Ｉｄ２と、リファレンス素子Ｍｒ１，Ｍｒ２に流れるドレイン電流Ｉｒ１，Ｉｒ２との大小関係は、Ｉｄ１＞Ｉｒ１、Ｉｄ２＞Ｉｒ２となる。また、Ｉｒ１＝Ｉｒ２であるため、Ｉｄ１＝Ｉｄ２となる。従って、データ素子Ｍｄ１，Ｍｄ２に流れる電流に差がないため、データ不定となる。すなわち、本構成の不揮発性メモリ装置１００では、データ素子Ｍｄ１，Ｍｄ２にプログラム動作を実行していない状態でのデータの初期値は設定されない。
　ここで、トランジスタについて、構造とは、トランジスタのサイズを含む概念であり、従って、任意の複数のトランジスタについて、構造が互いに同じであるとは、複数のトランジスタのサイズも互いに同じであることを意味する。或る複数のトランジスタの構造が互いに同じであるとき、当該複数のトランジスタに対してプログラム動作によるホットキャリア注入が行われていないのであれば、当該複数のトランジスタの電気的特性（ゲート閾値電圧などを含む）も互いに同じとなる。ただし、任意の複数のトランジスタの構造および電気的特性が同じであるとは、設計上、それらが同じであることを意味し、実際には誤差を含みうる（すなわち、同じとは誤差を含む概念であると解される）。
　不揮発性メモリ装置１００では、データ素子Ｍｄ１，Ｍｄ２に記憶されたデータを読み出すためのリード動作と、データ素子Ｍｄ１，Ｍｄ２に記憶されるデータ（論理値）を書き換えるプログラム動作（ライト動作）を実行できる。
　プログラム動作は、プログラム回路（図示せず）により実現される。プログラム回路は、プログラム動作において、データ素子Ｍｄ１，Ｍｄ２にホットキャリアを注入することでデータ素子Ｍｄ１，Ｍｄ２の電気的特性を変化させる。この変化により、データ素子Ｍｄ１，Ｍｄ２のゲート閾値電圧が上昇する。ここで、図２において、実線波形ＩＮＩは、プログラム動作の実行前におけるデータ素子Ｍｄ１，Ｍｄ２のドレイン電流のゲート・ソース間電圧依存性を表しており、点線波形ＰＲＧは、プログラム動作の実行後におけるデータ素子Ｍｄ１，Ｍｄ２のドレイン電流のゲート・ソース間電圧依存性を表している。このように、プログラム動作により、ゲート閾値電圧Ｖｔｈが上昇する。
　プログラム動作は、例えば、データ素子Ｍｄ１，Ｍｄ２のゲートに電源電圧ＶＤＤ、ソースにＶＤＤ、ドレインにグランド電位（０Ｖ）がそれぞれ印加されことで実行される。
　ドレイン電流Ｉｒ１，Ｉｒ２が供給される状態において、センスアンプＳＡは、リード動作においてデータ素子Ｍｄ１，Ｍｄ２の各ドレイン電流Ｉｄ１，Ｉｄ２の大小関係に基づき、記憶されたデータの値（論理値）に対応する出力信号Ｓｏｕｔを出力する。
　プログラム動作実行前のデータ素子Ｍｄ１，Ｍｄ２のうち、プログラム動作の実行により第１データ素子Ｍｄ１にホットキャリアが注入されることで、第１データ素子Ｍｄ１のゲート閾値電圧が上昇する。これにより、プログラム動作の実行後において、第１データ素子Ｍｄ１のゲート閾値電圧は第２データ素子Ｍｄ２のゲート閾値電圧よりも高くなる。このため、ドレイン電流Ｉｄ１，Ｉｄ２の大小関係は、Ｉｄ１＜Ｉｄ２となる。ドレイン電流Ｉｄ１がドレイン電流Ｉｄ２よりも小さい状態は、“０”のデータが記憶されている状態に相当する。このため、リード動作において、ドレイン電流Ｉｄ１がドレイン電流Ｉｄ２よりも小さいとき、センスアンプＳＡは、“０”のデータに対応する出力信号Ｓｏｕｔ（ローレベルのＳｏｕｔ）を出力する。
　一方、プログラム動作実行前のデータ素子Ｍｄ１，Ｍｄ２のうち、プログラム動作の実行により第２データ素子Ｍｄ２にホットキャリアが注入されることで、第２データ素子Ｍｄ２のゲート閾値電圧が上昇する。これにより、プログラム動作の実行後において、第２データ素子Ｍｄ２のゲート閾値電圧は第１データ素子Ｍｄ１のゲート閾値電圧よりも高くなる。このため、ドレイン電流Ｉｄ１，Ｉｄ２の大小関係は、Ｉｄ１＞Ｉｄ２となる。ドレイン電流Ｉｄ１がドレイン電流Ｉｄ２よりも大きい状態は、“１”のデータが記憶されている状態に相当する。このため、リード動作において、ドレイン電流Ｉｄ１がドレイン電流Ｉｄ２よりも大きいとき、センスアンプＳＡは、“１”のデータに対応する出力信号Ｓｏｕｔ（ハイレベルのＳｏｕｔ）を出力する。
　図１に示すように、センスアンプＳＡは、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳＦＥＴ）ＰＭ１，ＰＭ２と、スイッチＳ１，Ｓ２と、スイッチＳ３，Ｓ４と、インバータＩＶ１～ＩＶ４と、を有する。
　ＰＭＯＳトランジスタＰＭ２のソースは、電源電圧ＶＤＤの印加端に接続される。ＰＭＯＳトランジスタＰＭ２のドレインは、ラインＬｎ１に接続される。ＰＭＯＳトランジスタＰＭ２のゲートは、ラインＬｎ２に接続される。ラインＬｎ１は、第１データ素子Ｍｄ１のドレインに接続される。ラインＬｎ２は、第２データ素子Ｍｄ２のドレインに接続される。
　ＰＭＯＳトランジスタＰＭ１のソースは、電源電圧ＶＤＤの印加端に接続される。ＰＭＯＳトランジスタＰＭ１のドレインは、ラインＬｎ２に接続される。ＰＭＯＳトランジスタＰＭ１のゲートは、ラインＬｎ１に接続される。
　電源電圧ＶＤＤの印加端とラインＬｎ１との間には、スイッチＳ１が接続される。電源電圧ＶＤＤの印加端とラインＬｎ２との間には、スイッチＳ２が接続される。
　インバータＩＶ１の入力端は、ラインＬｎ１に接続される。インバータＩＶ１の出力端は、インバータＩＶ２の入力端に接続される。インバータＩＶ２の出力端は、インバータＩＶ３の入力端に接続される。インバータＩＶ３から出力信号Ｓｏｕｔが出力される。
　ラインＬｎ１と接地端との間には、スイッチＳ３が接続される。インバータＩＶ１の出力に応じてスイッチＳ３のオンオフが制御される。ラインＬｎ２と接地端との間には、スイッチＳ４が接続される。インバータＩＶ４の入力端は、ラインＬｎ２に接続される。インバータＩＶ４の出力に応じてスイッチＳ４のオンオフが制御される。
　制御回路（図示せず）は、信号ＸＲＳＴを出力可能であり、スイッチＳ１，Ｓ２のオンオフを制御する。
　ここで、図３は、信号ＸＲＳＴ、ラインＬｎ１の電圧Ｖ１、ラインＬｎ２の電圧Ｖ２の波形例を示すタイミングチャートである。図３も参照して、センスアンプＳＡの動作について説明する。リード動作において、信号ＸＲＳＴがローレベルとなる期間をプリチャージ期間と称し、ハイレベルとなる期間をリード期間と称する。
　信号ＸＲＳＴがローレベルとなる期間であるプリチャージ期間においては、ドレイン電流Ｉｒ１，Ｉｒ２はオフとされ、スイッチＳ１，Ｓ２はオンとされる。これにより、ＰＭＯＳトランジスタＰＭ１，ＰＭ２のゲート・ソース間が短絡され、ＰＭＯＳトランジスタＰＭ１，ＰＭ２はオフとなる。また、オンとされたスイッチＳ１を介してラインＬｎ１に正の電荷が供給され、電圧Ｖ１は電源電圧ＶＤＤのレベルに達する。オンとされたスイッチＳ２を介してラインＬｎ２に正の電荷が供給され、電圧Ｖ２も電源電圧ＶＤＤのレベルに達する。なお、このとき、インバータＩＶ１，ＩＶ４の出力はローレベルとなるので、スイッチＳ３，Ｓ４はオフとされる。
　そして、信号ＸＲＳＴがローレベルからハイレベルに切り替えられてプリチャージ期間からリード期間へ移行すると、ドレイン電流Ｉｒ１，Ｉｒ２はオンとされ、スイッチＳ１，Ｓ２はオフとされる。ドレイン電流Ｉｄ２が流れる場合、電圧Ｖ２が低下し、ドレイン電流Ｉｄ１が流れる場合、電圧Ｖ１が低下する。
　第１データ素子Ｍｄ１にプログラム動作を実行した後でのリード動作では、Ｉｄ１＝０であり、Ｉｄ２＞Ｉｄ１であるため、電圧Ｖ２が低下する（図３のＶ２（Ｉｄ２＞Ｉｄ１））。電圧Ｖ２が閾値Ｔｈに達すると、インバータＩＶ４の出力がローレベルからハイレベルに切り替わり、スイッチＳ４がオンに切り替えられる。これにより、電圧Ｖ２＝０Ｖとなり、ＰＭＯＳトランジスタＰＭ２はオンとなり、電圧Ｖ１＝ＶＤＤとなる。このとき、ＰＭＯＳトランジスタＰＭ１はオフとなる。従って、インバータＩＶ３から出力される出力信号Ｓｏｕｔは、ローレベルとなる。すなわち、出力信号Ｓｏｕｔは、“０”が記憶されている状態を示す信号として出力される。
　一方、第２データ素子Ｍｄ２にプログラム動作を実行した後でのリード動作では、Ｉｄ２＝０であり、Ｉｄ２＜Ｉｄ１であるため、電圧Ｖ１が低下する。電圧Ｖ１が閾値Ｔｈに達すると、インバータＩＶ１の出力がローレベルからハイレベルに切り替わり、スイッチＳ３がオンに切り替えられる。これにより、電圧Ｖ１＝０Ｖとなり、ＰＭＯＳトランジスタＰＭ１はオンとなり、電圧Ｖ２＝ＶＤＤとなる。このとき、ＰＭＯＳトランジスタＰＭ２はオフとなる。従って、インバータＩＶ３から出力される出力信号Ｓｏｕｔは、ハイレベルとなる。すなわち、出力信号Ｓｏｕｔは、“１”が記憶されている状態を示す信号として出力される。
　上記のように、比較例に係る不揮発性メモリ装置１００においては、データの初期値はないが、データ素子Ｍｄ１，Ｍｄ２のうち一方にプログラム動作を実行することでデータを記憶できる。しかしながら、１ビット分のデータを記憶するための記憶回路１０５のサイズが比較的に大きいという課題があった。不揮発性メモリ装置１００が複数ビット（例えば３２ビットなど）のデータに対応する場合、記憶回路１０５を複数ビット分設ける必要があり、記憶回路１０５の小型化が要望される。
＜２．本開示の実施形態＞
　上記のような課題を解決すべく、本開示の実施形態が実施される。以下、本開示の実施形態について説明する。図４は、本開示の実施形態に係る不揮発性メモリ装置１の構成を示す図である。
　不揮発性メモリ装置１は、差動アンプ２と、駆動トランジスタ３と、カレントミラー４～８と、スイッチ９と、インバータ１０，１１と、を備えている。
　差動アンプ２は、入力トランジスタ２１，２２と、ＰＭＯＳトランジスタ２３，２４と、抵抗素子２５と、を有している。入力トランジスタ２１，２２は、いずれもＮＭＯＳトランジスタにより構成される。入力トランジスタ２１のゲートには、基準電圧Ｖｒｅｆが印加される。入力トランジスタ２１のソースは、抵抗素子２５の一端に接続される。入力トランジスタ２１のドレインは、ＰＭＯＳトランジスタ２３のドレインに接続される。ＰＭＯＳトランジスタ２３のゲートとドレインは短絡される。ＰＭＯＳトランジスタ２３のソースは、電源電圧ＶＤＤの印加端に接続される。ＰＭＯＳトランジスタ２４のゲートは、ＰＭＯＳトランジスタ２３のゲートに接続される。ＰＭＯＳトランジスタ２４のソースは、電源電圧ＶＤＤの印加端に接続される。ＰＭＯＳトランジスタ２４のドレインは、入力トランジスタ２２のドレインに接続される。入力トランジスタ２２のソースは、抵抗素子２５の一端に接続される。抵抗素子２５の他端は、接地端に接続される。
　駆動トランジスタ３は、ＮＭＯＳトランジスタにより構成される。ＰＭＯＳトランジスタ２４と入力トランジスタ２２とが接続されるノードＮ１は、駆動トランジスタ３のゲートに接続される。駆動トランジスタ３のソースは、抵抗素子Ｒ１の一端に接続される。抵抗素子Ｒ１の他端は、接地端に接続される。駆動トランジスタ３と抵抗素子Ｒ１とが接続されるノードＮ２は、入力トランジスタ２２のゲートに接続される。
　差動アンプ２において、入力トランジスタ２１には、基準電圧Ｖｒｅｆに応じた電流Ｉ２１が流れる。電流Ｉ２１は、ＰＭＯＳトランジスタ２３，２４により構成されるカレントミラーによりミラーリングされて、ＰＭＯＳトランジスタ２４を流れる電流Ｉ２４とされる。入力トランジスタ２２には、ノードＮ２に生じるセンス電圧Ｖｓｎｓに応じた電流Ｉ２２が流れる。電流Ｉ２４とＩ２２のバランスに応じて駆動トランジスタ３のゲートが駆動され、駆動トランジスタ３のオン抵抗が調整される。すなわち、差動アンプ２は、基準電圧Ｖｒｅｆとセンス電圧Ｖｓｎｓとの差分に応じて駆動トランジスタ３のゲートを駆動する。これにより、センス電圧Ｖｓｎｓは、基準電圧Ｖｒｅｆと一致するように制御される。差動アンプ２、駆動トランジスタ３、および抵抗素子Ｒ１により、センス電圧Ｖｓｎｓを一定とする定電圧回路が構成される。
　カレントミラー４は、いずれもＰＭＯＳトランジスタにより構成される入力側トランジスタ４１と出力側トランジスタ４２とを有する。カレントミラー５は、いずれもＰＭＯＳトランジスタにより構成される入力側トランジスタ４１と出力側トランジスタ５１とを有する。カレントミラー６は、いずれもＰＭＯＳトランジスタにより構成される入力側トランジスタ４１と出力側トランジスタ６１とを有する。すなわち、カレントミラー４，５，６において入力側トランジスタ４１は共通である。
　カレントミラー８は、リファレンス素子８１と、データ素子８２と、抵抗素子Ｒ２と、を有する。リファレンス素子８１およびデータ素子８２は、いずれもＮＭＯＳトランジスタにより構成されるメモリ素子（ＯＴＰ素子）である。先述したように、メモリ素子は、プログラム動作を実行可能な素子である。データ素子８２が、プログラム動作の対象である。
　リファレンス素子８１のゲートとドレインは、短絡される。リファレンス素子８１のソースは、抵抗素子Ｒ２の一端に接続される。抵抗素子Ｒ２の他端は、接地端に接続される。データ素子８２のゲートは、リファレンス素子８１のゲートに接続される。データ素子８２のソースは、接地端に接続される。
　駆動トランジスタ３のドレインは、カレントミラー５（カレントミラー４，６）の入力側トランジスタ４１に接続される。カレントミラー５の出力側トランジスタ５１は、リファレンス素子８１のドレインに接続される。
　データ素子８２のドレインは、後述するカレントミラー７に含まれる出力側トランジスタ７２を介してカレントミラー６の出力側トランジスタ６１にノードＮ３で接続される。
　センス電圧Ｖｓｎｓと抵抗素子Ｒ１により生成される電流Ｉ１は、カレントミラー５によりミラーリングされ、電流Ｉ２となる。電流Ｉ２は、リファレンス素子８１と抵抗素子Ｒ２を流れる。データ素子８２のＶｇｓは、リファレンス素子８１のＶｇｓに抵抗素子Ｒ２の両端間に生じる電圧を付加した電圧となる。抵抗素子Ｒ２は、電圧を付加する電圧付加部の一例である。電圧付加部としては、抵抗素子に限らず、例えばＭＯＳトランジスタにより構成してもよい。
　リファレンス素子８１とデータ素子８２は、同じ構造を有し、プログラム動作の実行前においては互いに同じ電気的特性を有する。従って、データ素子８２にプログラム動作を実行する前の状態（リファレンス素子８１およびデータ素子８２ともに未プログラムの状態）では、データ素子８２に流れる電流Ｉ３は、Ｉ３＞Ｉ２となる。
　一方、電流Ｉ１は、カレントミラー６によりミラーリングされ、電流Ｉ４となる。カレントミラー６の出力側トランジスタ６１に流れる電流Ｉ４は、基準電流となる。すなわち、出力側トランジスタ６１は、基準電流生成部の一例である。例えば、Ｉ１＝Ｉ２＝Ｉ４＝１μＡとすれば、データ素子８２にプログラム動作を実行する前の状態で、例えばＩ３＝３μＡとなる。
　ノードＮ３は、インバータ１０の入力端に接続される。インバータ１１の入力端は、インバータ１０の出力端に接続される。インバータ１１の出力端から出力信号Ｓｏｕｔが出力される。
　スイッチ９は、電源電圧ＶＤＤ     の印加端とノードＮ３との間に接続される。スイッチ９をオン状態としたリセット状態では、インバータ１０の入力端の電圧がハイレベルに固定され、出力信号Ｓｏｕｔはハイレベルに固定される。リセット状態からスイッチ９がオフ状態に切り替えられると、データ素子８２にプログラム動作を実行する前の状態で、Ｉ３＞Ｉ４となり、ノードＮ３に電流が引かれ、インバータ１０の入力端の電圧がローレベルまで低下する。例えば上記の電流値の例の場合は、Ｉ３＝３μＡ、Ｉ４＝１μＡであるため、ノードＮ３に２μＡの電流が引かれる。これにより、インバータ１１から出力される出力信号Ｓｏｕｔは、ローレベルとなる。すなわち、出力信号Ｓｏｕｔは、“０”が記憶されている状態を示す信号として出力される。
　一方、データ素子８２にプログラム動作を実行した後の状態では、データ素子８２のゲート閾値電圧が高くなり、Ｉ３＝０となる。リセット状態からスイッチ９がオフ状態に切り替えられると、データ素子８２にプログラム動作を実行した後の状態では、Ｉ４＞Ｉ３となり、インバータ１０の入力端の電圧はハイレベルに維持される。従って、インバータ１１から出力される出力信号Ｓｏｕｔは、ハイレベルとなる。すなわち、出力信号Ｓｏｕｔは、“１”が記憶されている状態を示す信号として出力される。
　このように、本実施形態では、データ素子８２にプログラム動作を実行する前の状態では、カレントミラー８により基準電流である電流Ｉ４よりも大きい電流Ｉ３を生成し、データ素子８２にプログラム動作を実行した後の状態では、Ｉ３＜Ｉ４としている。そして、インバータ１０，１１により電流Ｉ３，Ｉ４の大小関係を検知することで、１ビットのデータを読み出している。
　不揮発性メモリ装置１は、記憶回路１５を有する。記憶回路１５は、データ素子８２と、出力側トランジスタ７２と、出力側トランジスタ６１と、スイッチ９と、インバータ１０，１１と、を有する。このように、本実施形態では、１ビット分のデータに対応する記憶回路１５を小型化することが可能である。なお、不揮発性メモリ装置１は実際には複数ビット（例えば３２ビット）に対応しており、記憶回路１５は複数ビットのビットごとに設けられる。また、図４に示す構成のうち記憶回路１５以外の構成は、複数ビットについて共通の回路（コモン回路）となる。
　また、本実施形態では、センス電圧Ｖｓｎｓを一定とする定電圧回路、カレントミラー５、および抵抗素子Ｒ１，Ｒ２により、リファレンス素子８１のＶｇｓに付加する電圧を精度良く設定している。例えば、Ｒ２をＲ１の１／２の抵抗値とすることで、上記付加する電圧をＶｓｎｓの１／２とすることができる。
　また、スイッチ９を仮にノードＮ３と接地端との間に接続している場合は、リセット状態からスイッチ９をオフ状態に切り替えた場合に、データ素子８２にプログラム動作を実行した後の状態では、基準電流である電流Ｉ４（例えば１μＡ）によりインバータ１０の入力端の電圧がローレベルからハイレベルへ立ち上がる。これに対し、本実施形態では、スイッチ９を電源電圧ＶＤＤの印加端とノードＮ３との間に接続しているため、リセット状態からスイッチ９をオフ状態に切り替えた場合に、データ素子８２にプログラム動作を実行する前の状態では、ノードＮ３に引かれる電流（Ｉ３－Ｉ４＝例えば２μＡ）によりインバータ１０の入力端の電圧がハイレベルからローレベルへ低下する。従って、ノードＮ３に引かれる電流がＩ４よりも大きいため、読み出し時間を短くすることができる。
　なお、図４に示す構成に限らず、カレントミラー８においては、データ素子８２のサイズをリファレンス素子８１のサイズよりも大きくしてもよい（データ素子８２のサイズ：リファレンス素子８１のサイズ＝１：Ｍ（Ｍ＞１））。この場合、抵抗素子Ｒ２は不要である。このような構成によっても、データ素子８２にプログラム動作を実行する前の状態で、電流Ｉ２よりも大きな電流Ｉ３を流すことが可能であり、Ｉ３＞Ｉ４とすることができる。
　また、図４に示す構成に限らず、出力側トランジスタ５１，６１について出力側トランジスタ５１のサイズを出力側トランジスタ６１のサイズよりも大きくしてもよい。この場合でも、抵抗素子Ｒ２は不要である。このような構成によっても、データ素子８２にプログラム動作を実行する前の状態で、Ｉ３＞Ｉ４とすることができる。
　次に、カレントミラー７について述べる。カレントミラー７は、カレントミラー８に対してカスコード接続される。カレントミラー７は、入力側トランジスタ７１と、出力側トランジスタ７２と、抵抗素子７３と、を有する。
　入力側トランジスタ７１および出力側トランジスタ７２は、いずれもＮＭＯＳトランジスタにより構成される。入力側トランジスタ７１のゲートとドレインは、短絡される。入力側トランジスタ７１のドレインは、カレントミラー４の出力側トランジスタ４２に接続される。入力側トランジスタ７１のソースは、抵抗素子７３の一端に接続される。抵抗素子７３の他端は、接地端に接続される。出力側トランジスタ７２のゲートは、入力側トランジスタ７１のゲートに接続される。出力側トランジスタ７２のソースは、データ素子８２のドレインに接続される。出力側トランジスタ７２のドレインは、ノードＮ３に接続される。
　電流Ｉ１は、カレントミラー４によりミラーリングされ、電流Ｉ５となる。電流Ｉ５は、入力側トランジスタ７１および抵抗素子７３を流れる。入力側トランジスタ７１のＶｇｓに対して、抵抗素子７３の両端間に生じる電圧を付加した電圧から出力側トランジスタ７２のＶｇｓだけ低下した電圧が、データ素子８２のドレイン電圧として印加される。
　これにより、データ素子８２のドレイン電圧を、Ｖｄｓ－Ｉｄｓ特性における飽和領域の電圧に固定することで、電流Ｉ３を安定化させることができる。また、ホットキャリアを注入してプログラム動作を実行する方式のデータ素子８２においてドレイン電圧が高くなって、誤ってデータ素子８２にプログラム動作が実行されてしまうことを抑制できる。
＜３．その他＞
　本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
　例えば、リファレンス素子８１およびデータ素子８２は、ＮＭＯＳトランジスタに限らず、ＰＭＯＳトランジスタにより構成することも可能である。ＰＭＯＳトランジスタにより構成する場合、リファレンス素子８１およびデータ素子８２以外の素子は適宜、接続関係を変更される。
　また、例えば、リファレンス素子８１およびデータ素子８２は、ホットキャリアを注入する方式に限らず、例えばフローティングゲートに電子を注入してプログラム動作を実行する方式のメモリ素子により構成してもよい。
＜４．付記＞
　以上のように、例えば、本開示に係る不揮発性メモリ装置（１）は、プログラム動作を実行可能なメモリ素子として構成されるリファレンス素子（８１）と、前記メモリ素子として構成されプログラム動作の対象であるデータ素子（８２）と、を有する第１カレントミラー（８）と、
　前記データ素子と接続され、基準電流（Ｉ４）を生成可能に構成される基準電流生成部（６１）と、
　前記データ素子および前記基準電流生成部を有する記憶回路（１５）と、
　を備え、
　前記記憶回路において、前記データ素子に流れる電流（Ｉ３）と、前記基準電流との大小関係に基づきデータの読み出しが可能である構成としている（第１の構成）。
　また、上記第１の構成において、第１入力側トランジスタ（４１）と、第１出力側トランジスタ（６１）と、を有する第２カレントミラー（６）をさらに備え、前記基準電流生成部は、前記第１出力側トランジスタである構成としてもよい（第２の構成）。
　また、上記第１または第２の構成において、前記第１カレントミラー（８）は、前記リファレンス素子（８１）のゲート・ソース間電圧に対して電圧を付加する電圧付加部（Ｒ２）を有する構成としてもよい（第３の構成）。
　また、上記第３の構成において、前記電圧付加部は、前記リファレンス素子（８１）のソースに接続される第１抵抗（Ｒ２）である構成としてもよい（第４の構成）。
　また、上記第１から第４のいずれかの構成において、駆動トランジスタ（３）と、
　前記駆動トランジスタに接続される第２抵抗（Ｒ１）と、
　基準電圧（Ｖｒｅｆ）と、前記駆動トランジスタと前記第２抵抗とが接続される第１ノード（Ｎ２）に生じるセンス電圧（Ｖｓｎｓ）との差分に基づき前記駆動トランジスタを駆動する差動アンプ（２）と、
　前記駆動トランジスタが接続される第２入力側トランジスタ（４１）と、前記リファレンス素子（８１）に接続される第２出力側トランジスタ（５１）と、を有する第３カレントミラー（５）と、をさらに備える構成としてもよい（第５の構成）。
　また、上記第１または第２の構成において、前記データ素子（８２）のサイズは、前記リファレンス素子（８１）のサイズよりも大きい構成としてもよい（第６の構成）。
　また、上記第１から第６のいずれかの構成において、前記記憶回路（１５）は、電源電圧（ＶＤＤ）の印加端と、前記基準電流生成部（６１）と前記データ素子（８２）とが接続される第２ノード（Ｎ３）との間に接続されるスイッチ（９）を有する構成としてもよい（第７の構成）。
　また、上記第１から第７のいずれかの構成において、第３入力側トランジスタ（７１）と、前記データ素子（８２）のドレインに接続される第３出力側トランジスタ（７２）と、前記第３入力側トランジスタに接続される第３抵抗（７３）と、を有する第４カレントミラー（７）をさらに備える構成としてもよい（第８の構成）。
　本開示は、例えば、各種の半導体装置に搭載される不揮発性メモリ装置に利用することが可能である。
　　　１　　　不揮発性メモリ装置
　　　２　　　差動アンプ
　　　３　　　駆動トランジスタ
　　　４～８　カレントミラー
　　　９　　　スイッチ
　　　１０，１１　　インバータ
　　　１５　　　記憶回路
　　　２１，２２　　入力トランジスタ
　　　２３，２４　　ＰＭＯＳトランジスタ
　　　２５　　　抵抗素子
　　　４１　　　入力側トランジスタ
　　　４２，５１，６１　出力側トランジスタ
　　　７１　　　入力側トランジスタ
　　　７２　　　出力側トランジスタ
　　　７３　　　抵抗素子
　　　８１　　　リファレンス素子
　　　８２　　　データ素子
　　　１００　　　不揮発性メモリ装置
　　　１０５　　　記憶回路
　　　ＩＶ１～ＩＶ４　インバータ
　　　Ｍｄ１　　　第１データ素子
　　　Ｍｄ２　　　第２データ素子
　　　Ｍｒ１　　　第１リファレンス素子
　　　Ｍｒ２　　　第２リファレンス素子
　　　ＰＭ１，ＰＭ２　ＰＭＯＳトランジスタ
　　　Ｒ１，Ｒ２　　抵抗素子
　　　Ｒｒ１　　　第１リファレンス抵抗
　　　Ｒｒ２　　　第２リファレンス抵抗
　　　Ｓ１，Ｓ２　　スイッチ
　　　Ｓ３，Ｓ４　　スイッチ
　　　ＳＡ　　　センスアンプ

Claims (8)

  1. 　プログラム動作を実行可能なメモリ素子として構成されるリファレンス素子と、前記メモリ素子として構成されプログラム動作の対象であるデータ素子と、を有する第１カレントミラーと、
    　前記データ素子と接続され、基準電流を生成可能に構成される基準電流生成部と、
    　前記データ素子および前記基準電流生成部を有する記憶回路と、
    　を備え、
    　前記記憶回路において、前記データ素子に流れる電流と、前記基準電流との大小関係に基づきデータの読み出しが可能である、不揮発性メモリ装置。
  2. 　第１入力側トランジスタと、第１出力側トランジスタと、を有する第２カレントミラーをさらに備え、
    　前記基準電流生成部は、前記第１出力側トランジスタである、請求項１に記載の不揮発性メモリ装置。
  3. 　前記第１カレントミラーは、前記リファレンス素子のゲート・ソース間電圧に対して電圧を付加する電圧付加部を有する、請求項１または請求項２に記載の不揮発性メモリ装置。
  4. 　前記電圧付加部は、前記リファレンス素子のソースに接続される第１抵抗である、請求項３に記載の不揮発性メモリ装置。
  5. 　駆動トランジスタと、
    　前記駆動トランジスタに接続される第２抵抗と、
    　基準電圧と、前記駆動トランジスタと前記第２抵抗とが接続される第１ノードに生じるセンス電圧との差分に基づき前記駆動トランジスタを駆動する差動アンプと、
    　前記駆動トランジスタが接続される第２入力側トランジスタと、前記リファレンス素子に接続される第２出力側トランジスタと、を有する第３カレントミラーと、
    　をさらに備える、請求項１から請求項４のいずれか１項に記載の不揮発性メモリ装置。
  6. 　前記データ素子のサイズは、前記リファレンス素子のサイズよりも大きい、請求項１または請求項２に記載の不揮発性メモリ装置。
  7. 　前記記憶回路は、電源電圧の印加端と、前記基準電流生成部と前記データ素子とが接続される第２ノードとの間に接続されるスイッチを有する、請求項１から請求項６のいずれか１項に記載の不揮発性メモリ装置。
  8. 　第３入力側トランジスタと、前記データ素子のドレインに接続される第３出力側トランジスタと、前記第３入力側トランジスタに接続される第３抵抗と、を有する第４カレントミラーをさらに備える、請求項１から請求項７のいずれか１項に記載の不揮発性メモリ装置。
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