JP2005251315A - メモリ装置 - Google Patents

Abstract

【課題】従来のメモリ装置は、動作時におけるメモリ素子の読み出し電流の設定が、メモリ素子の特性とは独立して変化するため、十分な読み出し特性が得られないという問題があった。
【解決手段】メモリ素子５１と同じ特性の参照メモリ素子５０を用いた参照回路１と、この参照回路１に流れる電流量を参照してメモリ素子の読み出し電流を設定するメモリ通電回路２とを備えた。参照メモリ素子５０にはハイまたはロウに相当する論理値を書き込み、参照メモリ素子５０が流せる電流量は検流回路２０により検知する。この構成により、メモリ素子に書き込んだ値を、高い信頼性で論理信号へ変換し読み出すことが可能となる。
【選択図】図１

Description

本発明は、半導体メモリ装置に関し、特にＭＯＮＯＳメモリに代表される不揮発性メモリの読み出し回路の構成に関する。

現在では、さまざまな種類の不揮発メモリ装置が利用されている。その中で、ＭＯＮＯＳメモリを用いたメモリ装置は、通常のＣＭＯＳ半導体製造プロセスで形成可能なメモリ素子の代表として挙げられる。ＭＯＮＯＳメモリの読み出し回路については多くの提案をみるところである。

ＭＯＮＯＳメモリの読み出し回路の知られている従来技術を図８を用いて説明する。１１１は通電スイッチ、１１２は読み出しスイッチ、１１３は選択スイッチ、３１ａはインバータ、３１ｂはインバータ、５１はメモリ素子である。
図８は、知られている従来技術のメモリ装置の１ビット分の読み出しに必要な回路を示している。ここでのメモリ機能を備えたメモリ素子５１は、ＭＯＮＯＳ構造を有するＮチャネル電界効果トランジスタ（以下ＮＭＯＳＦＥＴと略記）である。これにＮＭＯＳＦＥＴである選択スイッチ１１３が接続して１ビット分のメモリを構成し、さらに読み出しスイッチ１１２（ＮＭＯＳＦＥＴ）を介してメモリ通電回路である通電スイッチ１１１が接続する。
通電スイッチ１１１はＰチャネルＭＯＳ電界効果トランジスタ（以下ＰＭＯＳＦＥＴ）で構成しており、このトランジスタのオン抵抗により通電電流を設定する。通電スイッチ１１１は通常のオン状態として使い、ゲート端子は読み出し回路自体の電源電位（ここではＶｓｓとした）に接続して用いる。

知られている従来技術のメモリ装置において、データ（論理値）の読み出し動作について説明する。読み出し時には、読み出し回路がメモリ素子の接続状態を以下のように設定する。
読み出し用に選択されたメモリ素子５１に対し選択スイッチ１１３のゲート端子をハイレベル（ここでは接地電位）にして導通状態とし、さらに読み出しスイッチ１１２のゲート端子をハイレベルにして導通状態とし、通電スイッチ１１１にメモリ素子を接続する。メモリ素子５１のゲート電位およびソース電位は電源電位Ｖｓｓ（例えば−１．５Ｖ）とし、通電スイッチ１１１によってメモリ素子５１へ通電がなされた結果、メモリ素子５１のドレイン端子に現れる電圧を、論理判定回路であるインバータ３１ａへ入力し、さらにこの出力をインバータ３１ｂを用いて２値化する。

知られている従来技術のメモリ装置におけるＭＯＮＯＳ構造のメモリ素子は、例えば、論理値としてロウを書き込んだ場合、あるいは消去状態では、ディプリーション型のＭＯＳＦＥＴの電流特性となり、逆にハイレベルを書き込んだ場合は、エンハンスメント型のＭＯＳＦＥＴとして動作する。
したがって、前者の場合は通電スイッチ１１１よりもメモリ素子５１の抵抗成分が高くなり、メモリ素子５１のドレイン端子には電源電位Ｖｓｓに近い電位が現れ、インバータを２つ（インバータ３１ａ、３１ｂ）を介することでロウレベルの出力を得る。また、後者の場合では、通電スイッチ１１１よりもメモリ素子５１の抵抗成分が低くなり、メモリ素子５１のドレイン端子には接地電位に近い電位が現れ、インバータ２つを介してハイレベルの出力を得る。

知られている従来技術のメモリ装置においては、メモリ素子の読み出し特性は、メモリ
通電回路である通電スイッチ１１１のオン抵抗の特性と、メモリ素子５１の電流特性と、論理判定回路であるインバータ３１ａの論理しきい値とに大きく依存する。しかしながら、これらの各特性には直接的にほとんど相関がなく、さらにこれら回路素子の温度特性も独立である。

例えば、僅かな製造プロセス条件の変動により、データを書き込んでから比較的短い期間が経過しただけで、高温下では読み出しが出来ないといったことが起こり得る。すなわち、知られている従来技術では、十分な記憶保持（リテンション）特性を得るのに許容される製造プロセスの変動幅は極めて小さく、使用温度範囲も限られてしまうという問題があった。

このような問題を解決するため、多くの提案がなされている（例えば、特許文献１参照）。

特許文献１に示した従来技術においては、アズ状態（製造プロセスが終了し、完成したばかりの状態）のメモリ素子と実際にデータを書き込んだメモリ素子との読み出し出力をコンパレータ回路により比較出力する手法が提案されている。

図９は特許文献１に示した従来技術を示す回路図である。アズ状態のメモリ素子とデータを書き込んだメモリ素子とを比較する回路を示したものであって、その主旨を逸脱しないように書き直した図である。１２０は図８で示した回路、１１０はアズ電圧発生回路、１１５は参照メモリ素子でありアズ状態のままのメモリ素子、１１４はコンパレータである。図９では図を見易くするために選択スイッチ１１３と読み出しスイッチ１１２とは省略した。
この従来のメモリ装置は、図８に示した回路と同様の回路１２０と、これと同じ構成でかつメモリ素子をアズ状態のままとした参照メモリ素子１１５によって構成したアズ電圧発生回路１１０との出力電圧同士をコンパレータ１１４にそれぞれ入力し、通常のメモリ出力とアズ状態のメモリ出力との出力電圧を比較するというものである。

特開平８−１３８３８６号公報（第７−８頁、第２図）

ところが、特許文献１に示した従来技術についても、アズ状態は安定している保証がないうえに、メモリへ通電する回路そのものは図８に示した回路と同じであり、読み出し回路が持つ問題点は解決しているとは言えない。さらに、ワード長と同じ数だけコンパレータ回路が必要であり、１ワードのビット数が増えるほど回路面積が大きくなるという問題もあった。

本発明は上記の欠点を改善し、比較的簡素な回路構成で読み出し信頼性の高いメモリ装置を提供することを目的とする。

本発明のメモリ装置は、上記目的を達成するために、以下のような構造を採用する。

メモリ素子を１つ以上備えたメモリ回路と、メモリ回路中の所定のメモリ素子へ論理値を書き込みまたは消去を行う書き込み回路と、メモリ回路の書き込み済み論理値を読み出す読み出し回路とを備えたメモリ装置であって、
読み出し回路は、メモリ素子の電流特性を基準としてメモリ素子の読み出し電流を動的に設定することを特徴とする。

読み出し回路は、メモリ素子と同じ構造を有する参照メモリ素子を備えた参照回路と、参照回路に流れる電流量を参照してメモリ素子の読み出し電流量を設定するメモリ通電回路と、を備えたことを特徴とする。

メモリ素子を１つ以上備えたメモリ回路と、メモリ回路中の所定のメモリ素子へ論理値を書き込みまたは消去を行う書き込み回路と、メモリ回路の書き込み済み論理値を読み出す読み出し回路とを備えたメモリ装置であって、
読み出し回路は、メモリ素子と同じ構造を有する参照メモリ素子を備えた参照回路と、参照回路に流れる電流量を参照してメモリ素子の読み出し電流量を設定するメモリ通電回路とを備え、
読み出し回路は、メモリ素子の電流特性を基準とし、かつ参照メモリ素子が流せる電流とは異なる電流量をメモリ素子の読み出し電流として動的に設定することを特徴とする。

参照回路は、参照メモリ素子に直列に接続し、参照メモリ素子に流れる電流量を検知する検流回路を備えたことを特徴とする。

検流回路およびメモリ通電回路は、トランジスタを備えた回路であり、メモリ通電回路の電流量を検流回路からカレントミラーによって設定することを特徴とする。

参照メモリ素子は、ハイあるいはロウのいずれかの論理値を書き込んだ状態で参照回路内で動作することを特徴とする。

参照回路は、参照メモリ素子に並列に接続し、検流回路に流れる電流量を増加させるバイパス回路を備えたことを特徴とする。

バイパス回路は、メモリ素子と同じ構造を有し、参照メモリ素子とは異なる論理値を書き込んだ状態で、参照回路内で動作することを特徴とする。

メモリ素子を１つ以上備えたメモリ回路と、メモリ回路中の所定のメモリ素子へ論理値を書き込みまたは消去を行う書き込み回路と、メモリ回路の書き込み済み論理値を読み出す読み出し回路とを備えたメモリ装置であって、
読み出し回路は、メモリ素子の出力電圧を論理信号に変換して出力する論理判定回路を備え、かつメモリ素子の電流特性と論理判定回路のしきい値電圧とを基準にメモリ素子の読み出し電流を動的に設定することを特徴とする。

メモリ素子を１つ以上備えたメモリ回路と、メモリ回路中の所定のメモリ素子へ論理値を書き込みまたは消去を行う書き込み回路と、メモリ回路の書き込み済み論理値を読み出す読み出し回路とを備えたメモリ装置であって、
読み出し回路は、メモリ素子と同じ構造を有する参照メモリ素子と参照メモリ素子に流れる電流量を検知する検流回路とからなる参照回路と、検流回路に流れる電流量を参照してメモリ素子の読み出し電流量を設定するメモリ通電回路と、を備えたことを特徴とする。

メモリ素子は、ＭＯＮＯＳメモリあるいはＭＮＯＳメモリであることを特徴とする。

本発明のメモリ装置は、メモリ素子と同じ構造である参照メモリ素子を含む参照回路を備え、参照メモリ素子の電流特性からメモリ素子の読み出し電流量を動的に設定する構成とした。このような構成とすることによって、従来は各ビット毎に必要であったメモリ出
力用のコンパレータは必要なく、参照用のメモリ素子も１つで済むため、簡素な回路構成でありながら製造プロセス変動に強い、高信頼性を備えたメモリ装置が提供可能となる。また、メモリ素子の温度変化に応じて、適切な読み出し電流が自動的に設定できるため、メモリ装置の動作温度範囲を広くできるといった効果も有する。

以下図面を用いて本発明の実施形態について説明する。図１は、本発明のメモリ装置の構成の全体を説明する回路図である。

まず図１を用いて本発明のメモリ装置の全体構成について説明する。１は参照回路、２はメモリ通電回路、３は論理判定回路、４はメモリ回路、４ａは第１のワード、４ｂは第２のワード、７はアドレス回路、８は入出力回路、１０は読み出し回路、１００はメモリ装置である。
本発明を適用したメモリ装置１００は、読み出し回路１０とメモリ回路４とアドレス回路７と入出力回路８とで構成する。メモリ装置１００には、装置外部との信号のやりとりのため、複数の信号線であるデータバスＳ１およびアドレスバスＳ２と、メモリ装置１００に読み出しあるいは書き込み動作を指定する制御信号Ｓ３とを備えている。メモリ装置１００の全体的な構成は一般的であるので、読み出し回路１０の周辺以外の構成については簡単な説明にとどめる。

メモリ回路４は、一度に読み出せるワード（例えば１６ビット）を一単位としたメモリワードを複数備えている（第１のワード４ａ、第２のワード４ｂ）。また、アドレス回路７は、アドレスバスＳ２によって指定されたメモリ回路４内のメモリワードを読み書きするために選択し、そのメモリワードを読み出し回路１０や入出力回路８へ接続する回路ブロックである。

入出力回路８は、メモリ装置１００の書き込み時には、データバスＳ１から得たデータ（論理値）をメモリ回路４内の各メモリ素子へ書き込むのに必要な信号や電圧を生成し印加するための書き込み回路と、読み出し回路１０から得たメモリの出力信号をデータバスＳ１から出力するための回路を含む回路ブロックである。

読み出し回路１０は、アドレス回路７が選択した所定のメモリワードに通電動作を行うメモリ通電回路２と、メモリワードの各ビットへの通電電流量を決定するための参照回路１と、メモリワードが出力した信号を論理信号に変換し出力する論理判定回路３とで構成する。

本発明のメモリ装置を構成するメモリ素子としては、上記の背景技術で説明したものと同じＭＯＮＯＳメモリを用いる。本発明のメモリ装置における、データ（論理値）の書き込み時に関しては、一般的な書き込み動作と同様、入出力回路８中の図示しない書き込み回路がメモリ素子の各端子の電位関係を以下のように設定する。
すなわち、選択したメモリ素子のバルク（ウェル）端子およびソース端子の電位をハイレベル（本例では接地電位である０Ｖ）とし、ゲート端子の電位を書き込み電位、例えば−９Ｖとすることにより消去動作を行う。さらにメモリ素子のゲート端子の電位をハイレベルとし、バルク端子およびソース端子の電位を−９Ｖとすることにより書き込み操作を行う。この際にメモリ素子に書き込まれる論理値はハイに相当する。ロウの論理値を書き込む際にはソース端子をハイレベルとする。この結果、メモリ素子は論理値に対応した状態を保持する。

また本メモリ装置における、データ（論理値）の読み出し時に関しては、入出力回路８中の図示しない書き込み回路がメモリ素子の各端子の電位関係を以下のように設定する。
すなわち、選択したメモリ素子のバルク（ウェル）端子とゲート端子とおよびソース端子の電位を電源電位（例えば−１．５Ｖ）とし、さらにメモリ素子に所定の読み出し電流を通電することにより読み出し動作を行う。読み出し電流を設定するための構成については後述する。

［第１の実施例の説明：図１、図２、図３］
次に図２および図３を用いて本発明の実施例１におけるメモリ装置の構成および動作について説明する。図２は、本発明の実施例１における構成を説明する回路図である。図３は、本発明の実施例１における要部回路素子の電流特性を示した特性図である。図１と図２と図３とを参照しつつ実施例１を説明する。

図２は、メモリ装置の読み出し動作時の回路の状態を簡略化して示したものである。１は参照回路、２０は検流回路、２１は通電素子、３１ａと３１ｂはインバータ、５０は参照メモリ回路、５１はメモリ素子である。図２において、説明上重要でない回路素子、例えばメモリ素子を選択するためや、読み出し時に常に導通状態となるようなスイッチ素子は省略し、メモリ装置の読み出し時に入出力回路８やメモリ回路４が、選択されたメモリ素子に印加する電位が電源電位Ｖｓｓと等しくなる端子は直接電源電位Ｖｓｓに接続したように図示した。以下、電源電圧とは接地−Ｖｓｓ間の電圧とする。
図３は、図２中の主な回路素子の静特性を示した電流特性図である。横軸は各回路素子の接地電位から見たドレイン電位を示し、縦軸は同回路素子に流れる電流量を示している。

参照回路１は、参照メモリ素子５０と検流回路２０とで構成する。また読み出し用に選択されたメモリワード中の１ビットの例としてメモリ素子５１を示した。
参照メモリ素子５０は、図１に示すメモリ回路４の中のメモリ素子と同じ構造を有する回路素子である。メモリ素子５１および参照メモリ素子５０は、ＭＯＮＯＳ構造を有するＮＭＯＳＦＥＴである。

本発明の実施例１では、参照メモリ素子５０は論理値としてロウを書き込んだ状態で動作するものとし、かつこのときはＭＯＳＦＥＴとしてはディプリーション型であるとする。したがって、参照メモリ素子５０のゲート−ソース電圧を０Ｖとしても比較的大きな電流が流れる（図３上の曲線Ｃ５０）。

参照メモリ素子５０には、直列に検流回路２０が接続する。検流回路２０は、ゲート−ドレイン間を短絡したＰＭＯＳＦＥＴであり飽和領域で動作させる。この電流特性は、図３上の曲線Ｃ２０で示したとおりであり、曲線Ｃ２０と曲線Ｃ５０との交点が参照回路１の動作点Ｐとなる。すなわち参照回路１には動作点Ｐから導かれる参照電流Ｉｒが流れることとなる。

図１に示すメモリ通電回路２の１ビット分である通電素子２１は、ＰＭＯＳＦＥＴで構成し、同じＰＭＯＳＦＥＴである検流回路２０とカレントミラー回路を構成する。さらに検流回路２０のチャネル幅に対して、通電素子２１のチャネル幅は０．９倍になるようにした。これによりメモリ通電回路２は、選択されたメモリワードの各ビットに対して、参照電流Ｉｒよりも１０％少ない電流まで流すことが可能な定電流回路を構成する（図３上の曲線Ｃ２１）。

なお、この検流回路２０と通電素子２１との流せる電流比率は、メモリ素子５１の出力を論理値として確実に判定するためのマージン、特にメモリ素子５１が参照メモリ素子５０と同じディプリーション型であっても確実に論理値ロウとして読みとるためのマージン
であり、メモリ素子の同一チップ内での面内差（ばらつき）に応じて適宜設定できる。例えば、メモリ素子がチップ面内でほとんど特性に差がない製造プロセス下であれば、この比率はより１００％に近い値でよい。

さらにインバータ３１ａおよびインバータ３１ｂは、図１に示す論理判定回路３の１ビット分を構成する。メモリ素子５１に通電することで得られた出力は、インバータ３１ａに入力しさらにこの出力をインバータ３１ｂに入力することでメモリ１ビット分の読み出し出力を得る。

メモリワードが読み出し用に選択されると、選択されたメモリワード中の各メモリ素子は、それぞれメモリ通電回路２中の通電素子に接続し、メモリ通電回路２は、各メモリ素子に通電動作を行う。

読み出されるメモリ素子５１に論理値ハイが書き込まれている場合、本発明の実施例１では、メモリ素子５１はエンハンスメント型のＭＯＳＦＥＴとして動作する。このときのメモリ素子５１は、（メモリ素子５１と同じ特性を有する参照メモリ素子５０に論理値ロウを書き込んで得た）参照電流Ｉｒの０．９倍よりもはるかに少ない電流しか流すことができない。このため、メモリ素子５１のドレイン端子の電位は、電源電圧の１／２のレベルよりも上側（ハイレベル側）に大きくシフトする。
メモリ素子５１に論理値ハイを書き込んだ電流特性が図３上の曲線Ｃ５１Ｈであるとすると、メモリ通電回路２の１ビット分の通電特性である曲線Ｃ２１と曲線Ｃ５１Ｈとの交点である動作点ＱＨがメモリ素子５１のドレイン端子に現れる。この出力は接地電位に近いため、この電位を受けて図１に示す論理判定回路３で該当するビット（インバータ３１ｂ）は確実にハイレベルを出力可能となる。

読み出されるメモリ素子５１に論理値ロウが書き込まれている場合、本発明の実施例１では、メモリ素子５１はディプリーション型のＭＯＳＦＥＴとして動作する。このときのメモリ素子５１は、参照電流Ｉｒとほぼ同じ電流が流すことができるが、メモリ通電回路２の１ビット分の通電電流は参照電流Ｉｒよりも１０％絞ってあり、メモリ素子５１には参照電流Ｉｒよりも少ない電流しか流れない。このため、メモリ素子５１のドレイン端子の電位は、電源電圧の１／２のレベルよりも下側（ロウレベル側）に大きくシフトする。
メモリ素子５１に論理値ロウを書き込んだ電流特性が図３上の曲線Ｃ５１Ｌであるとすると、メモリ通電回路２の１ビット分の通電特性である曲線Ｃ２１と曲線Ｃ５１Ｌとの交点である動作点ＱＬがメモリ素子５１のドレイン端子に現れる。この出力は電源電位に近いため、この電位を受けて論理判定回路３で該当するビット（インバータ３１ｂ）は確実にロウレベルを出力可能となる。

上記のような実施形態に従えば、特にメモリ素子がディプリーション状態で安定な回路素子であるような場合において、十分な記憶保持特性を得ることが可能となる。

［第２の実施例の説明：図１、図４、図５］
次に図４および図５を用いて本発明の実施例２におけるメモリ装置の構成および動作にについて説明する。図４は、本発明の実施例２における構成を説明する回路図である。図５は、本発明の実施例２における要部回路素子の電流特性を示した電流特性図である。図１と図４と図５とを参照しつつ実施例２を説明する。

図４もメモリ装置の読み出し動作時の回路の状態を簡略化して示したものであり、説明上重要でない回路素子は省略した。また図５は、主な回路素子の静特性を示したものであり、軸の表記は図３と同様である。実施例２は実施例１と類似しているため、図４と図５
とを用いた実施例２の説明においては、特に異なる部分について説明する。

参照回路１は、参照メモリ素子５０と検流回路２０とバイパス回路１０１とを有する。また、図２に示すように図４における構成においても、読み出し用に選択されたメモリワード中の１ビットの例としてメモリ素子５１が必要であるが、図４では省略した。
参照メモリ素子５０は、図１に示すメモリ回路４の中のメモリ素子と同じ構造を有する回路素子で構成する。メモリ素子５１および参照メモリ素子５０は、ＭＯＮＯＳ構造を有するＮＭＯＳＦＥＴである。

本発明の実施例２では、参照メモリ素子５０は論理値としてハイを書き込んだ状態で動作するものとし、かつこのときはＭＯＳＦＥＴとしてはエンハンスメント型であるとする。したがって、参照メモリ素子５０のゲート−ソース電圧を０Ｖとするとほとんど電流が流れない（図５上の曲線Ｃ５０）。

参照メモリ素子５０には直列に検流回路２０が接続する。検流回路２０はゲート−ドレイン間を短絡したＰＭＯＳＦＥＴであり飽和領域で動作させる。この電流特性は、図５上の曲線Ｃ２０で示したとおりである。さらに参照メモリ素子５０に並列に定電流回路であるバイパス回路１０１を接続する。
バイパス回路１０１の流せる電流は、定電流ΔＩである。参照メモリ素子５０とバイパス回路１０１とが流せる電流の和（図５上の曲線Ｃ５０＋ΔＩ）と曲線Ｃ２０との交点が参照回路の動作点Ｐとなる。参照回路１に流れる全電流量は参照電流Ｉｒとする。

なお、バイパス回路１０１の流す定電流ΔＩは、メモリ素子５１の出力を論理値として確実に判定するためのマージン、特にメモリ素子５１が参照メモリ素子５０と同じエンハンスメント型であっても確実に論理値ハイとして読みとるためのマージンであり、メモリ素子の同一チップ内での面内差（ばらつき）に応じて適宜設定できる。例えば、メモリ素子がチップ面内でほとんど特性に差がない製造プロセス下であれば、定電流ΔＩはより小さい値（数μＡまたはそれ以下）でよい。

メモリ通電回路２の１ビット分である通電素子はＰＭＯＳＦＥＴで構成し、同じＰＭＯＳＦＥＴである検流回路２０とカレントミラー回路を構成する。ここでは検流回路２０のチャネル幅と、メモリ通電回路２の各通電素子のチャネル幅とを等しくした。これによりメモリ通電回路２は、選択されたメモリワードの各ビットに対して、参照電流Ｉｒに等しい電流を流すことが可能な定電流回路を構成する（図５上の曲線Ｃ２１）。

メモリワードが読み出し用に選択されると、選択されたメモリワード中の各メモリ素子は、それぞれメモリ通電回路２の中の通電素子に接続し、メモリ通電回路２は、各メモリ素子に通電動作を行う。

読み出されるメモリ素子５１に論理値ハイが書き込まれている場合、本発明の実施例２では、メモリ素子５１はエンハンスメント型のＭＯＳＦＥＴとして動作する。このときのメモリ通電回路２は、（メモリ素子５１とほぼ同じ特性を有する参照メモリ素子５１にハイレベルを書き込んで得た）参照電流Ｉｒに等しい電流を流すことができる。一方のメモリ素子は、参照電流Ｉｒより定電流ΔＩだけ少ない電流しか流すことができない。このため、メモリ素子５１のドレイン端子の電位は、電源電圧の１／２のレベルよりも上側（ハイレベル側）に大きくシフトする。
メモリ素子５１に論理値ハイを書き込んだ電流特性が図５上の曲線Ｃ５１Ｈであるとすると、メモリ通電回路２の１ビット分の通電特性である曲線Ｃ２１と曲線Ｃ５１Ｈとの交点である動作点ＱＨがメモリ素子５１のドレイン端子に現れる。この出力は、接地電位に近いため、この電位を受けて論理判定回路３で該当するビット（インバータ３１ｂ）は確
実にハイレベルを出力可能となる。

読み出されるメモリ素子５１に論理値ロウが書き込まれている場合、本発明の実施例２では、メモリ素子５１はディプリーション型のＭＯＳＦＥＴとして動作する。このときのメモリ通電回路２は、参照電流Ｉｒに等しい電流を流すことができるが、メモリ素子５１は参照電流Ｉｒよりはるかに多い電流を流すことができる。このため、メモリ素子５１のドレイン端子の電位は、電源電圧の１／２のレベルよりも下側（ロウレベル側）に大きくシフトする。
メモリ素子５１に論理値ロウを書き込んだ電流特性が図５上の曲線Ｃ５１Ｌであるとすると、メモリ通電回路２の１ビット分の通電特性である曲線Ｃ２１と曲線Ｃ５１Ｌとの交点である動作点ＱＬがメモリ素子５１のドレイン端子に現れる。この出力は、電源電位に近いため、この電位を受けて論理判定回路３で該当するビット（インバータ３１ｂ）は確実にロウレベルを出力可能となる。

上記のような実施例に従えば、特にメモリ素子がエンハンスメント状態で安定な回路素子であるような場合においても十分な記憶保持特性を得ることが可能である。

［第３の実施例の説明：図１、図６、図７］
次に図６および図７を用いて本発明の実施例３におけるメモリ装置の構成および動作について説明する。図６は、本発明の実施例３における構成を説明する回路図である。図７は、本発明の実施例３における要部回路素子の電流特性を示した電流特性図である。図１と図６と図７とを参照しつつ実施例３を説明する。

図６もメモリ装置の読み出し動作時の回路の状態を簡略化して示したものであり、説明上重要でない回路素子は省略した。また図７は、主な回路素子の静特性を示したものであり、軸の表記は図３と同様である。実施例３は実施例２と類似しているため、図６と図７とを用いた実施例３の説明においては、特に異なる部分について説明する。

参照回路１は、参照メモリ素子５０と検流回路２０とバイパス回路１０１とを有する。また、図２や図４に示すように図６における構成においても、読み出し用に選択されたメモリワード中の１ビットの例としてメモリ素子５１が必要であるが、図６では省略した。
参照メモリ素子５０は、図１に示すメモリ回路４の中のメモリ素子と同じ構造を有する回路素子で構成する。メモリ素子５１および参照メモリ素子５０は、ＭＯＮＯＳ構造を有するＮＭＯＳＦＥＴである。

本発明の実施例３では、参照メモリ素子５０は論理値としてハイレベルを書き込んだ状態で動作するものとし、かつこのときはＭＯＳＦＥＴとしてはエンハンスメント型であるとする。したがって、参照メモリ素子５０のゲート−ソース電圧を０Ｖとするとほとんど電流が流れない（図７上の曲線Ｃ５０）。

実施例３の参照回路１は、論理判定回路３の中の各ビットのインバータと同じ構成であるしきい値生成回路１０２を備えている。しきい値生成回路１０２は、入出力間を短絡することでインバータ回路の論理しきい値（Ｖｔｈ）を出力する電圧生成回路として動作する。

また、実施例３の参照回路１は、差動増幅回路であるアンプ１０３を備えている。アンプ１０３の正入力端子には参照メモリ素子５０のドレイン端子が接続し、アンプの負入力端子にはしきい値生成回路１０２の出力が接続する。そして、アンプ１０３の出力端子は参照信号Ｖｒｅｆとしてメモリ通電回路２の各通電素子のゲート端子に接続する。

参照メモリ素子５０には直列に検流回路２０が接続する。検流回路２０はＰＭＯＳＦＥＴである。検流回路２０のゲート端子にも参照信号Ｖｒｅｆが接続する。また、参照メモリ素子５０には並列に定電流回路であるバイパス回路１０１を接続する。
バイパス回路１０１の流せる電流は定電流ΔＩである。定電流ΔＩの設定に関しては上記実施例２に従う。

上記のように参照回路１を構成することにより、アンプ１０３は、参照メモリ素子５０のドレイン端子の電位と、しきい値生成回路１０２の出力電位とが等しくなるように動作する。
この結果、参照メモリ素子５０とバイパス回路１０１との流せる電流の和（図７上の曲線Ｃ５０＋ΔＩ）としきい値生成回路１０２の出力電圧との交点が参照回路１の動作点Ｐとなる。参照回路１に流れる全電流量は参照電流Ｉｒとする。

メモリ通電回路２の１ビット分である通電素子２１はＰＭＯＳＦＥＴで構成し、同じＰＭＯＳＦＥＴである検流回路２０とカレントミラー回路を構成する。ここでは検流回路２０のチャネル幅と、メモリ通電回路２の各通電素子のチャネル幅とは等しくした。これによりメモリ通電回路２は、選択されたメモリ素子の各ビットに対して、参照電流Ｉｒに等しい電流を流すことが可能な定電流回路を構成する（図７上の曲線Ｃ２１）。

メモリワードが読み出し用に選択されると、選択されたメモリワード中の各メモリ素子は、それぞれメモリ通電回路２の各通電素子に接続し、メモリ通電回路２は、各メモリ素子に通電動作を行う。

読み出されるメモリ素子５１に論理値ハイが書き込まれている場合、本発明の実施例３ではメモリ素子５１はエンハンスメント型のＭＯＳＦＥＴとして動作する。このときメモリ通電回路２の通電素子２１は、参照電流Ｉｒに等しい電流を流すことができる。一方のメモリ素子５１は参照電流Ｉｒより定電流ΔＩだけ少ない電流しか流すことができない。このため、メモリ素子５１のドレイン端子の電位は、少なくとも論理判定回路３のインバータ３１ａのしきい値よりも上側（ハイレベル側）にシフトする。
メモリ素子５１に論理値ハイを書き込んだ電流特性が図７上の曲線Ｃ５１Ｈであるとすると、メモリ通電回路２の１ビット分の通電特性である曲線Ｃ２１と曲線Ｃ５１Ｈとの交点である動作点ＱＨがメモリ素子のドレイン端子に現れる。この出力は接地電位に近いため、この電位を受けて論理判定回路３で該当するビット（インバータ３１ｂ）は確実にハイレベルを出力可能となる。

読み出されるメモリ素子５１に論理値ロウが書き込まれている場合、本発明の実施例３ではメモリ素子５１はディプリーション型のＭＯＳＦＥＴとして動作する。このときメモリ通電回路２の通電素子２１は、参照電流Ｉｒに等しい電流を流すことができるが、メモリ素子５１は参照電流Ｉｒよりはるかに多い電流を流すことができる。このため、メモリ素子５１のドレイン端子の電位は、少なくとも論理判定回路３のインバータ３１ａのしきい値よりも下側（ロウレベル側）にシフトする。
メモリ素子５１に論理値ロウを書き込んだ電流特性が図７上の曲線Ｃ５１Ｌであるとすると、メモリ通電回路２の１ビット分の通電特性である曲線Ｃ２１と曲線Ｃ５１Ｌとの交点である動作点ＱＬがメモリ素子のドレイン端子に現れる。この出力は電源電位に近いため、この電位を受けて論理判定回路３で該当するビット（インバータ３１ｂ）は確実にロウレベルを出力可能となる。

上記のような実施例に従えば、特にメモリ素子がエンハンスメント状態で安定な回路素子であるような場合であって、かつ論理判定回路３の論理しきい値に偏りがある場合にお
いても十分な記憶保持特性を得ることが可能である。

以上、本発明のメモリ装置について各実施例をもとに説明した。本発明は、１ワードあたりのビット数が増えたとしても、単にメモリ通電回路２中の通電素子の数を増やすだけで、参照回路１は一つだけでよい。従って、従来技術のように、ワード長の増加に伴い回路規模が大きくなるということはない。この際、各通電素子のゲート端子は全て参照信号Ｖｒｅｆを接続すればよい。逆にメモリ回路４の規模が大きく、メモリ素子の電流特性に面内差がある場合は、参照メモリ素子５０をメモリ回路４中に複数備えてもよい。

また本発明のメモリ装置は、説明した実施例には限定せず、その他にも多くの例が考えられる。例えば、実施例２に用いたバイパス回路１０１を、ロウの論理値を書き込んだメモリ素子による定電流回路で構成し、さらにメモリ通電回路２の各ビットについては、検流回路２０とのカレントミラー比を５０％に設定することで、各通電素子が流せる電流値として、メモリ素子に論理値のハイを書き込んだ場合とロウを書き込んだ場合との平均電流を設定することができる。

その他、説明した実施例において採用した回路構成や回路素子は一例であり、同様の機能が得られるもので代用することも可能である。例えば、バイパス回路１０１は定電流回路としたが、抵抗素子を用いても良い。メモリ素子であるＭＯＮＯＳ素子もＮＭＯＳＦＥＴで構成したが、動作原理上ＰＭＯＳＦＥＴであっても説明した実施例と同様であることは、言うまでもない。

本発明のメモリ装置は、メモリ素子の読み出し電流が、メモリ素子の特性に応じた適切な設定となる参照回路を備えた。このような構成にすることにより、従来よりも読み出し特性の良好なメモリ装置を提供可能となった。よって、本発明によるメモリ装置は、電子時計に代表される携帯電子機器をはじめ、屋外用などの使用温度範囲の広い電子機器に搭載することができる。

本発明のメモリ装置の全体構成を示す回路図である。 本発明の実施例１におけるメモリ装置の動作を説明するための回路図である。 本発明の実施例１におけるメモリ装置の要部回路素子の電流特性図である。 本発明の実施例２におけるメモリ装置の動作を説明するための回路図である。 本発明の実施例２におけるメモリ装置の要部回路素子の電流特性図である。 本発明の実施例３におけるメモリ装置の動作を説明するための回路図である。 本発明の実施例３におけるメモリ装置の要部回路素子の電流特性図である。 従来技術のメモリ装置を示す回路図である。 従来技術のメモリ装置を示す回路図である。

符号の説明

１ 参照回路
２ メモリ通電回路
３ 論理判定回路
４ メモリ回路
２０ 検流回路
２１ 通電素子
５０ 参照メモリ素子
５１ メモリ素子
１０１ バイパス回路

Claims (11)

1. メモリ素子を１つ以上備えたメモリ回路と、該メモリ回路中の所定のメモリ素子へ論理値を書き込みまたは消去を行う書き込み回路と、前記メモリ回路の書き込み済み論理値を読み出す読み出し回路とを備えたメモリ装置であって、
   前記読み出し回路は、前記メモリ素子の電流特性を基準として前記メモリ素子の読み出し電流を動的に設定することを特徴とするメモリ装置。
2. 前記読み出し回路は、前記メモリ素子と同じ構造を有する参照メモリ素子を備えた参照回路と、該参照回路に流れる電流量を参照して前記メモリ素子の読み出し電流量を設定するメモリ通電回路と、を備えたことを特徴とする請求項１に記載のメモリ装置。
3. メモリ素子を１つ以上備えたメモリ回路と、前記メモリ回路中の所定のメモリ素子へ論理値を書き込みまたは消去を行う書き込み回路と、前記メモリ回路の書き込み済み論理値を読み出す読み出し回路とを備えたメモリ装置であって、
   前記読み出し回路は、前記メモリ素子と同じ構造を有する参照メモリ素子を備えた参照回路と、該参照回路に流れる電流量を参照して前記メモリ素子の読み出し電流量を設定するメモリ通電回路とを備え、
   前記読み出し回路は、前記メモリ素子の電流特性を基準とし、かつ前記参照メモリ素子が流せる電流とは異なる電流量を前記メモリ素子の読み出し電流として動的に設定することを特徴とするメモリ装置。
4. 前記参照回路は、前記参照メモリ素子に直列に接続し、前記参照メモリ素子に流れる電流量を検知する検流回路を備えたことを特徴とする請求項２または請求項３に記載のメモリ装置。
5. 前記検流回路および前記メモリ通電回路は、トランジスタを備えた回路であり、前記メモリ通電回路の電流量を前記検流回路からカレントミラーによって設定することを特徴とする請求項４に記載のメモリ装置。
6. 前記参照メモリ素子は、ハイあるいはロウのいずれかの論理値を書き込んだ状態で前記参照回路内で動作することを特徴とする請求項２または請求項３に記載のメモリ装置。
7. 前記参照回路は、前記参照メモリ素子に並列に接続し、前記検流回路に流れる電流量を増加させるバイパス回路を備えたことを特徴とする請求項４に記載のメモリ装置。
8. 前記バイパス回路は、前記メモリ素子と同じ構造を有し、前記参照メモリ素子とは異なる論理値を書き込んだ状態で、前記参照回路内で動作することを特徴とする請求項７に記載のメモリ装置。
9. メモリ素子を１つ以上備えたメモリ回路と、該メモリ回路中の所定のメモリ素子へ論理値を書き込みまたは消去を行う書き込み回路と、前記メモリ回路の書き込み済み論理値を読み出す読み出し回路とを備えたメモリ装置であって、
   前記読み出し回路は、前記メモリ素子の出力電圧を論理信号に変換して出力する論理判定回路を備え、かつ前記メモリ素子の電流特性と前記論理判定回路のしきい値電圧とを基準に前記メモリ素子の読み出し電流を動的に設定することを特徴とするメモリ装置。
10. メモリ素子を１つ以上備えたメモリ回路と、該メモリ回路中の所定のメモリ素子へ論理値を書き込みまたは消去を行う書き込み回路と、前記メモリ回路の書き込み済み論理値を読み出す読み出し回路とを備えたメモリ装置であって、
    前記読み出し回路は、前記メモリ素子と同じ構造を有する参照メモリ素子と該参照メモリ素子に流れる電流量を検知する検流回路とからなる参照回路と、前記検流回路に流れる電流量を参照して前記メモリ素子の読み出し電流量を設定するメモリ通電回路と、を備えたことを特徴とするメモリ装置。
11. 前記メモリ素子は、ＭＯＮＯＳメモリあるいはＭＮＯＳメモリであることを特徴とする請求項１から請求項１０に記載のメモリ装置。
    
    

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