KR100313686B1

KR100313686B1 - 부전압검지회로및불휘발성반도체기억장치

Info

Publication number: KR100313686B1
Application number: KR1019980005925A
Authority: KR
Inventors: 히로노리 반바
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1997-02-26
Filing date: 1998-02-25
Publication date: 2002-01-17
Also published as: TW376580B; US6031397A; JP3450629B2; KR19980071695A; JPH10239357A

Abstract

본 발명은 검지 레벨이 전원 전압, MOS 트랜지스터의 임계치 전압에 의존하지 않은 부(負)전압 검지 회로를 제공하는 것이다.

차지 펌프(C.P)(1)의 출력 전압(VBB)을 부전압 검지 회로(2)에 의해 소정의 전압인지의 여부를 검지하고 신호((SVBB))를 출력한다. 본 발명의 부전압 검지 회로(2)는 부전압을 -(1/n)배 (n은 자연수)한 전압이 정(正)의 내부 기준 전압((Vref))과 일치하는지의 여부에 의해 부전압을 검지한다. VBB가 소정의 전압보다 낮은 경우, 차지 펌프(1)의 동작을 정지시키고, 그렇지 않은 경우에는 차지 펌프(1)를 동작시키는 제어 신호((SVBB))를 생성하고, 피드백 제어에 의해 소정의 부전압(VBB)으로 제어한다.

Description

부전압 검지 회로 및 불휘발성 반도체 기억 장치{NEGATIVE VOLTAGE DETECTOR AND NON VOLATILE SEMICONDUCTOR MEMORY}

본 발명은 부(負)전압을 칩 내부에서 차지 펌프 등에 의해 발생하고, 그 전압을 내부에서 제어하는 신호를 발생하는 부전압 검지 회로 및 이것을 이용한 불휘발성 반도체 기억 장치에 관한 것이다.

예를 들면, 부전압 게이트 소거 방식의 플래쉬 메모리에서는 차지 펌프(차지 펌프 회로)에 의해 칩 내부에서 -5V 내지 -11V 정도의 부전압을 발생시키고 있다. 이 부전압은 소거 속도, 소자 내압, 신뢰성의 면에서 정밀도 좋게 제어해야만 한다.

도 13은 차지 펌프와 부전압 검지 회로의 관계를 도시한 일반적인 회로도이다. 차지 펌프(C.P; 111)의 출력 전압(VBB)을 부전압 검지 회로(112)에 의해 소정의 전압인지의 여부를 검지하고 신호(SVBB)를 출력한다. VBB가 소정의 전압보다 낮은 경우 차지 펌프를 멈추고, 그렇지 않은 경우는 차지 펌프(111)를 동작시키는 제어 신호(SVBB)를 생성하고, 피드백 제어에 의해 소정의 부전압(VBB)으로 제어하는 회로 구성이다.

도 14는 종래의 부전압 검지 회로의 일례를 도시한 회로도이다. 전원 전압(VDD)과 인버터(IV)의 입력 전압(VG)의 단자 간에, 게이트가 접지 전위에 접속된 P채널 MOS 트랜지스터(PMOS)의 전류 통로가 접속되어 있고, VG의 단자와 부전압(VBB) 사이에 전류 통로가 직렬로 접속된 복수의 NMOS 트랜지스터(NMOS1 ∼ n)가 설치되어 있다. 복수의 NMOS 트랜지스터에 관해, VG에 소스가 직접 접속되는 NMOS 트랜지스터는 그 게이트에 접지 전위가 제공되며, 그 이외의 NMOS 트랜지스터의 각 게이트는 각각의 소스에 접속된다.

상기 회로는 NMOS 트랜지스터 임계치 전압(Vth)과 그 트랜지스터의 개수 n에 의해 VG를 다음 수학식 1, 2로 나타낼 수 있다.

VG~=~VBB~+~n~×~Vth~(VBB~+~n~×~Vth~~(VDD)일~때)

VG~=~(VDD)~(VBB~+~n~×~Vth~≥~(VDD)일~때)

도 14의 회로에서는 신호(SVBB)가 반전하는 VBB의 영역에서는 수학식 1이 성립한다. 트랜지스터(NMOS1)의 소스가 -Vth보다 낮아지면, 상기 NMOS1은 온되고 VG는 급격히 낮아진다. 따라서, 이 회로는 VG의 진폭을 크게 취하므로 인버터(IV)의 임계치 전압에는 영향을 받기 어렵다.

그러나, 상기 구성에서는 일반적으로 MOS 트랜지스터의 임계치 전압(Vth)을 이용하고 있기 때문에, 공정 변동, 온도 의존성 등이 있으며 또한 트랜지스터의 개수에 의해서만 검지 레벨을 바꿀 수 있어, 정밀도 좋은 검지를 할 수 없었다.

종래의 부전압 검지 회로는 MOS 트랜지스터 임계치 전압을 이용한 구성을 취해 검지 레벨을 얻고 있기 때문에, MOS 트랜지스터의 공정 변동, 온도 의존성 등의 원인으로 정밀도 좋은 검지를 할 수 없다고 하는 문제가 있다.

본 발명은 상기한 바와 같은 사정을 고려하고, 그 과제는 검지 레벨이 전원 전압, MOS 트랜지스터의 임계치 전압에 의존하지 않은 부전압 검지 회로 및 이것을 이용한 불휘발성 반도체 기억 장치를 제공하는 것에 있다.

본 발명의 부전압 검지 회로는 부전압을 실질적으로 -(1/n) 배 (n은 자연수)한 전압이 정(正)의 기준 전압과 일치할 때 상기 부전압이 소정의 레벨인 것을 검지하는 것을 특징으로 한다.

또한, 상기 부전압 검지 회로는 상기 기준 전압에 의해 바이어스되는 전류 미러 회로를 포함하고, 상기 전류 미러 회로의 출력이 상기 부전압을 -(1/n)배한 전압에 비해 큰지 또는 작은지에 따라 상기 부전압을 검지하는 것을 특징으로 한다.

또한, 본 발명은 복수의 불휘발성 메모리 셀과, 소거 시에 상기 불휘발성 메모리 셀의 게이트 전극에 대해 공급되는 부전압을 생성하는 승압 회로를 구비하는 불휘발성 반도체 기억 장치에 있어서, 상기 승압 회로는 상기 부전압을 발생하는 승압 수단과, 상기 승압 수단이 발생한 부전압이 소정의 레벨인 것을 검지하는 상기 어느 하나의 특징인 부전압 검지 회로를 포함하는 것을 특징으로 한다.

본 발명에서는 부전압의 레벨을 검지함에 있어서, 검지 레벨이 전원 전압, MOS 트랜지스터의 임계치에 의존하지 않도록 전류 미러 회로 구성 중에서 기준 전압과 비교하는 전압 레벨의 검지를 행한다.

도 1은 본 발명의 제1 실시 형태를 도시한 회로 블럭도로, 본 발명의 부전압 검지 회로를 차지 펌프와 관계시킨 구성을 도시하는 도면.

도 2는 본 발명의 제2 실시 형태를 도시한 회로 블럭도로, 본 발명의 부전압 검지 회로가 조립되는 메모리 디바이스의 구성을 도시하는 도면.

도 3은 본 발명의 제3 실시 형태를 도시한 회로도로, 본 발명의 부전압 검지 회로를 실현하는 제1 구체적 회로를 도시하는 도면.

도 4는 본 발명의 제4 실시 형태를 도시한 회로도로, 본 발명의 부전압 검지 회로를 실현하는 제2 구체적 회로를 도시하는 도면.

도 5는 도 4의 차동 앰프의 회로도.

도 6은 본 발명의 제5 실시 형태를 도시한 회로도로, 본 발명의 부전압 검지 회로를 실현하는 제3 구체적 회로를 도시하는 도면.

도 7은 본 발명의 제6 실시 형태를 도시한 회로도로, 본 발명의 부전압 검지 회로를 실현하는 제4 구체적 회로를 도시하는 도면.

도 8은 밴드갭 기준 회로의 구성을 도시한 회로도.

도 9는 본 발명의 제7 실시 형태를 도시한 회로도로, 본 발명의 부전압 검지회로의 검지 레벨을 가변으로 하는 회로를 도시하는 도면.

도 10은 도 9의 구성 중 안정한 내부 전압(Vint)을 생성하는 회로를 도시한 제1 회로 블럭도.

도 11은 도 9의 구성 중 안정한 내부 전압(Vint)을 생성하는 회로를 도시한 제2 회로 블럭도.

도 12는 도 9의 구성 중 안정한 내부 전압(Vint)을 생성하는 회로를 도시한 제3 회로 블럭도.

도 13은 차지 펌프와 부전압 검지 회로의 관계를 도시한 일반적인 회로도.

도 14는 종래의 부전압 검지 회로의 일례를 도시한 회로도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 차지 펌프(C.P)

2 : 부전압 검지 회로

TP1, TP2 : P채널 MOS 트랜지스터

TN1 ∼ TN4 : N채널 MOS 트랜지스터

IV1 : 인버터

도 1은 본 발명의 제1 실시 형태를 도시하는 회로 블럭도로, 본 발명의 부(負)전압 검지 회로를 차지 펌프와 관계시킨 구성을 도시하고 있다. 차지 펌프(C.P)(1)의 출력 전압(VBB)을 부전압 검지 회로(2)에 의해 소정의 전압인지의 여부를 검지하고 신호(SVBB)를 출력한다. 본 발명의 부전압 검지 회로(2)는 부전압을 -(1/n)배(n은 자연수)한 전압이 정(正)의 내부 기준 전압(Vref)과 일치하는지의 여부에 의해 부전압을 검지한다. VBB가 소정의 전압보다 낮은 경우, 차지펌프(1)의 동작을 정지시키고, 그렇지 않은 경우는 차지 펌프(1)를 동작시키는 제어 신호(SVBB)를 생성하고, 피드백 제어에 의해 소정의 부전압(VBB)으로 제어한다.

도 2는 본 발명의 제2 실시 형태를 도시한 회로 블럭도로, 본 발명의 부전압 검지 회로가 포함된 메모리 디바이스의 구성을 도시하는 블럭도이다. 상기 메모리 디바이스는 불휘발성 반도체 기억 장치이고, 예를 들면, 부전압 게이트 소거 방식의 플래쉬 메모리이다. 상기 부전압 검지 회로(2)는 부전압을 발생시키는 승압 수단으로서의 차지 펌프(C.P)(1)와 함께 메모리 소거용 부전압을 생성하는 승압 회로(3) 내에 구성된다.

도 2에서, 복수의 불휘발성 메모리 셀이 매트릭스 형태로 집적된 메모리 셀 어레이(11) 내에는 각각 복수의 비트선(BL) 및 워드선(WL) (각각 1개만 도시)과 각각의 플로우팅 게이트(FG), 컨트롤 게이트(CG), 소스(S) 및 드레인(D)을 갖고, 플로우팅 게이트(FG)에 전자를 주입하면 컨트롤 게이트(CG)로부터 본 임계치 전압이 변화하여 데이터의 프로그램(기록)이 행해지며 데이터 소거가 전기적으로 행해지는 복수의 메모리 셀(MC)(플래쉬셀; 1개만 도시)이 설치되어 있다. 또, 각 메모리 셀(MC)의 컨트롤 게이트(FG)는 복수의 워드선(WL) 중의 하나에 접속되어 있다. 또한, 각 메모리 셀(MC)의 소스(S)는, 예를 들면, 비트선 단위, 워드선 단위 혹은 블럭 단위로 공통의 소스선(도시하지 않음)에 접속되어 있다.

입출력 제어 회로(12)는 외부로부터의 어드레스 신호를 받아 내부 어드레스 신호를 발생하고, 상기 내부 어드레스 신호를 로우 디코더(13), 컬럼 디코더(14), 제어 회로(15)에 공급함과 동시에, 데이터의 기록 시에 외부로부터 공급되는 데이터를 데이터 레지스터/센스 앰프(16)에 공급하고, 데이터 판독 시에 데이터 레지스터/센스 앰프(16)에서 센스되는 데이터를 외부에 출력한다. 제어 회로(15)는 입출력 제어 회로(12)로부터 내부 어드레스 신호를 수신하고, 기록/소거/판독에 따라 메모리 셀의 각 노드가 소정의 전위 관계가 되도록 제어한다.

상기 로우 디코더(13)는 상기 내부 어드레스 신호(내부 로우 어드레스 신호)에 기초하여, 상기 메모리 셀 어레이(11) 내의 복수의 워드선(WL)을 선택한다. 컬럼 게이트(17)는 상기 컬럼 디코더(14)로부터의 디코드 출력에 기초하여, 상기 메모리 셀 어레이(11) 내의 복수의 비트선(BL)을 선택한다. 데이터 레지스터/센스 앰프(16)는 데이터의 기록 시에 상기 메모리 셀 어레이(11) 내의 선택된 메모리 셀에 대해 기록 데이터를 공급하여 데이터를 기록하고, 데이터의 판독 시에 상기 메모리 셀 어레이(11) 내의 선택된 메모리 셀로부터의 판독 데이터를 센스한다.

도 3은 본 발명의 제3 실시 형태를 도시한 회로도로, 본 발명의 부전압 검지 회로를 실현하는 제1 구체적 회로를 도시하고 있다. P채널 MOS 트랜지스터(TP1과 TP2)에 관해 크기는 동등한 것을 이용한다. 또한 마찬가지로 N채널 MOS 트랜지스터(TN1 내지 4)도 동등한 크기를 이용한다. 트랜지스터(TP1과 TP2)는 그 공통 게이트가 TP1의 드레인에 접속되어 전류 미러 회로를 구성하고 있다. 트랜지스터( TN1)는 그 전류 통로가 TP1의 드레인과 접지 전위 사이에 접속된다. 트랜지스터 (TN2 내지 TN4)는 전류 통로를 직렬 접속으로 해서 트랜지스터(TP2)의 드레인과 부전압(VBB) 사이에 접속된다. 트랜지스터(TN1과 TN2)의 공통 게이트에는 내부 기준 전압(Vref)이 제공된다. 트랜지스터(TN3, TN4)의 각각은 그 게이트, 드레인간이 접속되어 있으며, 다이오드 접속 구성이다. 트랜지스터(TP2와 TN2)의 공통 드레인의 노드(VG)는 인버터(IV1)의 입력으로, 인버터(IV1)의 출력은 제어 신호(SVBB)가 된다.

직렬 접속의 트랜지스터(TN2 ∼ 4)가 오극관 영역에 사용되는 경우, 각 게이트, 소스 간 전압은 Vb =Vc =Vd가 된다. Vb가 기준 전압(Vref)보다 작은 경우, 트랜지스터(TN2)에 흐르는 전류는 TN1보다 작으므로 전류 미러 회로에 의해 노드(VG)는 하이 레벨이 된다. 또한, Vb가 Vref보다 큰 경우에는 노드(VG)는 로우 레벨이 된다. 상기 VG의 전압이 인버터에서 파형 정형되고, SVBB 신호를 출력한다.

상기 회로 구성의 경우, 검지 레벨은 -2·(Vref)가 된다. 즉, 트랜지스터 (TN2)의 밑에 있는 직렬 트랜지스터의 수를 n개로 하면, -n·(Vref)의 검지 레벨이 된다. 이와 같은 동등한 트랜지스터에 의한 전류 미러 회로 구성을 이용하여 검지 레벨이 전원 전압이나 MOS 트랜지스터의 임계치 전압에 의존하지 않고, 기준 전압에 의해 검지 레벨이 결정되는 부전압 검지 회로가 구성된다.

이와 같은 구성에 따르면, 기준 전압(Vref)을 변화시킴으로써 검지 레벨을 변화시킬 수 있다. Vref는 온도 의존성, 전원 전압 의존성이 적은 것을 이용하는 것이 바람직하며, 특히, 도 8에 도시된 바와 같은 일반적인 밴드갭 기준 회로(BGR)를 이용하면 좋은 특성이 얻어진다.

도 4는 본 발명의 제4 실시 형태를 도시하는 회로도로, 본 발명의 부전압 검지 회로를 실현하는 제2 구체적 회로를 도시하고 있다. 도 3의 구성에 비해 더욱 정밀도를 향상시키는 것이다. 도 3의 경우, 노드(VG)의 신호를 그대로 인버터(IV1)에서 받고 있었지만, 도 4에서는 부전압(VBB)에 대한 증폭도를 더 올리기 위해 노드(V1)의 전압과 노드(V2)의 전압을 차동 앰프(AMP)에서 수신하여 2단 증폭으로 하고 있다. 그 밖의 점은 도 3과 동일하다. 도 5는 도 4의 차동 앰프 (AMP)의 회로도를 도시하고 있다.

도 6은 본 발명의 제5 실시 형태를 도시한 회로도로, 본 발명의 부전압 검지 회로를 실현하는 제3 구체적 회로를 도시하고 있다. 도 4의 구성에 비해 차동 앰프(AMP)로서의 동작을 손상하지 않도록 트랜지스터 개수를 적게 하였다. 즉, 도 5와 같은 2단 째의 차동단을 생략하면서, 노드(V2)의 전위가 게이트에 제공되는 P채널 MOS 트랜지스터(TP5)와, Vref가 게이트에 제공되는 N채널 MOS 트랜지스터 (TN7)를 전원(VDD)과 접지 전위 사이에 직렬로 접속하고, 이들의 공통 드레인에 의해 신호(SVBB)를 얻는 구성으로 되어 있다.

도 7은 본 발명의 제6 실시 형태를 도시한 회로도로, 본 발명의 부전압 검지 회로를 실현하는 제4 구체적 회로를 도시하고 있다. P채널 MOS 트랜지스터(TP1과 TP2)에 관해 크기는 동등한 것을 이용한다. 또한, 마찬가지로, N채널 MOS 트랜지스터(TN11∼13)도 동등한 크기를 이용한다. 트랜지스터(TP1과 TP2)는 그 공통 게이트가 TP1의 드레인에 접속되어 전류 미러 회로를 구성하고 있다. 트랜지스터 (TN11, TN12)는 그 전류 통로가 직렬로 TP1의 드레인과 부전압(VBB) 사이에 접속된다. 트랜지스터(TN11)의 게이트는 접지 전위에 접속되며, 트랜지스터(TN12)의 게이트, 드레인 간은 접속되어 다이오드 접속 구성으로 되어 있다. 트랜지스터 (TN13)는 그 전류 통로가 트랜지스터(TP2)의 드레인과 접지 전위 사이에 접속되며또한 게이트, 드레인 간이 접속되어 있다. 트랜지스터(TP2와 TN13)의 공통 드레인은 차동 앰프(AMP)의 비반전 입력 단자에 접속되어 있다. 차동 앰프(AMP)의 반전 입력 단자에는 내부 기준 전압(Vref)이 제공된다. 차동 앰프(AMP)의 출력은 제어 신호(SVBB)가 된다.

상기 구성에서는, TN11 ∼ 13이 오극관 영역에 사용되고 있는 경우, 각 N채널 MOS 트랜지스터의 게이트, 소스 간 전압은 Va =Vb =Vc가 되며, 여기서, Vc = (-VBB)/2가 된다. Vc와 Vref를 차동 앰프(AMP)에서 비교함으로써 부전압 레벨을 검지한다.

도 9는 본 발명의 제7 실시 형태를 도시한 회로도로, 본 발명의 부전압 검지 회로의 검지 레벨을 가변으로 하는 회로를 도시하고 있다. 상술한 바와 같이, 본 발명의 부전압 검지 회로는 기준 전압(Vref)을 변화시킴으로써 검지 레벨을 가변으로 하는 것을 용이하게 할 수 있다. 즉, 안정한 내부 전압(Vint)을 저항 분할하고 그것을 기준 전압(Vref)으로 한다. 이 때, 전달 게이트(TR1 내지 3)중 어느 하나를 도통시킴으로써 저항 분할비를 가변으로 한다.

도 10, 도 11, 도 12는 각각 상기 도 9의 회로 구성 중 안정한 내부 전압(Vint)을 생성하는 회로를 도시하고 있다. 도 10은 내부의 승압 회로(BST) (또는VDD이어도 좋다)로부터의 전압을 P채널 MOS 트랜지스터의 도통 제어와 저항(R)으로 안정시키고 밴드갭 기준 회로(BGR)가 만든 Vref과 비교하여 감시하면서 내부 전압(Vint)을 공급한다. 상기 밴드갭 기준 회로(BGR)는 온도 특성이 없도록 설계하면 그 출력은 약 1.3V이고 이것은 가변이 되지 않는다. 그 출력(Vint)을 도 9와 같은 회로에 공급하여 Vref를 얻는 것으로 하면, 기준 전압(Vref)을 변화시킬 수 있으며 검지 레벨을 가변으로 할 수 있다.

도 11은 제너 다이오드(ZD)를 저전압 소자로서 이용하여, 안정한 내부 전압(Vint)을 생성하는 회로이다. 또한, 도 12는 도 13과 동일한 피드백 제어를 구성하여 안정시킨 내부 전압(Vint)을 공급한다.

상기한 본 발명의 실시 형태는 전원 전압(VDD)에 의존하지 않은 검지 레벨이 얻어진다. 만약 외부 전원의 저전압화가 진행하며 회로 동작 마진이 없어지게 되는 경우, 전원 전압(VDD)은 외부 전압 이외에 내부 승압 전압을 사용할 수 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 전류 미러 회로를 이용하여 전원 전압, 트랜지스터의 임계치 전압의 변동, 온도 의존성을 상쇄하고, 인가된 내부 기준 전압과 전압 설정에 관계하는 트랜지스터의 수에 의해 검지 레벨이 결정되므로 정밀도 좋게 레벨 검지할 수 있다. 또한, 트랜지스터의 수뿐 아니라 내부 기준 전압을 가변으로 하면 용이하게 검지 레벨이 변하므로 복수의 검지 레벨이 요구되는 경우에 유효하다. 그 결과, 메모리 디바이스 등의 부전압의 제어에 기여하는 부전압 검지 회로 및 불휘발성 반도체 기억 장치를 제공할 수 있다.

Claims

부전압 검지 회로에 있어서,

임의의 정(+) 기준 전압이 인가되는 노드; 및

부(-)전압을 -(1/n)(n은 자연수)배한 전압이 상기 노드의 상기 정(+) 기준 전압과 일치할 때, 인가된 상기 부전압의 레벨을 검지하기 위한 전류 미러 회로를 보유하는 검지 회로

를 포함하되,

상기 검지 회로는 상기 전류 미러 회로의 출력 노드에서의 신호를 상기 정 기준 전압이 상기 부전압을 -(1/n)배한 전압에 비해 큰지 또는 작은지에 따라 생성하는 것을 특징으로 하는 부전압 검지 회로.
제1항에 있어서, 상기 기준 전압은 상기 부전압 검지 회로가 조립되는 디바이스 내부에서 생성되는 것을 특징으로 하는 부전압 검지 회로.
제1항에 있어서, 상기 기준 전압에 의해 바이어스되는 전류 미러(current mirror) 회로를 포함하며, 상기 전류 미러 회로의 출력이 상기 부전압을 -(1/n)배한 전압에 비해 큰지 또는 작은지에 따라 상기 부전압을 검지하는 것을 특징으로 하는 부전압 검지 회로.
기준 전압이 제어 단자로 인가되고, 전류 통로가 각각 접지 전위 및, 부전압원에 결합되는 제1 및 제2 트랜지스터,

상기 제2 트랜지스터와 부전압원 사이에 직렬로 결합하는 다이오드 접속용의 n개 트랜지스터, 및

상기 제1 및 제2 트랜지스터에 대해 공통의 전원으로서 구성되는 전류 미러 회로를 구비하되,

상기 제2 트랜지스터의 전류 통로의 전위에 의해 상기 부전압원의 부전압 레벨을 검지하는 것을 특징으로 하는 부전압 검지 회로.
제4항에 있어서, 상기 제2 트랜지스터의 전류 통로의 전위와 상기 제1 트랜지스터의 전류 통로의 전위를 비교 대조하여 차동적으로 검지하는 회로를 구비하는 것을 특징으로 하는 부전압 검지 회로.
전류 미러 회로와,

상기 전류 미러 회로를 전원으로 하고, 각각의 전류 통로가 부전압원 및 접지 전위에 결합되어 각각의 제어 단자가 온 전압으로 바이어스되는 제1 및 제2 트랜지스터,

상기 제1 트랜지스터와 상기 부전압원 사이에 직렬로 결합하는 다이오드 접속용의 n개 트랜지스터, 및

상기 제2 트랜지스터의 전류 통로의 전위와 기준 전압을 비교하는 차동 증폭회로를 구비하되,

상기 차동 증폭 회로의 출력에 의해 상기 부전압원의 부전압 레벨을 검지하는 것을 특징으로 하는 부전압 검지 회로.
제1항에 있어서, 상기 기준 전압을 생성하는 밴드갭 기준 회로(band gap reference circuit)를 구비하는 것을 특징으로 하는 부전압 검지 회로.
제4항에 있어서, 상기 기준 전압을 생성하는 밴드갭 기준 회로를 구비하는 것을 특징으로 하는 부전압 검지 회로.
제6항에 있어서, 상기 기준 전압을 생성하는 밴드갭 기준 회로를 구비하는 것을 특징으로 하는 부전압 검지 회로.
제1항에 있어서, 상기 기준 전압은 가변인 것을 특징으로 하는 부전압 검지 회로.
제4항에 있어서, 상기 기준 전압은 가변인 것을 특징으로 하는 부전압 검지 회로.
제6항에 있어서, 상기 기준 전압은 가변인 것을 특징으로 하는 부전압 검지회로.
제1항에 있어서, 전기적 기록 및 소거 가능한 메모리 디바이스에 부전압을 생성하는 승압 회로가 조립되는 것을 특징으로 하는 부전압 검지 회로.
제4항에 있어서, 전기적 기록 및 소거 가능한 메모리 디바이스에 부전압을 생성하는 승압 회로가 조립되는 것을 특징으로 하는 부전압 검지 회로.
제6항에 있어서, 전기적 기록 및 소거 가능한 메모리 디바이스에 부전압을 생성하는 승압 회로가 조립되는 것을 특징으로 하는 부전압 검지 회로.
제1항에 있어서, 상기 부전압의 레벨 검지는 소정의 부전위를 얻기 위한 부전압을 발생하는 승압 수단의 동작 제어에 이용되는 것을 특징으로 하는 부전압 검지 회로.
제4항에 있어서, 상기 부전압의 레벨 검지는 소정의 부전위를 얻기 위한 부전압을 발생하는 승압 수단의 동작 제어에 이용되는 것을 특징으로 하는 부전압 검지 회로.
제6항에 있어서, 상기 부전압의 레벨 검지는 소정의 부전위를 얻기 위한 부전압을 발생하는 승압 수단의 동작 제어에 이용되는 것을 특징으로 하는 부전압 검지 회로.
제4항에 있어서, 상기 전류 미러 회로에 이용되는 전원은 상기 부전압 검지 회로가 조립되는 디바이스의 전원 전압인 것을 특징으로 하는 부전압 검지 회로.
제6항에 있어서, 상기 전류 미러 회로에 이용되는 전원은 상기 부전압 검지 회로가 조립되는 디바이스의 전원 전압인 것을 특징으로 하는 부전압 검지 회로.
제4항에 있어서, 상기 전류 미러 회로에 이용되는 전원은 상기 부전압 검지 회로가 조립되는 디바이스의 내부 승압 전압인 것을 특징으로 하는 부전압 검지 회로.
제6항에 있어서, 상기 전류 미러 회로에 이용되는 전원은 상기 부전압 검지 회로가 조립되는 디바이스의 내부 승압 전압인 것을 특징으로 하는 부전압 검지 회로.
복수의 불휘발성 메모리 셀과, 소거 시에 상기 불휘발성 메모리 셀의 게이트 전극에 대해 공급되는 부전압을 생성하는 승압 회로를 구비하는 불휘발성 반도체 기억 장치에 있어서,

상기 승압 회로는 상기 부전압을 발생하는 승압 수단과, 상기 승압 수단이 발생한 부전압이 소정의 레벨인 것을 검지하는 청구항 제1항의 부전압 검지 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
복수의 불휘발성 메모리 셀과, 소거 시에 상기 불휘발성 메모리 셀의 게이트 전극에 대해 공급되는 부전압을 생성하는 승압 회로를 구비하는 불휘발성 반도체 기억 장치에 있어서,

상기 승압 회로는 상기 부전압을 발생하는 승압 수단과, 상기 승압 수단이 발생한 부전압이 소정의 레벨인 것을 검지하는 청구항 제4항의 부전압 검지 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
복수의 불휘발성 메모리 셀과, 소거 시에 상기 불휘발성 메모리 셀의 게이트 전극에 대해 공급되는 부전압을 생성하는 승압 회로를 구비하는 불휘발성 반도체 기억 장치에 있어서,

상기 승압 회로는 상기 부전압을 발생하는 승압 수단과, 상기 승압 수단이 발생한 부전압이 소정의 레벨인 것을 검지하는 청구항 제6항의 부전압 검지 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.