KR100233224B1

KR100233224B1 - 고전압 검출기 회로

Info

Publication number: KR100233224B1
Application number: KR1019970011147A
Authority: KR
Inventors: 토오루 야나기사와
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시키가이샤
Priority date: 1996-03-29
Filing date: 1997-03-28
Publication date: 1999-12-01
Also published as: EP0798565A3; KR970066578A; JPH09265797A; US5898324A; EP0798565A2

Abstract

전원 변동 또는 잡음들과 관계없이 그리고 고전압으로 인한 게이트 산화물이 파괴(gete oxide break)됨이 없이 입력 단자(1)에 공급되는 전압이 전원보다 높은지 여부를 안정하게 판별하는 고전압 검출기 회로를 제공하기 위하여, 본 발명의 고전압 검출기 회로는 전원에 접속된 게이트를 갖는 MOS 트랜지스터(P1)와, MOS 트랜지스터의 소스 및 입력 단자간에 접속된 제1저항(R1)과, MOS 트랜지스터의 드레인 및 접지간에 접속된 제2트랜지스터(R2) 및 MOS 트랜지스터의 드레인 전압의 역논리(inverse logic)를 출력 단자(OUT)에 출력하는 인버터를 구비한다.

Description

고전압 검출기 회로

본 발명은 고전압 검출기 회로에 관한 것이며, 특히 입력 단자에 걸리는 전압이 전원보다 높은지 여부를 판별하는 고전압 검출기 회로에 관한 것이다.

재기록가능한 불휘발성 메모리를 갖는 LSI(대규모 집적 회로)는 불휘발성 메모리를 기록 또는 소거시 고전압(약 12 내지 15V) 및 동일 전압 레벨을 갖는 저전압(약 3 내지 5V)을 불휘발성 메모리를 판독 출력시의 통상적인 전원 Vcc에 공급하는 가변 전원 Vpp을 구비하고 있다. 불휘발성 메모리는 LSI에 준비된 고전압 검출기 회로의 출력에 따라서 기록 모드 또는 판독 출력 모드중 어느 하나로 설정되어 입력 단자에 공급되는 가변 전원 Vpp이 전원 Vcc의 전압 레벨보다 높은지 여부를 판별한다.

고전압 검출기의 종래기술로서, 일본 특허 공개 공보 제190775/83호에 서술된 회로 형태가 있다.

제3도는 직렬 접속된 pMOS 트랜지스터(P1) 및 nMOS 트랜지스터(N1)를 구비한 종래기술의 고전압 검출기 회로를 도시한 회로도로서, 상기 pMOS 트랜지스터(P1) 및 nMOS 트랜지스터(N1)는 접지 및 가변 전원 Vpp이 걸리는 입력 단자(1)간에 접속되어 있으며, pMOS 트랜지스터(P1) 및 nMOS 트랜지스터(N1) 둘다의 게이트들은 전원 Vcc에 결합되고 출력 OUT는 pMOS 트랜지스터(P1) 및 nMOS 트랜지스터(N1)의 접속점으로부터 얻어진다.

전원 Vcc보다 높지 않는 가변 전원 Vpp이 입력 단자(1)에 가해질 때, pMOS 트랜지스터(P1)는 OFF로 되며, nMOS 트랜지스터(N1)는 ON으로 되고 출력 OUT은 저레벨로 된다.

가변 전원 Vpp이 고전압. 즉 Vpp>Vcc+│Vthp│을 공급할 때, Vthp는 pMOS 트랜지스터(P1)의 임계값이 되며, pMOS 트랜지스터(P1) 및 nMOS 트랜지스터(N1) 둘다는 ON된다. 그래서, pMOS 트랜지스터(P1) 및 nMOS 트랜지스터(N1)의 온-저항을 적절히 준비함으로써, 출력 OUT은 고 레벨로 턴(turn)된다.

따라서, 가변 전원 Vpp이 전원 Vcc보다 높은지 여부가 판별된다.

그러나, 고레벨에서 출력 OUT의 전압 레벨은 제3도의 종래 기술에서 nMOS 트랜지스터(N1)대 pMOS 트랜지스터(P1)의 온-저항비에 의해 결정되고, nMOS 트랜지스터(N1)의 온저항(N1), 결국 온저항비는 자신의 게이트에 공급되는 전원 Vcc의 전압 변동에 의해 직접적으로 영향받는다. 그러므로, 고 레벨에서 출력 OUT의 전압 레벨은 전압 Vcc가 확실히 높게될 때 nMOS 트랜지스터(N1)의 저 온-저항으로 인해 충분한 레벨로 도달되지 않아, LSI를 오작동시키는 경우들이 있을 수 있다.

대조적으로, nMOS 트랜지스터(N1)의 채널 폭/길이 비를 작게함으로써 nMOS 트랜지스터(N1)의 온-저항이 충분히 높게되도록 준비되어 상술된 문제를 방지할 때, 전원 Vcc가 상대적으로 낮은 경우에, 가변 전원 Vpp가 저전압을 공급할 때 조차도 가변 전원 Vpp에서 혼합되는 잡음들 또는 pMOS 트랜지스터(P1)로 부터의 누설 전류로 인해 출력 OUT이 고레벨로 될 수 있어 LSI를 또한 오작동시키는 또다른 문제가 초래된다.

입력 단자(1)에 걸리는 고전압에 의해 pMOS 트랜지스터(P1)의 게이트 산화물이 파괴되는 문제가 또한 초래된다.

그러므로, 본 발명의 주목적은 잡음들의 영향을 받지않고 입력 단자에 걸리는 가변 전원의 고전압을 전원 변동과 관계없이 안정적으로 판별할 수 있고 또한 MOS 트랜지스터의 게이트 산화물이 고전압으로부터 보호되도록 하는 고전압 검출기 회로를 제공하는 것이다.

제1도는 본 발명의 일실시예를 따른 고전압 검출기 회로를 도시한 회로도.

제2도는 본 발명의 또다른 실시예를 도시한 회로도.

제3도는 종래 기술의 고전압 검출기 회로를 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 입력 단자 R1 : 제1저항

R2 : 제2저항 P1 : pMOS 트랜지스터

N1 : nMOS 트랜지스터

이 목적을 성취하기 위하여, 입력 단자에 공급되는 전압이 전원보다 높은지 여부를 판별하기 위하여, 본 발명의 고전압 검출기 회로는 전원에 접속되는 게이트를 갖는 MOS 트랜지스터와, MOS 트랜지스터의 소스 및 입력 단자간에 접속된 제1저항과, MOS 트랜지스터의 드레인 및 접지간에 접속된 제2저항 및 MOS 트랜지스터의 드레인 전압의 역논리(inverse logic)를 출력 단자에 출력하는 인버터를 구비한다.

그러므로, MOS 트랜지스터의 드레인 전압은, 인버터의 임계 레벨에 따라서, 가변 전원 및 전원의 전압 레벨과, 이 전압 레벨의 변동을 고려하는 제1 및 제2저항의 저항을 준비함으로써 적절한 레벨로 조절될 수 있다.

본 발명의 상기 목적, 장점 및 그외다른 목적, 장점이 첨부한 이하의 설명, 첨부한 청구범위들 및 첨부한 도면으로부터 명백하게 될 것이다. 도면에서 동일 소자에는 동일한 도면번호를 병기하였다.

지금부터, 본 발명의 실시예들이 도면들을 참조하여 서술될 것이다.

제1도는 본 발명의 일실시예를 따른 고전압 검출기 회로를 도시한 회로도이다.

상기 고전압 검출기는 : 정의(positive) 전원 Vcc보다 높은 전압 레벨을 갖는 고 전압 및 동일한 전압 레벨을 갖는 저전압을 상기 정의 전원 Vcc에 공급하는 가변 전원 Vpp이 걸리는 입력 단자(1)와, 상기 정의 전원 Vcc에 접속되는 게이트를 갖는 pMOS 트랜지스터(P1)와, 상기 입력 단자(1) 및 상기 pMOS 트랜지스터(P1)의 소스간에 접속된 제1 저항(R1)과, 접지 및 상기 pMOS 트랜지스터(P1)간에 접속된 제2저항(R2)과, 출력 단자 OUT 에 pMOS 트랜지스터(P1)의 드레인 전압의 역논리를 출력하는 인버터(11)를 구비한다.

정의 전원 Vcc과 동일한 전압 레벨을 갖는 가변 전원 Vpp의 저전압이 입력단자(1)에 공급될 때, 정의 전원 Vcc에 접속되는 게이트를 갖는 pMOS 트랜지스터(P1)는 OFF로 되고, 이 트랜지스터의 드레인은 제2저항(R2)을 통해서 접지 레벨로 된다. 그러므로, 고레벨은 출력 단자 OUT로부터 출력된다.

가변 전원 Vpp의 고전압이 입력 단자(1)에 공급될 때, pMOS 트랜지스터(P1)은 ON으로 되고 인버터(11)의 입력 전압 Vi는 다음 식(1)으로 표시된다.

Vi=((r2/(r1+r2))·(Vpp-Vds)------(1)

여기서, Vds는 pMOS 트랜지스터(P1)의 소스 및 드레인간의 전위차를 표시하고 r1, r2는 제1 및 제2저항(R1 및 R2) 각각의 저항을 표시한다.

식(1)으로부터, 제1도의 고전압 검출기의 판별 전압 Vpc, 즉 출력 논리를 턴닝하는 인버터(11)의 임계값 Vt을 제공하는 가변 전원 Vpp의 전압 레벨은 다음과 같이 표시된다.

Vpc=Vds+(1+r1/r2)·Vt--------(2)

그러므로, 고전압 검출기의 판별 전압 Vpc은 본 실시예에서 제1 및 제2저항(R1 및 R2)의 저항비 r1/r2를 적절히 준비함으로써 입력 잡음에 대한 충분한 이득 및 인버터(11)의 임계 전압 Vt를 기준으로 하는 전원 변동을 고려하여 설계되는데, 이 저항비는 제1 및 제2저항(R1 및 R2)을 동일한 재료, 예를들어 폴리실리콘으로 준비함으로써 수%내의 오차만을 갖도록 손쉽게 준비된다. 예를들어, r1=100㏀, r2=50㏀, vt=1.5V 및 Vds=0.1V일 때, 12V의 고전압 및 3V의 저전압 둘다에 대한 충분한 이득을 갖는 4.6V의 Vpc가 얻어진다.

더구나, pMOS 트랜지스터(P1)의 소스 전압은 12V의 고전압이 입력 단자(1)에 공급될 때 조차도 제1저항에 의해 Vi+Vds로 강하되는데, 즉 상기 예에 따라서 약 4.1V가된다. 그러므로, pMOS 트랜지스터(P1)에 걸리는 고전압에 의해 초래되는 게이트 산화물이 파괴되는 문제 뿐만 아니라 입력 전압 Vi 의 고레벨로 인해 초래되는 인버터(I1)의 입력 MOS 트랜지스터들의 문제가 초래되지 않는다.

동일한 이유로, 본 실시예에선 pMOS 트랜지스터(P1)를 통과한 누설전류로 인한 오작동이 초래되지 않는다.

게다가 pMOS 트랜지스터(P1)가 고전압을 공급하는 가변 전원 Vpp에 따라서 ON될 때 조차도, 입력 단자(1)에서 접지로 상기 통과한 전류 Idc는 제3도의 종래 기술과 비교하여 제1 및 제2저항(R1 및 R2)에 의해 감소되어 전류 소모가 경제적이 된다.

제2도는 본 발명의 또다른 실시예를 도시한 회로도이다. 이 실시예는 제1도의 실시예에 도시된 것 이외에 제1저항(R1) 및 pMOS 트랜지스터(P1)의 드레인간에 직렬 접속되어 있는 MOS 트랜지스터들(N1…)을 구비하며, 상기 트랜지스터들 각각에는 다이오드가 접속되어 있다.

제2도에 실시예에서, 가변 전원 Vpp의1 고전압이 공급될 때 흐르는 전류 상기 통과한 전류 Idc는 다음과 같이 표시된다.

Idc=(Vpp-Vds-n·Vth)/(r1+r2)…(3)

n. Vt는 다이오드가 접속된 MOS 트랜지스터(N1…)수 및 그들의 임계 전압을 표시한다.

식(3)으로 도시된 바와같이, 상기 통과한 전류 Idc는 제1 및 제2저항(R1 및 R2)의 동일한 값으로 감소될 수 있고 상기 전류 Idc의 상기 값은 제1도의 실시예의 저항들보다 작은 저항들로 성취됨으로써, 제2도의 실시예에서 동일한 수행성능을 갖으면서 IC칩 크기를 작게할 수 있다.

Claims

고전압 검출기 회로에 있어서, 입력 전압을 수신하는 입력 단자와, 상기 입력 단자 및 제1노드간에 접속된 제1저항과, 상기 제1노드 및 제2노드간에 접속되고 기준 전압을 수신하는 제어 단자를 갖는 트랜지스터와, 상기 제2노드 및 전원 라인간에 접속된 제2저항을 구비하는 고전압 검출기 회로.
고전압 검출기 회로에 있어서, 입력 전압을 수신하는 입력 단자와, 상기 입력 단자 및 제1노드간에 접속된 제1저항과, 상기 제1노드 및 제2노드간에 접속된 레벨 시프트 회로와, 상기 제2노드 및 제3노드간에 접속되고 기준 전압을 수신하는 제어 단자를 갖는 트랜지스터와, 상기 제3노드 및 전원 라인간에 접속된 제2저항을 구비하는 고전압 검출기 회로.
제1항에 있어서, 상기 제1 및 제2저항들은 폴리실리콘으로 형성되는 고전압 검출기 회로.
제2항에 있어서, 상기 제1 및 제2저항들은 폴리실리콘으로 형성되는 고전압 검출기 회로.
제4항에 있어서, 상기 레벨 시프트 회로는 다이오드를 구비하는 고전압 검출기 회로.
제5항에 있어서, 상기 다이오드는 다이오드 접속된 트랜지스터로 형성되는 고전압 검출기 회로.
제6항에 있어서, 상기 다이오드 접속된 트랜지스터는 웰(well)내에 형성된 비도평된 MOS 트랜지스터로 형성되며, 상기 비도핑된 MOS 트랜지스터는 상기 웰과 동일한 불순물을 갖는 채널 영역을 갖는 고전압 검출기 회로.