JPS58190775A - 電源電圧検出回路 - Google Patents
電源電圧検出回路Info
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- JPS58190775A JPS58190775A JP57072912A JP7291282A JPS58190775A JP S58190775 A JPS58190775 A JP S58190775A JP 57072912 A JP57072912 A JP 57072912A JP 7291282 A JP7291282 A JP 7291282A JP S58190775 A JPS58190775 A JP S58190775A
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- JP
- Japan
- Prior art keywords
- transistor
- level
- power supply
- supply terminal
- conductivity type
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/571—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overvoltage detector
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- Control Of Electrical Variables (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ） 発明の技術分野
本発明は、＃Ｌｍ．が高レベル、低レベルの電圧１直紫
とるときそのいずれにめるかを検知する竃源亀圧愼出回
路に関する。
とるときそのいずれにめるかを検知する竃源亀圧愼出回
路に関する。
（Ｂ）｛支術の背１陵
半導体記憶装置、符に電気的に誉込み町１４Ｆ，な続出
し専用メモリ（ＫＰＲＯＭ）等においては，ｉ！Ａ常の
固定電源Ｖｃｃの他に、書込み時に尚レベル（ＩＩＶ）
となり続出し時に固定電源Ｖｃｃ と同様の低レベル
（５ｖ）となるＯＪｆ電源Ｖｐｐを有している。そして
この可変電源ｖｐｐが高レベルであるか低レベルでろる
かを内部の検出回路により検出し、その出力より１込み
モードとｄ出しモードとを分ける制御信号を得て内部機
能を切換えている。
し専用メモリ（ＫＰＲＯＭ）等においては，ｉ！Ａ常の
固定電源Ｖｃｃの他に、書込み時に尚レベル（ＩＩＶ）
となり続出し時に固定電源Ｖｃｃ と同様の低レベル
（５ｖ）となるＯＪｆ電源Ｖｐｐを有している。そして
この可変電源ｖｐｐが高レベルであるか低レベルでろる
かを内部の検出回路により検出し、その出力より１込み
モードとｄ出しモードとを分ける制御信号を得て内部機
能を切換えている。
＜０＞ 従来技術と問題点
第１図は従来の電源電圧検出回路で、本出願人よシ出顧
済（特ｋａ昭５２−９３５０１号、Ｉ［昭５５−１４９
８７１号）でおる。トランジスタＱ、−Ｑ、鵞よシなり
Ｑｌ 、ＧＬ＋ｔはＮチャネルデフ゛Ｖ７シ冒ントラン
ジスタで、Ｑ、〜ＱｌｌはＮナヤ不ルエンハンスメント
トランジスタである〇 動作は、電源Ｖｐ１）が低レベル（５ｖ）の場合Ｑ、が
オンし且つＱ、のｇｍは小さく設計されているためＮ、
はＨレベルとな、？、Ｑ＋ｏがオンする。一方Ｑ、−Ｑ
・のｌｉ１！値成圧の合計が５Ｖ以上であるため少なく
ともＱｌ はオフとなυＮ鵞 はＬレベルになり、ＯＵ
ＴはＨレベルとなる。
済（特ｋａ昭５２−９３５０１号、Ｉ［昭５５−１４９
８７１号）でおる。トランジスタＱ、−Ｑ、鵞よシなり
Ｑｌ 、ＧＬ＋ｔはＮチャネルデフ゛Ｖ７シ冒ントラン
ジスタで、Ｑ、〜ＱｌｌはＮナヤ不ルエンハンスメント
トランジスタである〇 動作は、電源Ｖｐ１）が低レベル（５ｖ）の場合Ｑ、が
オンし且つＱ、のｇｍは小さく設計されているためＮ、
はＨレベルとな、？、Ｑ＋ｏがオンする。一方Ｑ、−Ｑ
・のｌｉ１！値成圧の合計が５Ｖ以上であるため少なく
ともＱｌ はオフとなυＮ鵞 はＬレベルになり、ＯＵ
ＴはＨレベルとなる。
一方ｔ ＃ Ｖ ｐ ｐ が高レベル（２１Ｖ）の場合
。。
。。
が完全にオンし低レベルの時よジインピーダンス小とな
りＮ１はＬレベルとなる。その結果。、。がオフし・Ｎ
！はｖｐｐよ＃）Ｑｓ−Ｑ・の閾値電圧分低いＪ（＋／
ベベルなり、Ｑｌｌがオンし、ＯＵＴはＬレベルとなる
。
りＮ１はＬレベルとなる。その結果。、。がオフし・Ｎ
！はｖｐｐよ＃）Ｑｓ−Ｑ・の閾値電圧分低いＪ（＋／
ベベルなり、Ｑｌｌがオンし、ＯＵＴはＬレベルとなる
。
この回路ａはトランジスタの数が多い点で問題となる。
材にＮ、がＨレベルを出力するときＱ４゜がオフとなる
ため、Ｑｌｌのゲート耐圧を考えてＮ１のＨレベルをｖ
ｐｐ よりある程度低い電圧にするためには、ｖｐｐと
Ｎ、の間に多くのゲートドレインを短絡したトランジス
タＱ１〜ＱＩＩ を設けて、その１４１直を利用する
ようにする心安がある。
ため、Ｑｌｌのゲート耐圧を考えてＮ１のＨレベルをｖ
ｐｐ よりある程度低い電圧にするためには、ｖｐｐと
Ｎ、の間に多くのゲートドレインを短絡したトランジス
タＱ１〜ＱＩＩ を設けて、その１４１直を利用する
ようにする心安がある。
（Ｄ） 発明の目的
本発明は相補型０Ｍｌ８回路により薄酸することによシ
素子数が少ない藺率な電源電圧検出回路を提供すること
を目的とする。
素子数が少ない藺率な電源電圧検出回路を提供すること
を目的とする。
（］０ 発明の構成
本発明の電源電圧検出回路は高レベル及び低レベル電圧
に変化する可変電源端と、固足戒原端と、接地電源端と
を有し、該可変電源端と接地電源端との間に一専電ｆｉ
Ｍ工Ｓトランジスタと反対導電型Ｍ工Ｓトランジスタが
直列接続され該−導電型Ｍ工Ｓトランジスタと反対導電
型ＭＩＳトランジスタのそれぞれのゲートが該固定電源
端に共通接続されてなり、該可変電源端の高レベル及び
低レベル電圧を該−導電型Ｍ工Ｓ）ランジスタと反対導
電型ＭＩＳ）ランジスタの接続点のレベルにより検出し
てなることを特徴とする。
に変化する可変電源端と、固足戒原端と、接地電源端と
を有し、該可変電源端と接地電源端との間に一専電ｆｉ
Ｍ工Ｓトランジスタと反対導電型Ｍ工Ｓトランジスタが
直列接続され該−導電型Ｍ工Ｓトランジスタと反対導電
型ＭＩＳトランジスタのそれぞれのゲートが該固定電源
端に共通接続されてなり、該可変電源端の高レベル及び
低レベル電圧を該−導電型Ｍ工Ｓ）ランジスタと反対導
電型ＭＩＳ）ランジスタの接続点のレベルにより検出し
てなることを特徴とする。
を九高レベル及び低レベル電圧に変化する。Ｊ［電＃膚
と、固定＃Ｌ電源端、接地電源端と會Ｍし、該可変電源
端と接地電源端との間にゲートとドレインとが接続され
たＭよりトランジスタと、−導電型Ｍ工Ｓトランジスタ
と、反対導電型Ｍ Ｉ Ｓ ”）ランジスタとが直列接
続されてなシ、該−４亀型ＭＩＢ ）ランジスタと反対
導電型Ｍ工Ｓトランジスタのそれぞれのゲートが該固定
電源端に共通接続されてなり、該可変［＃Ｉ端の高レベ
ル及び低レベル電圧を該−導電型ＭＩ日トランジスタと
反対導電型ＭＩＳ）ランジスタの接続点のレベルにより
４炙出しでなることを特徴とする。
と、固定＃Ｌ電源端、接地電源端と會Ｍし、該可変電源
端と接地電源端との間にゲートとドレインとが接続され
たＭよりトランジスタと、−導電型Ｍ工Ｓトランジスタ
と、反対導電型Ｍ Ｉ Ｓ ”）ランジスタとが直列接
続されてなシ、該−４亀型ＭＩＢ ）ランジスタと反対
導電型Ｍ工Ｓトランジスタのそれぞれのゲートが該固定
電源端に共通接続されてなり、該可変［＃Ｉ端の高レベ
ル及び低レベル電圧を該−導電型ＭＩ日トランジスタと
反対導電型ＭＩＳ）ランジスタの接続点のレベルにより
４炙出しでなることを特徴とする。
ＣＦ） 発明の実施例
第２図は不発明の一実施例を示す回路図でおる。
ｏＪ′に’ＲＡ’；１ｌａＶｐｐ と接地を源ノ１ｉ
ＪＩＫ Ｐ ｆ −ｗ ４ｆｉｙＭＩＳトランジスタＱ
ｐｔとＮチャネルＭＩＳ）ランジスタＱＮ、とが直列接
続され、それぞれのゲートは固定電＃ＬＶｒ＝ｃ に
共通に接続され、ＱｐＩとＱｌり、の接続点が出力ＯＵ
Ｔに接続されている。
ＪＩＫ Ｐ ｆ −ｗ ４ｆｉｙＭＩＳトランジスタＱ
ｐｔとＮチャネルＭＩＳ）ランジスタＱＮ、とが直列接
続され、それぞれのゲートは固定電＃ＬＶｒ＝ｃ に
共通に接続され、ＱｐＩとＱｌり、の接続点が出力ＯＵ
Ｔに接続されている。
今、電源ＶｐｐがＬＬ／ヘル、すなわちｖｐｐ−ｖｃｃ
−５Ｖの場せ、トランジスタＱＮ、はオンしトランジス
タＱｐ＋のゲート・ソース関電位が苓となり、−、ｐｌ
ばオフとなり出力ＯＵＴはＬレベルとなる。
−５Ｖの場せ、トランジスタＱＮ、はオンしトランジス
タＱｐ＋のゲート・ソース関電位が苓となり、−、ｐｌ
ばオフとなり出力ＯＵＴはＬレベルとなる。
一方’ＭＥ源がＨレベル、すなわちＶ ｐ ｐ ＝ ２
１ Ｖ となゐとＶｐｐ＞Ｖｃｃ ＋ ｌ （ｔｈｐ
ｌ （ＶｔｈｐはＱｐｌの！ｉ４値酸圧）となり、Ｑ
、ｐ、はオン又ＱＮ、もオンであるが、両トランジスタ
ｑｐ１とＱＮＩのｇｍの比を適当に定めることにより、
出力ＯＵＴはＨレベルとなる。
１ Ｖ となゐとＶｐｐ＞Ｖｃｃ ＋ ｌ （ｔｈｐ
ｌ （ＶｔｈｐはＱｐｌの！ｉ４値酸圧）となり、Ｑ
、ｐ、はオン又ＱＮ、もオンであるが、両トランジスタ
ｑｐ１とＱＮＩのｇｍの比を適当に定めることにより、
出力ＯＵＴはＨレベルとなる。
すなわち本回路はＶｐｐンＶｃ ｃ＋ ｌ Ｖｔｈｐ
ｌであるか否かを容易に検出することができる。
ｌであるか否かを容易に検出することができる。
第３図は本発明の他の実施例の回路図で、Ｈレベルの時
のｖｐｐとＶｃｃの差が犬の場合有効でるる。トランジ
スタ” ｐ Ｉ ＋ ＱＮ Ｉは第２図の場合と同じで
あるが、トランジスタＱｐＩのソースＮ、ｏと電源ｖｐ
ｐ の間にゲート・ソース間を短絡した複数個のＰチャ
ネルトランジスタＱ ｐｔ ＋ ＱＴ” 、 ・を設
けている。このトランジスタＱｐｔ、Ｑゎ３． の個
数ｎは、ｖｐｐ（高しベ＃）−ｎｌＶｔｈｐｌ＞ｖｃｃ
＋ＩＶｔｈｐｌなる粂件全満たす範囲で決定される。
のｖｐｐとＶｃｃの差が犬の場合有効でるる。トランジ
スタ” ｐ Ｉ ＋ ＱＮ Ｉは第２図の場合と同じで
あるが、トランジスタＱｐＩのソースＮ、ｏと電源ｖｐ
ｐ の間にゲート・ソース間を短絡した複数個のＰチャ
ネルトランジスタＱ ｐｔ ＋ ＱＴ” 、 ・を設
けている。このトランジスタＱｐｔ、Ｑゎ３． の個
数ｎは、ｖｐｐ（高しベ＃）−ｎｌＶｔｈｐｌ＞ｖｃｃ
＋ＩＶｔｈｐｌなる粂件全満たす範囲で決定される。
動作は、電源ｖｐｐがＬレベル、すなわと”ｉ’ｐｐ
−Ｖｃｍ−５ｖの場合、トランジスタＱ Ｎ ＩＫ ／
、Ｑ ｐ ＋オフとな９出力ＯＵＴはＬｖレベルなる
。−万′区源ｖｐｐ がＨレベルすなわちＶｐｐ＝２
１Ｖ の場合。
−Ｖｃｍ−５ｖの場合、トランジスタＱ Ｎ ＩＫ ／
、Ｑ ｐ ＋オフとな９出力ＯＵＴはＬｖレベルなる
。−万′区源ｖｐｐ がＨレベルすなわちＶｐｐ＝２
１Ｖ の場合。
Ｑｐ＋＋ Ｑｐ！＊ Ｑｐｓ＋ −−、ＱＮ＋ オンと
なりトランジスタのｇｍ比で決まるＨレベルが出力ＯＵ
Ｔよシ検出される。本実施例の場合、Ｖｐｐ（Ｈレベル
）とＶｃｃ Ｏ差が大のとき、出力ＯＵＴにはトランジ
スタＱｐ宜−により分圧されたＨレベルが出力される為
、例えば出力ＯＵ’ｌ’が次段のトランジスタのゲート
に直接接続され九場合、そのゲートに過大なく圧が印加
されて破壊されてしｌうのを防止することができる。
なりトランジスタのｇｍ比で決まるＨレベルが出力ＯＵ
Ｔよシ検出される。本実施例の場合、Ｖｐｐ（Ｈレベル
）とＶｃｃ Ｏ差が大のとき、出力ＯＵＴにはトランジ
スタＱｐ宜−により分圧されたＨレベルが出力される為
、例えば出力ＯＵ’ｌ’が次段のトランジスタのゲート
に直接接続され九場合、そのゲートに過大なく圧が印加
されて破壊されてしｌうのを防止することができる。
ｇ１図の従来例の場合、電０ｉＶｐｐ がＨレベルの場
せトランジスレＱ、Ｏがオフとなるため、トランジスタ
Ｑ１１のゲートに印加されるノードＮ、の電位はＶｐｐ
−７Ｖｔｈ （ＱＳ−Ｑ、で７個）と、トランジスタＱ
ｓ−Ｑ、。の閾１ｌｉｔ圧Ｖｔｈで決まる。そのため
ｖｐｐ Ｏ高レベルが２１Ｖと高い場合は、ノードＮ、
の電位のＨレベルを低くおさえるためにはトランジスタ
Ｑ３〜Ｑ、の数を多くする必要がある。
せトランジスレＱ、Ｏがオフとなるため、トランジスタ
Ｑ１１のゲートに印加されるノードＮ、の電位はＶｐｐ
−７Ｖｔｈ （ＱＳ−Ｑ、で７個）と、トランジスタＱ
ｓ−Ｑ、。の閾１ｌｉｔ圧Ｖｔｈで決まる。そのため
ｖｐｐ Ｏ高レベルが２１Ｖと高い場合は、ノードＮ、
の電位のＨレベルを低くおさえるためにはトランジスタ
Ｑ３〜Ｑ、の数を多くする必要がある。
これに対して第３図の実施例では、電源Ｖｐｐ がＨ１
ノベルの時でもＱＮ、はオンしているため、出力ｏｕＴ
Ｋｄトランジスタのｇｍ比で決まるレベルが出る。すな
わちトランジスター、ｐ ｔ ＋ Ｑ ｐ Ｓ ＋
・・のｄ４埴電圧ではなくソース・ド１／インｌｉ＊
’１ｌｌｆ圧ｖＢＤがオリ用さγしるため、その数は第
１図のｆａ台よシもはるかに少なくてすむ。
ノベルの時でもＱＮ、はオンしているため、出力ｏｕＴ
Ｋｄトランジスタのｇｍ比で決まるレベルが出る。すな
わちトランジスター、ｐ ｔ ＋ Ｑ ｐ Ｓ ＋
・・のｄ４埴電圧ではなくソース・ド１／インｌｉ＊
’１ｌｌｆ圧ｖＢＤがオリ用さγしるため、その数は第
１図のｆａ台よシもはるかに少なくてすむ。
一般しこＦ！ＰＲＯＭの場合、絖出し時と誉込み時（グ
ログシム時）それぞれにおいて複数のモードを有し、そ
れらは外部から与えられる制御信号（、に、ＯＥｉ、Ｐ
ＧＭ及びＶｐｐ （高レベルが低レベルか）によって
、内部の機能を切換えている。
ログシム時）それぞれにおいて複数のモードを有し、そ
れらは外部から与えられる制御信号（、に、ＯＥｉ、Ｐ
ＧＭ及びＶｐｐ （高レベルが低レベルか）によって
、内部の機能を切換えている。
Ｆ表にその詳細を示す。
特に読出し時でアウトプット・ディスエイプルのモード
と誉込み時のプログラムのモードとはＩＥ、ＯＦｉ、Ｐ
ＧＭでは区別できず、電源ｖｐｐがＨレベルかＬレベル
（Ｖｃｃと１司じ）がｋｌｌＦ出して両者を区別する必
要がある。
と誉込み時のプログラムのモードとはＩＥ、ＯＦｉ、Ｐ
ＧＭでは区別できず、電源ｖｐｐがＨレベルかＬレベル
（Ｖｃｃと１司じ）がｋｌｌＦ出して両者を区別する必
要がある。
第４図はＶｐｌ）の検出回路の出力を利用して。
Ｄ′Ｐλ号
プログラムのモードを決定する内部信号−ｈｉを形成す
るためのブロック図である。すなわちｃｇがＬレベル、
ＰＧＭがＬレベル、ｖｐｐ がＨレベルの時初めて内部
ＱＮ号ＤＰＲＧがＨレベルとｖ６．１ｏはＣＦ２発生回
路、１１はＰＧＭ発生回路、１ｚａｖｐｐ＝位恢出回路
、１３はＡＮＤ回路、■４はインバータである。
るためのブロック図である。すなわちｃｇがＬレベル、
ＰＧＭがＬレベル、ｖｐｐ がＨレベルの時初めて内部
ＱＮ号ＤＰＲＧがＨレベルとｖ６．１ｏはＣＦ２発生回
路、１１はＰＧＭ発生回路、１ｚａｖｐｐ＝位恢出回路
、１３はＡＮＤ回路、■４はインバータである。
内部１６号ＤＰＲＧはメモリのワード線やビット線に高
いレベルのＶｐｐ電位を与えるために使用される。第５
図にＥＰＲＯＭの簡単な回路図を示す。
いレベルのＶｐｐ電位を与えるために使用される。第５
図にＥＰＲＯＭの簡単な回路図を示す。
１５（ｄコラムデコーダ、１６．１７はロウデコーダ、
１Ｂは人力データ発生回路、１９はセンスアンプ、２０
は出力ハラ７７ 、２１はｖｐｐ／ＶＣＣスウィッチ回
路、２２〜２４はインバータ、Ｑ１ｏ〜Ｑ＋ｏはトラン
ジスタ、Ｖ／Ｌはワード線、ＢＬはビットｄ、ｃｅｌｌ
はメモリセルであるｏＰＤはパワーダウ７１を号、Ｄｉ
ｎは入力データ、ＯＵＴは出力端でるる。
１Ｂは人力データ発生回路、１９はセンスアンプ、２０
は出力ハラ７７ 、２１はｖｐｐ／ＶＣＣスウィッチ回
路、２２〜２４はインバータ、Ｑ１ｏ〜Ｑ＋ｏはトラン
ジスタ、Ｖ／Ｌはワード線、ＢＬはビットｄ、ｃｅｌｌ
はメモリセルであるｏＰＤはパワーダウ７１を号、Ｄｉ
ｎは入力データ、ＯＵＴは出力端でるる。
内部信Ｍ ＬＩ Ｐ ＲＧがＨレベルになると、Ｖｐｐ
／Ｖｃｃスウィッチ回路の出力Ｖ ｐ／ Ｖ ｃがＨレ
ベルのＶ’ｐｐレベルになり、トランジスタＱｔＯ＋
Ｑｌｌ Ｉ Ｑ１０ ＋Ｑ１６等を介してワード＃ＷＬ
、ビット線ＢＬに印加され、メモリセルＣｅ１ｌの７０
−テイングゲートへの電荷の注入が行なわれる。
／Ｖｃｃスウィッチ回路の出力Ｖ ｐ／ Ｖ ｃがＨレ
ベルのＶ’ｐｐレベルになり、トランジスタＱｔＯ＋
Ｑｌｌ Ｉ Ｑ１０ ＋Ｑ１６等を介してワード＃ＷＬ
、ビット線ＢＬに印加され、メモリセルＣｅ１ｌの７０
−テイングゲートへの電荷の注入が行なわれる。
第６図は第４図の場合のｖｐｐ 検出回路で、” ｐＨ
＊ Ｑ Ｎ１１は第３図のＱｐ＋＋ＱＮ１に該当し、こ
の例ではｖｐｐとＱｐｏＯ間にＰチャネルトランジスタ
２個ＱＴ’ｔｔ＋ Ｑ ｐＨｓ が設けられている。、
（−Ｌ、て’、ｐｎとＱＮＩ＋の接続点は次段のＱｐｎ
＋鎚Ｎ□よりなるインバータのゲートに印加される。な
おｖｐｐとＱｐｔｔの間のケート・ドレイ／間を短絡し
九トランジスタは必すしもＰチャネルの心安はなく、Ｎ
チャネルトランジスタでも同様の効果が侍られる。
＊ Ｑ Ｎ１１は第３図のＱｐ＋＋ＱＮ１に該当し、こ
の例ではｖｐｐとＱｐｏＯ間にＰチャネルトランジスタ
２個ＱＴ’ｔｔ＋ Ｑ ｐＨｓ が設けられている。、
（−Ｌ、て’、ｐｎとＱＮＩ＋の接続点は次段のＱｐｎ
＋鎚Ｎ□よりなるインバータのゲートに印加される。な
おｖｐｐとＱｐｔｔの間のケート・ドレイ／間を短絡し
九トランジスタは必すしもＰチャネルの心安はなく、Ｎ
チャネルトランジスタでも同様の効果が侍られる。
（Ｇ） 発明の効果
本発明によれば簡単な回路でＯＴｆ篭諒ｖｐｐのＨレベ
ルとＬレベルとを検出することができるので、プロゲラ
ムロ■能なＲＯＭ等にＭ幼な回路を提供することができ
る○
ルとＬレベルとを検出することができるので、プロゲラ
ムロ■能なＲＯＭ等にＭ幼な回路を提供することができ
る○
第１図は従来の回路例、第２，３図は本発明の一実施例
の回路図、第４．５図は本発明に係る電源電圧検出回路
をＥＰＲＯＭに適用した４ｍのブロック図及び回路図、
第６図は不発明の一実施例で、第４１ＪのＶｌ）ｐ −
咲出回路である。。
の回路図、第４．５図は本発明に係る電源電圧検出回路
をＥＰＲＯＭに適用した４ｍのブロック図及び回路図、
第６図は不発明の一実施例で、第４１ＪのＶｌ）ｐ −
咲出回路である。。
Claims (1)
- 【特許請求の範囲】 Ｌ 高レベル及び低レベル電圧に変化するＯＴｆ電源端
と、固定電源端と、接地電源端と金・ｂ゛シ、該可変電
源端と接地電源端との間に一４低ｄＭＩ８トランジスタ
と反対導電型Ｍ工Ｓトラン／スタが直列接続され該−導
を型Ｍ工８トランジスタと反対導電型Ｍ工Ｓトクンジス
タのそれぞれのゲートが該固定電源４に共通接続さｒて
なシ、該−ｆ変電原端の高いレベル及び低レベル電圧’
に５−導電型Ｍ工Ｓトランジスタと反対導電型Ｍ工Ｓ
トフンジスタの接続点のレベルにより横比してなること
を特徴とする１ｌＩｃｌＩｃ検電圧検出 λ 高レベル及び低レベル電圧に変化するＩｌｆ′に原
端と、同定電源端と、接地電源端とを有し、該可変電源
端と接地電源端との間にゲートとドレイ／とが接続され
たＭＩ８ ）ランジスタと、−導電型Ｍ工Ｓトランジス
タと、反対導ｔａＭｍｘＳトランジスタとが直列接続さ
れてなり、該−導電型ＭＩＳ）ランジスタと反対導’ｍ
型ＭＩＳ ）ランジスタのぞｎぞれのゲートが該固だ電
源端に共通接吠さｊＬでなり、該ロエ変″ｔｔ原端の高
レベル及び低レベル電圧を該−導電型Ｍ工Ｓトランジス
タと反対導電ＩＭＩｓ）ランジスタの接続点のレベルに
より慣出してなることを特徴とするｔｔｉ、を圧検出回
路Ｃ） ム 該−導成型Ｍ工日トランジスタと反対導電型Ｍ工Ｓ
）う／ジスタの接続点が次段のＭ工Ｓトラ／ジスタのゲ
ートにｔｃ続されてなることを特徴とする請求 路０
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072912A JPS58190775A (ja) | 1982-04-30 | 1982-04-30 | 電源電圧検出回路 |
| EP83302468A EP0093606B1 (en) | 1982-04-30 | 1983-04-29 | Voltage level detecting circuitry |
| DE8383302468T DE3360602D1 (en) | 1982-04-30 | 1983-04-29 | Voltage level detecting circuitry |
| IE1010/83A IE54336B1 (en) | 1982-04-30 | 1983-05-02 | Volgate level detecting circuitry |
| US06/946,173 US4709165A (en) | 1982-04-30 | 1986-12-24 | Voltage supply level detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072912A JPS58190775A (ja) | 1982-04-30 | 1982-04-30 | 電源電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58190775A true JPS58190775A (ja) | 1983-11-07 |
| JPH0160789B2 JPH0160789B2 (ja) | 1989-12-25 |
Family
ID=13503027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57072912A Granted JPS58190775A (ja) | 1982-04-30 | 1982-04-30 | 電源電圧検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4709165A (ja) |
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