JPH0160789B2 - - Google Patents
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- JPH0160789B2 JPH0160789B2 JP57072912A JP7291282A JPH0160789B2 JP H0160789 B2 JPH0160789 B2 JP H0160789B2 JP 57072912 A JP57072912 A JP 57072912A JP 7291282 A JP7291282 A JP 7291282A JP H0160789 B2 JPH0160789 B2 JP H0160789B2
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- Japan
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- 238000001514 detection method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000015654 memory Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/571—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overvoltage detector
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Electromagnetism (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Read Only Memory (AREA)
- Measurement Of Current Or Voltage (AREA)
- Control Of Electrical Variables (AREA)
- Dram (AREA)
Description
(A) 発明の技術分野
本発明は、電源が高レベル、低レベルの電圧値
をとるときそのいずれにあるかを検知する電源電
圧検出回路に関する。 (B) 技術の背景 半導体記憶装置、特に電気的に書込み可能な読
出し専用メモリ（EPROM）等においては、通常
の固定電源Vccの他に、書込み時に高レベル
（21V）となり読出し時に固定電源端Vccと同様
の低レベル（5V）となる可変電源Vppを有して
いる。そしてこの可変電源Vppが高レベルである
か低レベルであるかを内部の検出回路により検出
し、その出力より書込みモードと読出しモードと
を分ける制御信号を得て内部機能を切換えてい
る。 (C) 従来技術と問題点 第１図は従来の電源電圧検出回路で、本出願人
より出願済（特願昭52−93501号、特開昭55−
149871号）である。トランジスタQ1〜Q12よりな
りQ1，Q12はＮチヤネルデプレツシヨントランジ
スタで、Q2〜Q11はＮチヤネルエンハンスメント
トランジスタである。 動作は、電源Vppが低レベル（5V）の場合Q2
がオンし且つQ2のgmは小さく設計されているた
めN1はＨレベルとなり、Q10がオンする。一方Q3
〜Q9の閾値電圧の合計が5V以上であるため少な
くともQ9はオフとなりN2はＬレベルになり、
OUTはＨレベルとなる。 一方電源Vppが高レベル（21V）の場合Q2が完
全にオンし低レベルの時よりインピーダンス小と
なりN1はＬレベルとなる。その結果Q10がオフ
し、N2はVppよりQ3〜Q9の閾値電圧分低いＨレ
ベルとなり、Q11がオンし、OUTはＬレベルとな
る。 この回路ａはトランジスタの数が多い点で問題
となる。特にN2がＨレベルを出力するときQ10が
オフとなるため、Q11のゲート耐圧を考えてN2の
ＨレベルをVppよりある程度低い電圧にするため
には、VppとN2の間に多くのゲートドレインを
短絡したトランジスタQ3〜Q9を設けて、その閾
値を利用するようにする必要がある。 (D) 発明の目的 本発明は相補型CMIS回路により構成すること
により素子数が少ない簡単な電源電圧検出回路を
提供することを目的とする。 (E) 発明の構成 本発明の電源電圧検出回路は高レベル及び低レ
ベル電圧に変化する可変電源端と、固定電源端
と、接地電源端とを有し、該可変電源端と接地電
源端との間に一導電型MISトランジスタと反対導
電型MISトランジスタが直列接続され該一導電型
MISトランジスタと反対導電型MISトランジスタ
のそれぞれのゲートが該固定電源端に共通接続さ
れてなり、該可変電源端の高レベル及び低レベル
電圧を該一導電型MISトランジスタと反対導電型
MISトランジスタの接続点のレベルにより検出し
てなることを特徴とする。 また高レベル及び低レベル電圧に変化する可変
電源端と、固定電源端と、接地電源端とを有し、
該可変電源端と接地電源端との間にゲートとドレ
インとが接続されたMISトランジスタと、一導電
型MISトランジスタと、反対導電型MISトランジ
スタとが直列接続されてなり、該一導電型MISト
ランジスタと反対導電型MISトランジスタのそれ
ぞれのゲートが該固定電源端に共通接続されてな
り、該可変電源端の高レベル及び低レベル電圧を
該一導電型MISトランジスタと反対導電型MISト
ランジスタの接続点のレベルにより検出してなる
ことを特徴とする。 (F) 発明の実施例 第２図は本発明の一実施例を示す回路図であ
る。 可変電源端Vppと接地電源の間にＰチヤネル
MISトランジスタQP1とＮチヤネルMISトランジ
スタQN1とが直列接続され、それぞれのゲートは
固定電源Vccに共通に接続され、Qp1とQN1の接
続点が出力OUTに接続されている。 今、電源VppがＬレベル、すなわちVpp＝Vcc
＝5Vの場合、トランジスタQN1はオンしトランジ
スタQp1のゲート・ソース間電位が零となり、
Qp1はオフとなり出力OUTはＬレベルとなる。
一方電源がＨレベル、すなわちVpp＝21Vとなる
とVpp＞Vcc＋｜Vthp｜（VthpはQp1の閾値電
圧）となり、Qp1はオン又QN1もオンであるが、
両トランジスタQp1とQN1のgmの比を適当に定め
ることにより、出力OUTはＨレベルとなる。す
なわち本回路はVpp＞Vcc＋｜Vthp｜であるか
否かを容易に検出することができる。 第３図は本発明の他の実施例の回路図で、Ｈレ
ベルの時のVppとVccの差が大の場合有効であ
る。トランジスタQp1，QN1は第２図の場合と同
じであるが、トランジスタQp1のソースN10と電
源Vppの間にゲート・ソース間を短絡した複数個
のＰチヤネルトランジスタQp2，Qp3，……を設
けている。このトランジスタQp2，Qp3，……の
個数ｎは、Vpp（高レベル）−ｎ｜Vthp｜＞Vcc
＋｜Vthp｜なる条件を満たす範囲で決定される。 動作は、電源VppがＬレベル、すなわちVpp＝
Vcc＝5Vの場合、トランジスタQN1オン、Qp1オ
フとなり出力OUTはＬレベルとなる。一方電源
VppがＨレベルすなわちVpp＝21Vの場合、Qp1，
Qp2，Qp3，……，QN1オンとなりトランジスタの
gmの比で決まるＨレベルが出力OUTより検出さ
れる。本実施例の場合、Vpp（Ｈレベル）中Vcc
の差が大のとき、出力OUTにはトランジスタ
Qp2〜により分圧されたＨレベルが出力される
為、例えば出力OUTが次段のトランジスタのゲ
ートに直接接続された場合、そのゲートに過大な
電圧が印加されて破壊されてしまうのを防止する
ことができる。 第１図の従来例の場合、電源VppがＨレベルの
場合トランジスタQ10がオフとなるため、トラン
ジスタQ11のゲートに印加されるノードN2の電位
はVpp−7Vth（Q3〜Q9で７個）と、トランジスタ
Q3〜Q9の閾値電圧Vthで決まる。そのためVppの
高レベルが21Vと高い場合は、ノードN2の電位
のＨレベルを低くおさえるためにはトランジスタ
Q3〜Q9の数を多くする必要がある。これに対し
て第３図の実施例では、電源VppがＨレベルの時
でもQN1はオンしているため、出力OUTにはトラ
ンジスタのgm比で決まるレベルが出る。すなわ
ちトランジスタQP2，QP3，……の閾値電圧では
なくソース・ドレイン間電圧VSDが利用されるた
め、その数は第１図の場合よりもはるかに少なく
てすむ。 一般にEPROMの場合、読出し時と書込み時
（プログラム時）それぞれにおいて複数のモード
を有し、それらは外部から与えられる制御信号
CE，OE，PGM及びVpp（高レベルか低レベル）
かによつて、内部の機能を切換えている。 下表にその詳細を示す。
をとるときそのいずれにあるかを検知する電源電
圧検出回路に関する。 (B) 技術の背景 半導体記憶装置、特に電気的に書込み可能な読
出し専用メモリ（EPROM）等においては、通常
の固定電源Vccの他に、書込み時に高レベル
（21V）となり読出し時に固定電源端Vccと同様
の低レベル（5V）となる可変電源Vppを有して
いる。そしてこの可変電源Vppが高レベルである
か低レベルであるかを内部の検出回路により検出
し、その出力より書込みモードと読出しモードと
を分ける制御信号を得て内部機能を切換えてい
る。 (C) 従来技術と問題点 第１図は従来の電源電圧検出回路で、本出願人
より出願済（特願昭52−93501号、特開昭55−
149871号）である。トランジスタQ1〜Q12よりな
りQ1，Q12はＮチヤネルデプレツシヨントランジ
スタで、Q2〜Q11はＮチヤネルエンハンスメント
トランジスタである。 動作は、電源Vppが低レベル（5V）の場合Q2
がオンし且つQ2のgmは小さく設計されているた
めN1はＨレベルとなり、Q10がオンする。一方Q3
〜Q9の閾値電圧の合計が5V以上であるため少な
くともQ9はオフとなりN2はＬレベルになり、
OUTはＨレベルとなる。 一方電源Vppが高レベル（21V）の場合Q2が完
全にオンし低レベルの時よりインピーダンス小と
なりN1はＬレベルとなる。その結果Q10がオフ
し、N2はVppよりQ3〜Q9の閾値電圧分低いＨレ
ベルとなり、Q11がオンし、OUTはＬレベルとな
る。 この回路ａはトランジスタの数が多い点で問題
となる。特にN2がＨレベルを出力するときQ10が
オフとなるため、Q11のゲート耐圧を考えてN2の
ＨレベルをVppよりある程度低い電圧にするため
には、VppとN2の間に多くのゲートドレインを
短絡したトランジスタQ3〜Q9を設けて、その閾
値を利用するようにする必要がある。 (D) 発明の目的 本発明は相補型CMIS回路により構成すること
により素子数が少ない簡単な電源電圧検出回路を
提供することを目的とする。 (E) 発明の構成 本発明の電源電圧検出回路は高レベル及び低レ
ベル電圧に変化する可変電源端と、固定電源端
と、接地電源端とを有し、該可変電源端と接地電
源端との間に一導電型MISトランジスタと反対導
電型MISトランジスタが直列接続され該一導電型
MISトランジスタと反対導電型MISトランジスタ
のそれぞれのゲートが該固定電源端に共通接続さ
れてなり、該可変電源端の高レベル及び低レベル
電圧を該一導電型MISトランジスタと反対導電型
MISトランジスタの接続点のレベルにより検出し
てなることを特徴とする。 また高レベル及び低レベル電圧に変化する可変
電源端と、固定電源端と、接地電源端とを有し、
該可変電源端と接地電源端との間にゲートとドレ
インとが接続されたMISトランジスタと、一導電
型MISトランジスタと、反対導電型MISトランジ
スタとが直列接続されてなり、該一導電型MISト
ランジスタと反対導電型MISトランジスタのそれ
ぞれのゲートが該固定電源端に共通接続されてな
り、該可変電源端の高レベル及び低レベル電圧を
該一導電型MISトランジスタと反対導電型MISト
ランジスタの接続点のレベルにより検出してなる
ことを特徴とする。 (F) 発明の実施例 第２図は本発明の一実施例を示す回路図であ
る。 可変電源端Vppと接地電源の間にＰチヤネル
MISトランジスタQP1とＮチヤネルMISトランジ
スタQN1とが直列接続され、それぞれのゲートは
固定電源Vccに共通に接続され、Qp1とQN1の接
続点が出力OUTに接続されている。 今、電源VppがＬレベル、すなわちVpp＝Vcc
＝5Vの場合、トランジスタQN1はオンしトランジ
スタQp1のゲート・ソース間電位が零となり、
Qp1はオフとなり出力OUTはＬレベルとなる。
一方電源がＨレベル、すなわちVpp＝21Vとなる
とVpp＞Vcc＋｜Vthp｜（VthpはQp1の閾値電
圧）となり、Qp1はオン又QN1もオンであるが、
両トランジスタQp1とQN1のgmの比を適当に定め
ることにより、出力OUTはＨレベルとなる。す
なわち本回路はVpp＞Vcc＋｜Vthp｜であるか
否かを容易に検出することができる。 第３図は本発明の他の実施例の回路図で、Ｈレ
ベルの時のVppとVccの差が大の場合有効であ
る。トランジスタQp1，QN1は第２図の場合と同
じであるが、トランジスタQp1のソースN10と電
源Vppの間にゲート・ソース間を短絡した複数個
のＰチヤネルトランジスタQp2，Qp3，……を設
けている。このトランジスタQp2，Qp3，……の
個数ｎは、Vpp（高レベル）−ｎ｜Vthp｜＞Vcc
＋｜Vthp｜なる条件を満たす範囲で決定される。 動作は、電源VppがＬレベル、すなわちVpp＝
Vcc＝5Vの場合、トランジスタQN1オン、Qp1オ
フとなり出力OUTはＬレベルとなる。一方電源
VppがＨレベルすなわちVpp＝21Vの場合、Qp1，
Qp2，Qp3，……，QN1オンとなりトランジスタの
gmの比で決まるＨレベルが出力OUTより検出さ
れる。本実施例の場合、Vpp（Ｈレベル）中Vcc
の差が大のとき、出力OUTにはトランジスタ
Qp2〜により分圧されたＨレベルが出力される
為、例えば出力OUTが次段のトランジスタのゲ
ートに直接接続された場合、そのゲートに過大な
電圧が印加されて破壊されてしまうのを防止する
ことができる。 第１図の従来例の場合、電源VppがＨレベルの
場合トランジスタQ10がオフとなるため、トラン
ジスタQ11のゲートに印加されるノードN2の電位
はVpp−7Vth（Q3〜Q9で７個）と、トランジスタ
Q3〜Q9の閾値電圧Vthで決まる。そのためVppの
高レベルが21Vと高い場合は、ノードN2の電位
のＨレベルを低くおさえるためにはトランジスタ
Q3〜Q9の数を多くする必要がある。これに対し
て第３図の実施例では、電源VppがＨレベルの時
でもQN1はオンしているため、出力OUTにはトラ
ンジスタのgm比で決まるレベルが出る。すなわ
ちトランジスタQP2，QP3，……の閾値電圧では
なくソース・ドレイン間電圧VSDが利用されるた
め、その数は第１図の場合よりもはるかに少なく
てすむ。 一般にEPROMの場合、読出し時と書込み時
（プログラム時）それぞれにおいて複数のモード
を有し、それらは外部から与えられる制御信号
CE，OE，PGM及びVpp（高レベルか低レベル）
かによつて、内部の機能を切換えている。 下表にその詳細を示す。
【表】
特に読出し時でアウトプツト・デイスエイブル
のモードと書込み時のプログラムのモードとは
CE，OE，PGMでは区別できず、電源VppがＨ
レベルかＬレベル（Vccと同じ）かを検出して両
者を区別する必要がある。 第４図はVppの検出回路の出力を利用して、プ
ログラムのモードを決定する内部信号DPRGを形
成するためのブロツク図である。すなわちCEが
Ｌレベル、PGMがＬレベル、VppがＨレベルの
時初めて内部信号DPRGがＨレベルとなる。１０
はCE発生回路、１１はPGM発生回路、１２は
Vpp電位検出回路、１３はAND回路、１４はイ
ンバータである。 内部信号DPRGはメモリのワード線やビツト線
に高いレベルのVpp電位を与えるために使用され
る。第５図にEPROMの簡単な回路図を示す。１
５はコラムデコーダ、１６，１７はロウデコー
ダ、１８は入力データ発生回路、１９はセンスア
ンプ、２０は出力バツフア、２１はVpp／Vccス
ウイツチ回路、２２〜２４はインバータ、Q10〜
Q19はトランジスタ、WLはワード線、BLはビツ
ト線、Cellはメモリセルである。PDはパワーダ
ウン信号、Dinは入力データ、OUTは出力端で
ある。 内部信号DPRGがＨレベルになると、Vpp／
Vccスウイツチ回路の出力Vp／VcがＨレベルの
Vppレベルになり、トランジスタQ10，Q12，Q14，
Q16等を介してワード線WL、ビツト線BLに印加
され、メモリセルCellのフローテイングゲートへ
の電荷の注入が行なわれる。 第６図は第４図の場合のVpp検出回路で、
Qp11，QN11は第３図のQp1，QN1に該当し、この
例ではVppとQp11の間にＰチヤネルトランジス
タ２個Qp12，Qp13が設けられている。そして
Qp11とQN11の接続点は次段のQp21，QN21よりな
るインバータのゲートに印加される。なおVppと
Qp11の間のゲート・ドレイン間を短絡したトラ
ンジスタは必ずしもＰチヤネルの必要はなく、Ｎ
チヤネルトランジスタでも同様の効果が得られ
る。 (G) 発明の効果 本発明によれば簡単な回路で可変電源VppのＨ
レベルとＬレベルとを検出することができるの
で、プログラム可能なROM等に有効な回路を提
供することができる。
のモードと書込み時のプログラムのモードとは
CE，OE，PGMでは区別できず、電源VppがＨ
レベルかＬレベル（Vccと同じ）かを検出して両
者を区別する必要がある。 第４図はVppの検出回路の出力を利用して、プ
ログラムのモードを決定する内部信号DPRGを形
成するためのブロツク図である。すなわちCEが
Ｌレベル、PGMがＬレベル、VppがＨレベルの
時初めて内部信号DPRGがＨレベルとなる。１０
はCE発生回路、１１はPGM発生回路、１２は
Vpp電位検出回路、１３はAND回路、１４はイ
ンバータである。 内部信号DPRGはメモリのワード線やビツト線
に高いレベルのVpp電位を与えるために使用され
る。第５図にEPROMの簡単な回路図を示す。１
５はコラムデコーダ、１６，１７はロウデコー
ダ、１８は入力データ発生回路、１９はセンスア
ンプ、２０は出力バツフア、２１はVpp／Vccス
ウイツチ回路、２２〜２４はインバータ、Q10〜
Q19はトランジスタ、WLはワード線、BLはビツ
ト線、Cellはメモリセルである。PDはパワーダ
ウン信号、Dinは入力データ、OUTは出力端で
ある。 内部信号DPRGがＨレベルになると、Vpp／
Vccスウイツチ回路の出力Vp／VcがＨレベルの
Vppレベルになり、トランジスタQ10，Q12，Q14，
Q16等を介してワード線WL、ビツト線BLに印加
され、メモリセルCellのフローテイングゲートへ
の電荷の注入が行なわれる。 第６図は第４図の場合のVpp検出回路で、
Qp11，QN11は第３図のQp1，QN1に該当し、この
例ではVppとQp11の間にＰチヤネルトランジス
タ２個Qp12，Qp13が設けられている。そして
Qp11とQN11の接続点は次段のQp21，QN21よりな
るインバータのゲートに印加される。なおVppと
Qp11の間のゲート・ドレイン間を短絡したトラ
ンジスタは必ずしもＰチヤネルの必要はなく、Ｎ
チヤネルトランジスタでも同様の効果が得られ
る。 (G) 発明の効果 本発明によれば簡単な回路で可変電源VppのＨ
レベルとＬレベルとを検出することができるの
で、プログラム可能なROM等に有効な回路を提
供することができる。
第１図は従来の回路例、第２，３図は本発明の
一実施例の回路図、第４，５図は本発明に係る電
源電圧検出回路をEPROMに適用した場合のブロ
ツク図及び回路図、第６図は本発明の一実施例
で、第４図のVpp検出回路である。 図中、Vppは可変電源、Vccは固定電源、Qp1，
QN1はそれぞれ一導電型、反対導電型MISトラン
ジスタである。
一実施例の回路図、第４，５図は本発明に係る電
源電圧検出回路をEPROMに適用した場合のブロ
ツク図及び回路図、第６図は本発明の一実施例
で、第４図のVpp検出回路である。 図中、Vppは可変電源、Vccは固定電源、Qp1，
QN1はそれぞれ一導電型、反対導電型MISトラン
ジスタである。
Claims (1)
- 【特許請求の範囲】 １ 高レベル及び低レベル電圧に変化する可変電
源端と、固定電源端と、接地電源端とを有し、該
可変電源端と接地電源端との間に一導電型MISト
ランジスタと反対導電型MISトランジスタが直列
接続され該一導電型MISトランジスタと反対導電
型MISトランジスタのそれぞれのゲートが該固定
電源端に共通接続されてなり、該可変電源端の高
レベル及び低レベル電圧を該一導電型MISトラン
ジスタと反対導電型MISトランジスタの接続点の
レベルにより検出してなることを特徴とする電源
電圧検出回路。 ２ 高レベル及び低レベル電圧に変化する可変電
源端と、固定電源端と、接地電源端とを有し、該
可変電源端と接地電源端との間にゲートとドレイ
ンとが接続されたMISトランジスタと、一導電型
MISトランジスタと、反対導電型MISトランジス
タとが直列接続されてなり、該一導電型MISトラ
ンジスタと反対導電型MISトランジスタのそれぞ
れのゲートが該固定電源端に共通接続されてな
り、該可変電源端の高レベル及び低レベル電圧を
該一導電型MISトランジスタと反対導電型MISト
ランジスタの接続点のレベルにより検出してなる
ことを特徴とする電源電圧検出回路。 ３ 該一導電型MISトランジスタと反対導電型
MISトランジスタの接続点が次段のMISトランジ
スタのゲートに接続されてなることを特徴とする
特許請求の範囲第２項記載の電源電圧検出回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072912A JPS58190775A (ja) | 1982-04-30 | 1982-04-30 | 電源電圧検出回路 |
| EP83302468A EP0093606B1 (en) | 1982-04-30 | 1983-04-29 | Voltage level detecting circuitry |
| DE8383302468T DE3360602D1 (en) | 1982-04-30 | 1983-04-29 | Voltage level detecting circuitry |
| IE1010/83A IE54336B1 (en) | 1982-04-30 | 1983-05-02 | Volgate level detecting circuitry |
| US06/946,173 US4709165A (en) | 1982-04-30 | 1986-12-24 | Voltage supply level detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072912A JPS58190775A (ja) | 1982-04-30 | 1982-04-30 | 電源電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58190775A JPS58190775A (ja) | 1983-11-07 |
| JPH0160789B2 true JPH0160789B2 (ja) | 1989-12-25 |
Family
ID=13503027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57072912A Granted JPS58190775A (ja) | 1982-04-30 | 1982-04-30 | 電源電圧検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4709165A (ja) |
| EP (1) | EP0093606B1 (ja) |
| JP (1) | JPS58190775A (ja) |
| DE (1) | DE3360602D1 (ja) |
| IE (1) | IE54336B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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