JPH0532840B2 - - Google Patents
Info
- Publication number
- JPH0532840B2 JPH0532840B2 JP3879686A JP3879686A JPH0532840B2 JP H0532840 B2 JPH0532840 B2 JP H0532840B2 JP 3879686 A JP3879686 A JP 3879686A JP 3879686 A JP3879686 A JP 3879686A JP H0532840 B2 JPH0532840 B2 JP H0532840B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- potential
- reference potential
- circuit
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000003321 amplification Effects 0.000 claims description 14
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、電気的に書込み可能な不揮発性の半
導体メモリ等に用いられるセンスアンプに係り、
特にメモリセル側のビツト線電位とダミーセル側
の基準電位との基準電位とを電圧比較するセンス
アンプの基準電位発生回路に関する。
導体メモリ等に用いられるセンスアンプに係り、
特にメモリセル側のビツト線電位とダミーセル側
の基準電位との基準電位とを電圧比較するセンス
アンプの基準電位発生回路に関する。
（従来の技術）
電気的に書込み可能な不揮発性メモリ、たとえ
ば紫外線消去型のEPROM（エレクトリカル・プ
ログラマブル・リード・オンリ・メモリ）におい
ては、第２図に示すようにメモリセルアレイ周辺
およびセンスアンプが構成されている。即ち、メ
モリセルアレイ１は、それぞれ例えばフローテイ
ングゲート型のメモリセルMC…が行列状に配列
されており、そのワード線をWL１，WL２…、
ビツト線をBL１〜BLNにより示している。上記
各ビツト線BL１〜BLNは、それぞれビツト線選
択スイツチ用のＮチヤネルMOSトランジスタQB
１〜QBNを介して一括接続されており、このト
ランジスタQB１〜QBNは、カラムデコーダ（図
示せず）の出力によりスイツチ制御されるように
接続されている。上記各ビツト線の一括接続点
（ノードNB）はビツト線電位増幅回路２が接続
され、その出力ノードは差動増幅型の比較回路
（たとえばＰチヤネルカレントミラー型比較回路）
３の一方の入力ノードN1に接続されている。上
記ビツト線電位増幅回路２は、ビツト線ノード
BNとVcc電源ノードとの間に接続されたビツト
線電位クランプ用のＮチヤネルエンハンスメント
型MOSトランジスタＱ１と、メモリセルからビ
ツト線ノードNBに読み出された情報を検出する
ためにビツト線に直列に接続されたビツト線電位
増幅用のＮチヤネルエンハンスメント型MOSト
ランジスタＱ２と、このトランジスタＱ２の負荷
としてビツト線とVcc電源ノードとの間に接続さ
れたゲート・ドレイン相互が接続されたＰチヤネ
ルエンハンスメント型MOSトランジスタＱ３と
からなり、前記クランプ用、増幅用のトランジス
タＱ１，Ｑ２の各ゲートにはバイアス電圧発生回
路４から所定のバイアス電圧VBAが与えられてい
る。このバイアス電圧発生回路４は、Vcc電源ノ
ードとVss電源ノード（接地電位）との間に、ゲ
ートが接地されたＰチヤネルMOSトランジスタ
Ｑ４およびゲート・ドレイン相互が接続された２
個のＮチヤネルMOSトランジスタＱ５，Ｑ６が
直列に接続されてなる。また、前記メモリセル
MC…は、書込みが行なわれていて閾値電圧VTH
が高い状態（“０”状態）、または書込みが行なわ
れていないで閾値電圧VTHが低い状態（消去状態
“１”状態）のいずれかになつている。したがつ
て、比較回路３の一方の入力ノードN1には、選
択されたメモリセルからの読み出し情報がビツト
線電位増幅回路２により増幅されたビツト線電位
VB（ここで、“０”状態のメモリセルの読み出し
時の電位をVB0、“１”状態のメモリセルの読み
出し時の電位をVB1で表わす）が入力する。な
お、前記ビツト線ノードNBと書込み用高電圧
VPPノードとの間には書込みデータ入力Dinの反
転データに応じてスイツチ制御される書込み
制御用のMOSトランジスタＱ７が接続されてい
る。したがつて、たとえばメモリセルMCにデー
タを書込むときには、その制御ゲートおよびドレ
インに同時に高電圧VPPが加わるように制御する
ことが可能になつている。なお、比較回路３は、
増幅用の２個のＮチヤネルMOSトランジスタＱ
８，Ｑ９とカレントミラー型負荷となる２個のＰ
チヤネルMOSトランジスタＱ１０，Ｑ１１とか
らなる。
ば紫外線消去型のEPROM（エレクトリカル・プ
ログラマブル・リード・オンリ・メモリ）におい
ては、第２図に示すようにメモリセルアレイ周辺
およびセンスアンプが構成されている。即ち、メ
モリセルアレイ１は、それぞれ例えばフローテイ
ングゲート型のメモリセルMC…が行列状に配列
されており、そのワード線をWL１，WL２…、
ビツト線をBL１〜BLNにより示している。上記
各ビツト線BL１〜BLNは、それぞれビツト線選
択スイツチ用のＮチヤネルMOSトランジスタQB
１〜QBNを介して一括接続されており、このト
ランジスタQB１〜QBNは、カラムデコーダ（図
示せず）の出力によりスイツチ制御されるように
接続されている。上記各ビツト線の一括接続点
（ノードNB）はビツト線電位増幅回路２が接続
され、その出力ノードは差動増幅型の比較回路
（たとえばＰチヤネルカレントミラー型比較回路）
３の一方の入力ノードN1に接続されている。上
記ビツト線電位増幅回路２は、ビツト線ノード
BNとVcc電源ノードとの間に接続されたビツト
線電位クランプ用のＮチヤネルエンハンスメント
型MOSトランジスタＱ１と、メモリセルからビ
ツト線ノードNBに読み出された情報を検出する
ためにビツト線に直列に接続されたビツト線電位
増幅用のＮチヤネルエンハンスメント型MOSト
ランジスタＱ２と、このトランジスタＱ２の負荷
としてビツト線とVcc電源ノードとの間に接続さ
れたゲート・ドレイン相互が接続されたＰチヤネ
ルエンハンスメント型MOSトランジスタＱ３と
からなり、前記クランプ用、増幅用のトランジス
タＱ１，Ｑ２の各ゲートにはバイアス電圧発生回
路４から所定のバイアス電圧VBAが与えられてい
る。このバイアス電圧発生回路４は、Vcc電源ノ
ードとVss電源ノード（接地電位）との間に、ゲ
ートが接地されたＰチヤネルMOSトランジスタ
Ｑ４およびゲート・ドレイン相互が接続された２
個のＮチヤネルMOSトランジスタＱ５，Ｑ６が
直列に接続されてなる。また、前記メモリセル
MC…は、書込みが行なわれていて閾値電圧VTH
が高い状態（“０”状態）、または書込みが行なわ
れていないで閾値電圧VTHが低い状態（消去状態
“１”状態）のいずれかになつている。したがつ
て、比較回路３の一方の入力ノードN1には、選
択されたメモリセルからの読み出し情報がビツト
線電位増幅回路２により増幅されたビツト線電位
VB（ここで、“０”状態のメモリセルの読み出し
時の電位をVB0、“１”状態のメモリセルの読み
出し時の電位をVB1で表わす）が入力する。な
お、前記ビツト線ノードNBと書込み用高電圧
VPPノードとの間には書込みデータ入力Dinの反
転データに応じてスイツチ制御される書込み
制御用のMOSトランジスタＱ７が接続されてい
る。したがつて、たとえばメモリセルMCにデー
タを書込むときには、その制御ゲートおよびドレ
インに同時に高電圧VPPが加わるように制御する
ことが可能になつている。なお、比較回路３は、
増幅用の２個のＮチヤネルMOSトランジスタＱ
８，Ｑ９とカレントミラー型負荷となる２個のＰ
チヤネルMOSトランジスタＱ１０，Ｑ１１とか
らなる。
一方、基準電位発生回路５は、上記比較回路３
の他方の入力ノードN2に電圧比較用の基準電位
Vrefを与えるために設けられており、その構成
は比較回路３の一方の入力ノードN1側の回路
（メモリセル側回路）の読み出し系とほぼ同様で
ある。即ち、メモリセル部としてダミーセルDC
を有し、このダミーセルDCに接続されているビ
ツト線BLDに直列にビツト線選択スイツチ用の
ＮチヤネルMOSトランジスタQB１〜QBNに対
するダミーのＮチヤネルMOSトランジスタQBD
が挿入され、さらに上記ビツト線BLDにビツト
線電位増幅回路６が接続されている。この場合、
上記ビツト線電位増幅回路６は、クランプ用のＮ
チヤネルトランジスタＱ１′と、増幅用のＮチヤ
ネルトランジスタＱ２′と、負荷用としてそれぞ
れゲート・ドレイン相互が接続された２個のＰチ
ヤネルエンハンスメント型MOSトランジスタＱ
３′，Ｑ１２が並列接続されており、上記クラン
プ用、増幅用のトランジスタＱ１′，Ｑ２′の各ゲ
ートには前記バイアス電圧VBAが与えられてい
る。また、ダミーセルDCは“１”状態（消去状
態）に設定されていて、制御ゲートに読み出し制
御電圧（Vcc電位）が与えられており、さらにビ
ツト線選択スイツチ用のＮチヤネルMOSトラン
ジスタQBDもオン状態となるようにそのゲート
にVcc電位が与えられている。ここで、上記基準
電位発生回路５が発生する基準電位Vrefは、選
択されたメモリセルが“０”状態（書込み状態、
閾値電圧VTHが高い状態）のときのビツト線電位
と選択されたメモリセルが“１”状態のときのビ
ツト線電位との中間電位となるように、つまり
VB0＞Vref＞VB1の関係を満足して比較回路３の
出力Voutが正常に得られるように設定される必
要がある。そこで、従来は、基準電位発生回路５
におけるビツト線の抵抗性負荷として前記メモリ
セル側回路におけるトランジスタＱ３と同サイズ
のトランジスタＱ３′に加えてトランジスタＱ１
２が並列接続されている。これによつて、“１”
状態のメモリセルを選択したときのビツト線電位
VB1と同じく“１”状態のダミーセルDCからの
読み出し情報により定まる基準電位Vrefとの間
に不平衝状態（Vref＞VB1）を生じさせており、
標準的なVcc電位（Vccstd）において基準電位
Vrefが前記２種のビツト線電位VB0，VB1の中間
電位になるように設計されている。
の他方の入力ノードN2に電圧比較用の基準電位
Vrefを与えるために設けられており、その構成
は比較回路３の一方の入力ノードN1側の回路
（メモリセル側回路）の読み出し系とほぼ同様で
ある。即ち、メモリセル部としてダミーセルDC
を有し、このダミーセルDCに接続されているビ
ツト線BLDに直列にビツト線選択スイツチ用の
ＮチヤネルMOSトランジスタQB１〜QBNに対
するダミーのＮチヤネルMOSトランジスタQBD
が挿入され、さらに上記ビツト線BLDにビツト
線電位増幅回路６が接続されている。この場合、
上記ビツト線電位増幅回路６は、クランプ用のＮ
チヤネルトランジスタＱ１′と、増幅用のＮチヤ
ネルトランジスタＱ２′と、負荷用としてそれぞ
れゲート・ドレイン相互が接続された２個のＰチ
ヤネルエンハンスメント型MOSトランジスタＱ
３′，Ｑ１２が並列接続されており、上記クラン
プ用、増幅用のトランジスタＱ１′，Ｑ２′の各ゲ
ートには前記バイアス電圧VBAが与えられてい
る。また、ダミーセルDCは“１”状態（消去状
態）に設定されていて、制御ゲートに読み出し制
御電圧（Vcc電位）が与えられており、さらにビ
ツト線選択スイツチ用のＮチヤネルMOSトラン
ジスタQBDもオン状態となるようにそのゲート
にVcc電位が与えられている。ここで、上記基準
電位発生回路５が発生する基準電位Vrefは、選
択されたメモリセルが“０”状態（書込み状態、
閾値電圧VTHが高い状態）のときのビツト線電位
と選択されたメモリセルが“１”状態のときのビ
ツト線電位との中間電位となるように、つまり
VB0＞Vref＞VB1の関係を満足して比較回路３の
出力Voutが正常に得られるように設定される必
要がある。そこで、従来は、基準電位発生回路５
におけるビツト線の抵抗性負荷として前記メモリ
セル側回路におけるトランジスタＱ３と同サイズ
のトランジスタＱ３′に加えてトランジスタＱ１
２が並列接続されている。これによつて、“１”
状態のメモリセルを選択したときのビツト線電位
VB1と同じく“１”状態のダミーセルDCからの
読み出し情報により定まる基準電位Vrefとの間
に不平衝状態（Vref＞VB1）を生じさせており、
標準的なVcc電位（Vccstd）において基準電位
Vrefが前記２種のビツト線電位VB0，VB1の中間
電位になるように設計されている。
ところで、上記構成のセンスアンプにあつて
は、基準電位Vrefおよびビツト線電位VB0，VB1
は第３図中に示すように電源電圧Vcc依存性を有
している。ここで、ビツト線電位VB0のVcc電圧
依存性に比べて基準電位VrefのVcc電圧依存性が
大きくなつており、Vcc電圧を大きくしていつた
ときにVref電位がVB0電位にほぼ等しくなるまで
上昇するときのVcc電圧は、前記した必要条件
VB0＞Vref＞VB1を満足する最大動作電源電圧
Vccmaxであり、これ以上の電源電圧においては
比較回路３の誤動作を招いてしまう。上記したよ
うなビツト線電位VB0、基準電位VrefのVcc電圧
依存特性の違いは、メモリセル側回路における抵
抗性負荷用のトランジスタＱ３のサイズと基準電
位発生回路５における抵抗性負荷用のトランジス
タ（Ｑ３′およびＱ１２）のサイズの不平衡に起
因している。
は、基準電位Vrefおよびビツト線電位VB0，VB1
は第３図中に示すように電源電圧Vcc依存性を有
している。ここで、ビツト線電位VB0のVcc電圧
依存性に比べて基準電位VrefのVcc電圧依存性が
大きくなつており、Vcc電圧を大きくしていつた
ときにVref電位がVB0電位にほぼ等しくなるまで
上昇するときのVcc電圧は、前記した必要条件
VB0＞Vref＞VB1を満足する最大動作電源電圧
Vccmaxであり、これ以上の電源電圧においては
比較回路３の誤動作を招いてしまう。上記したよ
うなビツト線電位VB0、基準電位VrefのVcc電圧
依存特性の違いは、メモリセル側回路における抵
抗性負荷用のトランジスタＱ３のサイズと基準電
位発生回路５における抵抗性負荷用のトランジス
タ（Ｑ３′およびＱ１２）のサイズの不平衡に起
因している。
しかし、上記したセンスアンプにあつては、標
準的な電源電圧Vccstdと最大動作基準電圧
Vccmaxとの間の余裕幅、つまり動作電源マージ
ンが必らずしも十分ではない。したがつて、Vcc
電源変動によつて比較回路３の誤動作を招き易い
だけでなく、他の要因（たとえば回路素子パラメ
ータの変化とかメモリセルの書込み不足など）に
よつても同様の誤動作が起こり得る。たとえば基
準電位発生回路５を標準的な電源電圧Vcc＝5V
で適正な基準電圧Vrefが得られるように設計し
たにも拘らず、実際に製造されたメモリ集積回路
は製造プロセスの揺らぎに起因する素子パラメー
タの変動によつてVcc＝5Vではセンスアンプが
正常に動作しないという事態が生じるおそれが多
い。
準的な電源電圧Vccstdと最大動作基準電圧
Vccmaxとの間の余裕幅、つまり動作電源マージ
ンが必らずしも十分ではない。したがつて、Vcc
電源変動によつて比較回路３の誤動作を招き易い
だけでなく、他の要因（たとえば回路素子パラメ
ータの変化とかメモリセルの書込み不足など）に
よつても同様の誤動作が起こり得る。たとえば基
準電位発生回路５を標準的な電源電圧Vcc＝5V
で適正な基準電圧Vrefが得られるように設計し
たにも拘らず、実際に製造されたメモリ集積回路
は製造プロセスの揺らぎに起因する素子パラメー
タの変動によつてVcc＝5Vではセンスアンプが
正常に動作しないという事態が生じるおそれが多
い。
（発明が解決しようとする問題点）
本発明は上記したような動作電源マージンが小
さいという欠点を除去すべくなされたものであ
り、電源電圧の変動、製造プロセスの揺らぎによ
る素子特性の変化等に対して高い動作マージンを
有する半導体メモリの実現に寄与し得る半導体メ
モリのセンスアンプを提供することを目的とす
る。
さいという欠点を除去すべくなされたものであ
り、電源電圧の変動、製造プロセスの揺らぎによ
る素子特性の変化等に対して高い動作マージンを
有する半導体メモリの実現に寄与し得る半導体メ
モリのセンスアンプを提供することを目的とす
る。
（問題点を解決するための手段）
本発明の半導体メモリのセンスアンプは、比較
回路の比較入力となる基準電位を発生するための
基準電位発生回路におけるビツト線負荷トランジ
スタＱとして、それぞれゲート・ドレイン相互が
接続されたＰチヤネルトランジスタとＮチヤネル
トランジスタとを並列接続して用いることを特徴
とするものである。
回路の比較入力となる基準電位を発生するための
基準電位発生回路におけるビツト線負荷トランジ
スタＱとして、それぞれゲート・ドレイン相互が
接続されたＰチヤネルトランジスタとＮチヤネル
トランジスタとを並列接続して用いることを特徴
とするものである。
（作用）
基準電位発生回路の基準電位出力が標準的な基
準電圧下で適正な値になるように設計しておくこ
とによりさらに、基準電圧が大きくなつたときに
はＮチヤネルトランジスタのバツクゲートバイア
ス効果により基準電位の増大を抑制する作用、つ
まり基準電位の電源電圧依存性が少なくなる作用
が生じるので、標準的な動作条件における回路動
作を損なうことなく最大動作電源電圧が改善され
ることになる。
準電圧下で適正な値になるように設計しておくこ
とによりさらに、基準電圧が大きくなつたときに
はＮチヤネルトランジスタのバツクゲートバイア
ス効果により基準電位の増大を抑制する作用、つ
まり基準電位の電源電圧依存性が少なくなる作用
が生じるので、標準的な動作条件における回路動
作を損なうことなく最大動作電源電圧が改善され
ることになる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細
に説明する。第１図に示す半導体メモリのセンス
アンプは、第２図を参照して前述した従来のセン
スアンプに比べて基準電位回路５′のビツト線電
位増幅回路６′における抵抗性負荷として、ゲー
ト・ドレイン相互が接続されたＰチヤネルエンハ
ンスメント型MOSトランジスタＱ３′にゲート・
ドレイン相互が接続されたＮチヤネルエンハンス
メント型MOSトランジスタＱ１３を並列接続し
た点が異なり、その他は同じであるので第２図中
と同一符号を付してその説明を省略する。
に説明する。第１図に示す半導体メモリのセンス
アンプは、第２図を参照して前述した従来のセン
スアンプに比べて基準電位回路５′のビツト線電
位増幅回路６′における抵抗性負荷として、ゲー
ト・ドレイン相互が接続されたＰチヤネルエンハ
ンスメント型MOSトランジスタＱ３′にゲート・
ドレイン相互が接続されたＮチヤネルエンハンス
メント型MOSトランジスタＱ１３を並列接続し
た点が異なり、その他は同じであるので第２図中
と同一符号を付してその説明を省略する。
この場合、上記センスアンプにおいては、標準
的な動作条件において、即ち標準的なVcc基準電
圧（Vccstd）のときに基準電位Vrefが２種のビ
ツト線電位VB0，VB1の中間電位になるように上
記ＮチヤネルトランジスタＱ１３のサイズ等が設
計されており、このＮチヤネルトランジスタＱ１
３の基板領域は接地電位（またはVss電位）に接
続されている。
的な動作条件において、即ち標準的なVcc基準電
圧（Vccstd）のときに基準電位Vrefが２種のビ
ツト線電位VB0，VB1の中間電位になるように上
記ＮチヤネルトランジスタＱ１３のサイズ等が設
計されており、このＮチヤネルトランジスタＱ１
３の基板領域は接地電位（またはVss電位）に接
続されている。
上記構成のセンスアンプによれば、Vcc電源が
Vccstdより大きくなると、基準電位発生回路
５′における負荷用のＮチヤネルトランジスタＱ
１３のオン抵抗がバツクゲートバイアス効果によ
り増加することによつて、基準電位Vrefの増大
を抑制する作用を持つようになる。このように、
基準電位VrefのVcc電圧依存性が小さくなるの
で、第３図中に示すように従来例に比べて基準電
位Vrefとビツト線電位VB0とが等しくなるときの
最大動作電源電圧Vcc′maxが大きくなる。した
がつて、動作電源マージンが大きくなり、電源電
圧の変動、製造プロセスの揺らぎによる素子特性
のばらつき、不揮発性メモリセルに対する書込み
条件の変動に対して高い動作マージンを有するこ
とになり、メモリ製品の性能の向上、歩留りの向
上に寄与することが可能になる。
Vccstdより大きくなると、基準電位発生回路
５′における負荷用のＮチヤネルトランジスタＱ
１３のオン抵抗がバツクゲートバイアス効果によ
り増加することによつて、基準電位Vrefの増大
を抑制する作用を持つようになる。このように、
基準電位VrefのVcc電圧依存性が小さくなるの
で、第３図中に示すように従来例に比べて基準電
位Vrefとビツト線電位VB0とが等しくなるときの
最大動作電源電圧Vcc′maxが大きくなる。した
がつて、動作電源マージンが大きくなり、電源電
圧の変動、製造プロセスの揺らぎによる素子特性
のばらつき、不揮発性メモリセルに対する書込み
条件の変動に対して高い動作マージンを有するこ
とになり、メモリ製品の性能の向上、歩留りの向
上に寄与することが可能になる。
なお、本発明のセンスアンプは上記EPROMに
限らず、電気的消去・再書込み可能な不揮発性メ
モリEEPROM等にも適用可能である。
限らず、電気的消去・再書込み可能な不揮発性メ
モリEEPROM等にも適用可能である。
上述したように本発明の半導体メモリのセンス
アンプによれば、基準電位発生回路におけるビツ
ト線の抵抗性負荷として使用するMOSトランジ
スタのバツクゲートバイアス効果を利用すること
によつて、標準的な動作条件における回路動作を
損なうことなく最大動作電源電圧を大きくとるこ
とができ、動作電源マージンを改善することがで
きる。したがつて、電源電圧の変動、製造プロセ
スの揺らぎによる素子特性の変化等に対して高い
動作マージンを有する半導体メモリが得られるよ
うになり、メモリ製品の性能の向上、歩留りの向
上に寄与することができる。
アンプによれば、基準電位発生回路におけるビツ
ト線の抵抗性負荷として使用するMOSトランジ
スタのバツクゲートバイアス効果を利用すること
によつて、標準的な動作条件における回路動作を
損なうことなく最大動作電源電圧を大きくとるこ
とができ、動作電源マージンを改善することがで
きる。したがつて、電源電圧の変動、製造プロセ
スの揺らぎによる素子特性の変化等に対して高い
動作マージンを有する半導体メモリが得られるよ
うになり、メモリ製品の性能の向上、歩留りの向
上に寄与することができる。
第１図は本発明の半導体メモリのセンスアンプ
の一実施例を適用したEPROMの一部を示す回路
図、第２図は従来のEPROMの一部を示す回路
図、第３図は第１図の実施例のメモリおよび第２
図の従来のメモリにおけるそれぞれのセンスアン
プ入力電位の電源電圧依存特性の一例を示す特性
図である。 ２，６′…ビツト線電位増幅回路、３…比較回
路、５′…基準電位発生回路、MC…メモリセル、
BL１〜BLN…ビツト線、DC…ダミーセル、
BLD…ダミーセル用ビツト線、Ｑ２，Ｑ２′…増
幅用Ｎチヤネルトランジスタ、Ｑ３，Ｑ３′…負
荷用Ｐチヤネルトランジスタ、Ｑ１３…負荷用Ｎ
チヤネルトランジスタ。
の一実施例を適用したEPROMの一部を示す回路
図、第２図は従来のEPROMの一部を示す回路
図、第３図は第１図の実施例のメモリおよび第２
図の従来のメモリにおけるそれぞれのセンスアン
プ入力電位の電源電圧依存特性の一例を示す特性
図である。 ２，６′…ビツト線電位増幅回路、３…比較回
路、５′…基準電位発生回路、MC…メモリセル、
BL１〜BLN…ビツト線、DC…ダミーセル、
BLD…ダミーセル用ビツト線、Ｑ２，Ｑ２′…増
幅用Ｎチヤネルトランジスタ、Ｑ３，Ｑ３′…負
荷用Ｐチヤネルトランジスタ、Ｑ１３…負荷用Ｎ
チヤネルトランジスタ。
Claims (1)
- １ メモリセルからビツト線に読み出される情報
を検出するためのMOSトランジスタおよびその
負荷となるＰチヤネルMOSトランジスタを有す
るビツト線電位増幅回路と、ダミーセルからビツ
ト線に読み出される情報を検出するためのMOS
トランジスタおよびその負荷となるＰチヤネル
MOSトランジスタとこのＰチヤネルMOSトラン
ジスタに並列接続されたゲート・ドレイン相互が
接続されたＮチヤネルMOSトランジスタとを有
する基準電位発生回路と、上記ビツト線電位増幅
回路の出力電位と基準電位発生回路で発生する基
準電位とを比較してセンス増幅する比較回路とを
具備してなることを特徴とする半導体メモリのセ
ンスアンプ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61038796A JPS62197996A (ja) | 1986-02-24 | 1986-02-24 | 半導体メモリのセンスアンプ |
| US07/010,443 US4802138A (en) | 1986-02-24 | 1987-02-03 | Sense amplifier circuit for semiconductor memory |
| DE8787101518T DE3778193D1 (de) | 1986-02-24 | 1987-02-04 | Leseverstaerkerschaltung fuer halbleiterspeicher. |
| EP87101518A EP0238812B1 (en) | 1986-02-24 | 1987-02-04 | Sense amplifier circuit for semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61038796A JPS62197996A (ja) | 1986-02-24 | 1986-02-24 | 半導体メモリのセンスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62197996A JPS62197996A (ja) | 1987-09-01 |
| JPH0532840B2 true JPH0532840B2 (ja) | 1993-05-18 |
Family
ID=12535264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61038796A Granted JPS62197996A (ja) | 1986-02-24 | 1986-02-24 | 半導体メモリのセンスアンプ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4802138A (ja) |
| EP (1) | EP0238812B1 (ja) |
| JP (1) | JPS62197996A (ja) |
| DE (1) | DE3778193D1 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
| JPH01220295A (ja) * | 1988-02-29 | 1989-09-01 | Nec Corp | 半導体記憶装置 |
| US5191552A (en) * | 1988-06-24 | 1993-03-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device with address transition actuated dummy cell |
| JPH0770235B2 (ja) * | 1988-06-24 | 1995-07-31 | 株式会社東芝 | 不揮発性メモリ回路装置 |
| EP0576046B1 (en) * | 1988-06-24 | 1996-03-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| GB2221111B (en) * | 1988-07-23 | 1993-01-06 | Motorola Inc | Eprom low voltage sense amplifier |
| US4851720A (en) * | 1988-09-02 | 1989-07-25 | Cypress Semiconductor Corporation | Low power sense amplifier for programmable logic device |
| KR0137768B1 (ko) * | 1988-11-23 | 1998-06-01 | 존 지. 웨브 | 단일 트랜지스터 메모리 셀과 함께 사용하는 고속 자동 센스 증폭기 |
| JPH02201797A (ja) * | 1989-01-31 | 1990-08-09 | Toshiba Corp | 半導体メモリ装置 |
| US5148397A (en) * | 1989-03-16 | 1992-09-15 | Oki Electric Industry Co. Ltd. | Semiconductor memory with externally controlled dummy comparator |
| US5237534A (en) * | 1989-04-27 | 1993-08-17 | Kabushiki Kaisha Toshiba | Data sense circuit for a semiconductor nonvolatile memory device |
| JP2583606B2 (ja) * | 1989-05-16 | 1997-02-19 | 富士通株式会社 | センスアンプ回路 |
| US5179538A (en) * | 1989-06-30 | 1993-01-12 | The Boeing Company | Memory system including CMOS memory cells and bipolar sensing circuit |
| JP2533399B2 (ja) * | 1990-05-25 | 1996-09-11 | 三菱電機株式会社 | センスアンプ |
| US5222045A (en) * | 1990-05-25 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device operable with power supply voltage variation |
| JP2586722B2 (ja) * | 1990-10-11 | 1997-03-05 | 日本電気株式会社 | 半導体記憶装置 |
| JP2586723B2 (ja) * | 1990-10-12 | 1997-03-05 | 日本電気株式会社 | センスアンプ |
| JP2707825B2 (ja) * | 1990-10-15 | 1998-02-04 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPH04321997A (ja) * | 1991-04-19 | 1992-11-11 | Nec Corp | 半導体メモリ装置 |
| JPH0574181A (ja) * | 1991-09-10 | 1993-03-26 | Nec Corp | 半導体メモリ装置のデータ読み出し回路 |
| JPH0757475A (ja) * | 1993-08-09 | 1995-03-03 | Nec Corp | 半導体メモリ集積回路装置 |
| DE69427461T2 (de) * | 1994-03-31 | 2002-04-11 | St Microelectronics Srl | Nichtflüchtiges Speicherelement mit doppelt programmierbarer Zelle und entsprechende Leseschaltung für Redundanzschaltung |
| US5521874A (en) * | 1994-12-14 | 1996-05-28 | Sun Microsystems, Inc. | High speed differential to single ended sense amplifier |
| JP2800740B2 (ja) * | 1995-09-28 | 1998-09-21 | 日本電気株式会社 | 半導体記憶装置 |
| KR100196510B1 (ko) * | 1995-12-28 | 1999-06-15 | 김영환 | 센스 증폭기 |
| KR100205530B1 (ko) * | 1996-04-24 | 1999-07-01 | 윤종용 | 감지 증폭기 |
| JP3532721B2 (ja) * | 1996-12-19 | 2004-05-31 | 株式会社東芝 | 定電圧発生回路 |
| JP3166732B2 (ja) * | 1998-10-14 | 2001-05-14 | 日本電気株式会社 | 半導体記憶装置 |
| EP1331644B1 (en) * | 2001-12-28 | 2007-03-14 | STMicroelectronics S.r.l. | Regulation method for the source voltage in a nonvolatile memory cell during programming and corresponding program circuit |
| GB2424773A (en) * | 2005-03-31 | 2006-10-04 | Seiko Epson Corp | A sense amplifier with a common-gate input stage |
| US8378716B2 (en) * | 2011-07-08 | 2013-02-19 | National Tsing Hua University | Bulk-driven current-sense amplifier and operating method thereof |
| CN105008577B (zh) | 2013-02-19 | 2017-10-13 | 尼德克株式会社 | 染色设备 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4434479A (en) * | 1981-11-02 | 1984-02-28 | Mcdonnell Douglas Corporation | Nonvolatile memory sensing system |
| JPS59218696A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体メモリ |
-
1986
- 1986-02-24 JP JP61038796A patent/JPS62197996A/ja active Granted
-
1987
- 1987-02-03 US US07/010,443 patent/US4802138A/en not_active Expired - Lifetime
- 1987-02-04 EP EP87101518A patent/EP0238812B1/en not_active Expired
- 1987-02-04 DE DE8787101518T patent/DE3778193D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4802138A (en) | 1989-01-31 |
| EP0238812A2 (en) | 1987-09-30 |
| EP0238812B1 (en) | 1992-04-15 |
| DE3778193D1 (de) | 1992-05-21 |
| EP0238812A3 (en) | 1990-02-07 |
| JPS62197996A (ja) | 1987-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0532840B2 (ja) | ||
| JP2537264B2 (ja) | 半導体記憶装置 | |
| US5197028A (en) | Semiconductor memory device with dual reference elements | |
| US5056063A (en) | Active sense amplifier with dynamic pre-charge transistor | |
| US10236068B2 (en) | Sensing amplifier comprising bias circuitry coupled to bit line and dummy bitline for performing read operation in flash memory devices | |
| US7590003B2 (en) | Self-reference sense amplifier circuit and sensing method | |
| US11373707B2 (en) | Method and apparatus for configuring array columns and rows for accessing flash memory cells | |
| US4494219A (en) | Nonvolatile read only memory device | |
| JPH0160789B2 (ja) | ||
| US20100061171A1 (en) | Semiconductor Memory Device and Method of Operating the Same | |
| JPH0565959B2 (ja) | ||
| JPH0777079B2 (ja) | 不揮発性半導体記憶装置 | |
| US8111570B2 (en) | Devices and methods for a threshold voltage difference compensated sense amplifier | |
| US5677889A (en) | Static type semiconductor device operable at a low voltage with small power consumption | |
| US6411559B1 (en) | Semiconductor memory device including a sense amplifier | |
| KR960004737B1 (ko) | 반도체 집적 회로 | |
| JPH03288399A (ja) | 半導体記憶装置 | |
| US7142465B2 (en) | Semiconductor memory | |
| JP2925138B2 (ja) | 不揮発性半導体メモリ | |
| JP2876799B2 (ja) | 半導体記憶装置 | |
| JPS62275394A (ja) | 半導体記憶装置 | |
| JPS6299981A (ja) | スタテイツクｒａｍ | |
| JPH0136200B2 (ja) | ||
| EP0284091B1 (en) | Nonvolatile semiconductor memory device | |
| JPH0560198B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |