JP2583606B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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Description
【発明の詳細な説明】 〔発明の概要〕 半導体記憶装置の読出し回路特に読出し専用メモリの
センスアンプ回路に関し、 ビット線容量への過剰なチャージアップを防止し、高
速動作するセンスアンプを実現することを目的とし、 メモリセルが接続するビット線にコラムゲートを介し
てトランジスタを接続し、該トランジスタは負荷を介し
て電源へ接続し、該トランジスタのゲートはインバータ
を介してビット線へ接続した、読取り専用メモリのセン
スアンプ回路において、ビット線の電位が正常値を越え
るとき検出出力を生じる過剰チャージ検出回路と、該回
路の出力により動作してビット線電荷を放電させ、ビッ
ト線電位を正常値へ戻す過剰チャージ放電回路とを備え
るよう構成する。
センスアンプ回路に関し、 ビット線容量への過剰なチャージアップを防止し、高
速動作するセンスアンプを実現することを目的とし、 メモリセルが接続するビット線にコラムゲートを介し
てトランジスタを接続し、該トランジスタは負荷を介し
て電源へ接続し、該トランジスタのゲートはインバータ
を介してビット線へ接続した、読取り専用メモリのセン
スアンプ回路において、ビット線の電位が正常値を越え
るとき検出出力を生じる過剰チャージ検出回路と、該回
路の出力により動作してビット線電荷を放電させ、ビッ
ト線電位を正常値へ戻す過剰チャージ放電回路とを備え
るよう構成する。
本発明は、半導体記憶装置の読出し回路特に読出し専
用メモリのセンスアンプ回路に関する。
用メモリのセンスアンプ回路に関する。
近年の読み出し専用メモリには、高速かつ大容量の製
品が要求されている。大容量化を実現させるためには、
セルトランジスタの電流駆動能力が低下するとしてもそ
れに構わずセル面積を縮小させることが多く、その為少
ないセル電流でも動作するセンスアンプを開発する必要
がある。
品が要求されている。大容量化を実現させるためには、
セルトランジスタの電流駆動能力が低下するとしてもそ
れに構わずセル面積を縮小させることが多く、その為少
ないセル電流でも動作するセンスアンプを開発する必要
がある。
読出し専用メモリ（ROM）は第６図に示す如き構成を
している。10はメモリセルアレイで、多数のワード線WL
とビット線BLおよびこれらの各交点部に配設されるメモ
リセル（図示しない）を有する。ワード線WLは行デコー
ダ11により選択され、またビット線BLは列デコーダ12に
より選択され、これらの行、列デコーダへはアドレスバ
ッファ13を介してアドレス信号が入力する。列デコーダ
で選択されたビット線BLの読出し出力はセンスアンプ14
で増幅され、出力バッファ15を通して外部へ出力され
る。
している。10はメモリセルアレイで、多数のワード線WL
とビット線BLおよびこれらの各交点部に配設されるメモ
リセル（図示しない）を有する。ワード線WLは行デコー
ダ11により選択され、またビット線BLは列デコーダ12に
より選択され、これらの行、列デコーダへはアドレスバ
ッファ13を介してアドレス信号が入力する。列デコーダ
で選択されたビット線BLの読出し出力はセンスアンプ14
で増幅され、出力バッファ15を通して外部へ出力され
る。
センスアンプ14の部分は第７図に示すように負荷21、
トランジスタQ1,およびメモリセル20を直列にして電源V
cc,グランドGND間に接続し、負荷21とトランジスタQ1と
の接続点の電位を電圧判定回路22により検出するように
している。トランジスタQ1のゲートへは、該Q1のソース
電位vaをインバータ23により反転して加える。メモリセ
ル20は、詳しくは第８図（ａ）（ｂ）に示すように複数
のメモリセル20a,20b,……からなる。（ａ）は直列型、
（ｂ）は並列型である。本例ではトランジスタであるメ
モリ20a,20b,……は直列型の場合エンハンスメント型か
ディプリーション型かによりデータ1,0を記憶する。並
列型の場合、しきい値の高低によりデータ1,0を記憶す
る。
トランジスタQ1,およびメモリセル20を直列にして電源V
cc,グランドGND間に接続し、負荷21とトランジスタQ1と
の接続点の電位を電圧判定回路22により検出するように
している。トランジスタQ1のゲートへは、該Q1のソース
電位vaをインバータ23により反転して加える。メモリセ
ル20は、詳しくは第８図（ａ）（ｂ）に示すように複数
のメモリセル20a,20b,……からなる。（ａ）は直列型、
（ｂ）は並列型である。本例ではトランジスタであるメ
モリ20a,20b,……は直列型の場合エンハンスメント型か
ディプリーション型かによりデータ1,0を記憶する。並
列型の場合、しきい値の高低によりデータ1,0を記憶す
る。
第８図（ａ）の場合は非選択ワード線はＨレベル、選
択ワード線はＬレベルにする。今ワード線WLbを選択し
たとすると、他のワード線WLa、WLc,……はＨレベルで
あり、トランジスタ20a,20c,……は記憶データの1,0に
関係なくオンであり、トランジスタ20bのみがディプリ
ーションならオン、エンハンスメントならオフである。
従ってメモリセル20bの記憶データ1,0に従ってビット線
BLaに電流が流れ、または流れない。このビット線電流
（icel）が流れる／流れないで、第７図の負荷21とトラ
ンジスタQ1との接続点の電位vcが変わり、電圧判定回路
22はこれを検出して読出しデータ出力を生じる。
択ワード線はＬレベルにする。今ワード線WLbを選択し
たとすると、他のワード線WLa、WLc,……はＨレベルで
あり、トランジスタ20a,20c,……は記憶データの1,0に
関係なくオンであり、トランジスタ20bのみがディプリ
ーションならオン、エンハンスメントならオフである。
従ってメモリセル20bの記憶データ1,0に従ってビット線
BLaに電流が流れ、または流れない。このビット線電流
（icel）が流れる／流れないで、第７図の負荷21とトラ
ンジスタQ1との接続点の電位vcが変わり、電圧判定回路
22はこれを検出して読出しデータ出力を生じる。
第８図（ｂ）の場合は選択ワード線はＨレベル、非選
択ワード線はＬレベルである。従って非選択ワード線に
属するメモリセルは記憶データの1,0に関係なくオフで
あり、選択ワード線に属するメモリセルのみ記憶データ
1,0に従って、オン、オフする。このオン／オフでビッ
ト線BLaに電流が流れまたは流れず、これにより電圧vc
が変わり、電圧判定回路22はこれを検出して読出しデー
タ出力を生じる。
択ワード線はＬレベルである。従って非選択ワード線に
属するメモリセルは記憶データの1,0に関係なくオフで
あり、選択ワード線に属するメモリセルのみ記憶データ
1,0に従って、オン、オフする。このオン／オフでビッ
ト線BLaに電流が流れまたは流れず、これにより電圧vc
が変わり、電圧判定回路22はこれを検出して読出しデー
タ出力を生じる。
デコーダ12の出力によりオン／オフするコラム選択ゲ
ートはトランジスタQ1とビット線（セル群）との間にあ
る。
ートはトランジスタQ1とビット線（セル群）との間にあ
る。
インバータ23はビット線電圧vaがビット線電流icelの
オン／オフで余り変動しないようにする。第10図を参照
して説明すると、セルONのとき即ちビット線電流が流れ
るとき電圧vaは下るが、インバータ23の出力vbは上り、
トランジスタQ1はオン側に駆動され、電圧vaは持上げら
れ、こうしてvaの変動幅が小さくされる。これは高速動
作に有効である。電圧vcは、負荷21の抵抗をＲとしてVc
c−Ｒ・icelであり、セルON/OFFで図示のように変る。
オン／オフで余り変動しないようにする。第10図を参照
して説明すると、セルONのとき即ちビット線電流が流れ
るとき電圧vaは下るが、インバータ23の出力vbは上り、
トランジスタQ1はオン側に駆動され、電圧vaは持上げら
れ、こうしてvaの変動幅が小さくされる。これは高速動
作に有効である。電圧vcは、負荷21の抵抗をＲとしてVc
c−Ｒ・icelであり、セルON/OFFで図示のように変る。
インバータ23としては第９図に示すように各種ある。
（ａ）はＥ−Ｄ型、（ｂ）はＥ−Ｅ型、（ｃ）（ｄ）は
CMOS型で、Qaはｎチャネルエンハンスメント型MOSトラ
ンジスタ、Qbはｎチャネルディプリーション型MOSトラ
ンジスタ、QdはｐチャネルMOSトランジスタである。
（ｅ）〜（ｈ）は負荷部のみ示す。ｐチャネルトランジ
スタQdのゲートは（ｃ）（ｇ）ではグランドへ接続する
が、（ｄ）では入力INへ、（ｈ）ではドレイン（出力OU
T）へ接続する。
（ａ）はＥ−Ｄ型、（ｂ）はＥ−Ｅ型、（ｃ）（ｄ）は
CMOS型で、Qaはｎチャネルエンハンスメント型MOSトラ
ンジスタ、Qbはｎチャネルディプリーション型MOSトラ
ンジスタ、QdはｐチャネルMOSトランジスタである。
（ｅ）〜（ｈ）は負荷部のみ示す。ｐチャネルトランジ
スタQdのゲートは（ｃ）（ｇ）ではグランドへ接続する
が、（ｄ）では入力INへ、（ｈ）ではドレイン（出力OU
T）へ接続する。
インバータ23の入出力特性は第11図に示す如くで、入
力電圧vaがＬ（ロー）のとき出力電圧vbはＨ（ハイ）、
vaがＨのときvbはＬであり、これらの中間では図示のよ
うに比例的変化をする。第７図の電圧vaの変化幅Δvaは
この比例範囲にとってあり、図示の変化幅Δvaに対し拡
大されたvbの変化Δvbが得られる。トランジスタQ1がオ
ン／オフする境界はVth1を該トランジスタの閾値として
vb−va＝Vth1である。P1はセルがオンのときのバランス
点、P2はセルがオフのときのバランス点である。図示の
ように電圧vaの変化は小さい。
力電圧vaがＬ（ロー）のとき出力電圧vbはＨ（ハイ）、
vaがＨのときvbはＬであり、これらの中間では図示のよ
うに比例的変化をする。第７図の電圧vaの変化幅Δvaは
この比例範囲にとってあり、図示の変化幅Δvaに対し拡
大されたvbの変化Δvbが得られる。トランジスタQ1がオ
ン／オフする境界はVth1を該トランジスタの閾値として
vb−va＝Vth1である。P1はセルがオンのときのバランス
点、P2はセルがオフのときのバランス点である。図示の
ように電圧vaの変化は小さい。
多値論理の時は電流量が何段階かに分れているが、２
値論理のときは電流が流れる、流れないの２状態である
ことが多い。こゝでは電流が流れる／流れない、の２段
階を例にする。
値論理のときは電流が流れる、流れないの２状態である
ことが多い。こゝでは電流が流れる／流れない、の２段
階を例にする。
前述のように、インバータ23の出力がトランジスタQ1
を介してインバータの入力に帰還されているので、イン
バータ入力vaの変動範囲は僅かである。メモリセルが電
流を流す状態から流さない状態へ変化して行くと、vb−
vaがQ1のVthになったところで電流は流れなくなる（P1
点）。メモリセルが電流を流すと、トランジスタQ1に流
れる電流とセル電流が一致するまでvb−vaが変化する
（P2点）。
を介してインバータの入力に帰還されているので、イン
バータ入力vaの変動範囲は僅かである。メモリセルが電
流を流す状態から流さない状態へ変化して行くと、vb−
vaがQ1のVthになったところで電流は流れなくなる（P1
点）。メモリセルが電流を流すと、トランジスタQ1に流
れる電流とセル電流が一致するまでvb−vaが変化する
（P2点）。
セルとセンスアンプとの間にはコラム選択ゲートが接
続されており、これは比較的大きな容量成分を持つ。こ
れを第12図に示すまた第13図に示すようにビット線BLと
ワード線WLの間にも寄生容量CWBがある。CBLはビット線
BLとグランドとの間の寄生容量である。ビット線電位は
ほヾvaに等しく、vaが変化するということはビット線電
位が変化するということ、従ってビット線容量CBL,CWB
に蓄えられている電荷の量が変化するということであ
り、セルが電流を流す時はセルはセンス電流の他にビッ
ト線容量の電荷の放電電流も流さなければならない。こ
の放電電流分だけ、セルに流れている電流とセンスして
いる電流との間に差が生じ、アクセス遅れの１要因にな
る。
続されており、これは比較的大きな容量成分を持つ。こ
れを第12図に示すまた第13図に示すようにビット線BLと
ワード線WLの間にも寄生容量CWBがある。CBLはビット線
BLとグランドとの間の寄生容量である。ビット線電位は
ほヾvaに等しく、vaが変化するということはビット線電
位が変化するということ、従ってビット線容量CBL,CWB
に蓄えられている電荷の量が変化するということであ
り、セルが電流を流す時はセルはセンス電流の他にビッ
ト線容量の電荷の放電電流も流さなければならない。こ
の放電電流分だけ、セルに流れている電流とセンスして
いる電流との間に差が生じ、アクセス遅れの１要因にな
る。
vaの変化が小さいということはビット線電位の変化が
小さいということであり、ビット線容量に蓄えられてい
る電荷の変化が少く、放電電流による速度（アクセス）
遅れが少なくなるため、速度の面で有利な点である。
小さいということであり、ビット線容量に蓄えられてい
る電荷の変化が少く、放電電流による速度（アクセス）
遅れが少なくなるため、速度の面で有利な点である。
ところが、何らかの原因でビット線電位が通常の動作
範囲を超えて上昇すると、セルトランジスタが過剰なビ
ット線電位の電荷を放電した後でないとセンスアンプは
動作しない。上記の原因としては、ワード線−ビット線
間の寄生容量CWBによってワード線の電位変動がビット
線に反映される現象や、ノイズ等による電源電位変動に
よってセンスアンプの動作点が変動することなどが挙げ
られる。
範囲を超えて上昇すると、セルトランジスタが過剰なビ
ット線電位の電荷を放電した後でないとセンスアンプは
動作しない。上記の原因としては、ワード線−ビット線
間の寄生容量CWBによってワード線の電位変動がビット
線に反映される現象や、ノイズ等による電源電位変動に
よってセンスアンプの動作点が変動することなどが挙げ
られる。
電源電圧変動による過剰チャージアップを第14図、第
15図で説明するに、電源電圧VccでセルOFF状態の定常状
態（第14図の状態Ａ）から電源電圧がVcc＋ΔＶに変化
すると、インバータ23の入力電圧vaは、新しい電源電圧
のもとでは見かけ上低下したように検知されるため、vb
が上昇する（第14図の状態B,第15図のａ→ｂ）。その結
果トランジスタQ1を通して電流が流れ、ビット線容量を
チャージアップし、その結果vaが上昇し、vbが下降し
て、Vcc＋ΔＶのもとでの新しい定常状態になる（状態
C,b→ｃ）。この状態から電源電圧がVccにもどった場
合、見かけ上vaが上昇したように検知され、vbが下降す
る（状態D,c→ｄ）。ところが、vbがいくら下降したと
しても、vb−va＝Vth1以下ではトランジスタQ1がOFFす
るだけであり、電流の供給が断たれるだけである。その
ため、ビット線容量によってvaは、そのままの電位を保
持してしまう（状態E,d）。ここでセルの状態がOFFから
ONへ変化すると、セルトランジスタを通して過剰にチャ
ージアップされている電荷がディスチャージされてゆ
き、vaの電位が下降し、vbが上昇してゆく（状態F,d→
ａ）。そして、vb−va＞Vth1となるまで過剰な電荷をデ
ィスチャージした後、通常のセンス動作が行われる（状
態G,a→ｅ）。従来のセルトランジスタの電流駆動能力
では、状態F,a→ｅの時間遅れはあまり問題にならなか
ったが、微細化によりセルの電流駆動能力が弱くなる
と、この部分での時間遅れが大になり、アクセスタイム
に大きな影響を及ぼすことになる。
15図で説明するに、電源電圧VccでセルOFF状態の定常状
態（第14図の状態Ａ）から電源電圧がVcc＋ΔＶに変化
すると、インバータ23の入力電圧vaは、新しい電源電圧
のもとでは見かけ上低下したように検知されるため、vb
が上昇する（第14図の状態B,第15図のａ→ｂ）。その結
果トランジスタQ1を通して電流が流れ、ビット線容量を
チャージアップし、その結果vaが上昇し、vbが下降し
て、Vcc＋ΔＶのもとでの新しい定常状態になる（状態
C,b→ｃ）。この状態から電源電圧がVccにもどった場
合、見かけ上vaが上昇したように検知され、vbが下降す
る（状態D,c→ｄ）。ところが、vbがいくら下降したと
しても、vb−va＝Vth1以下ではトランジスタQ1がOFFす
るだけであり、電流の供給が断たれるだけである。その
ため、ビット線容量によってvaは、そのままの電位を保
持してしまう（状態E,d）。ここでセルの状態がOFFから
ONへ変化すると、セルトランジスタを通して過剰にチャ
ージアップされている電荷がディスチャージされてゆ
き、vaの電位が下降し、vbが上昇してゆく（状態F,d→
ａ）。そして、vb−va＞Vth1となるまで過剰な電荷をデ
ィスチャージした後、通常のセンス動作が行われる（状
態G,a→ｅ）。従来のセルトランジスタの電流駆動能力
では、状態F,a→ｅの時間遅れはあまり問題にならなか
ったが、微細化によりセルの電流駆動能力が弱くなる
と、この部分での時間遅れが大になり、アクセスタイム
に大きな影響を及ぼすことになる。
本発明はかゝる点を改善しようとするもので、ビット
線容量への過剰なチャージアップを防止し、高速動作と
するセンスアンプを実現することを目的とするものであ
る。
線容量への過剰なチャージアップを防止し、高速動作と
するセンスアンプを実現することを目的とするものであ
る。
第１図（ｃ）、（ｄ）に示すように本発明では、ビッ
ト線の過剰チャージアップを検出する回路24と、該検出
回路の出力により動作する過剰チャージ放電回路25を設
ける。
ト線の過剰チャージアップを検出する回路24と、該検出
回路の出力により動作する過剰チャージ放電回路25を設
ける。
過剰チャージアップは電位上昇として検出できる。そ
こで第１図（ａ）、（ｂ）では過剰チャージ検出回路24
はビット線電位Vaを直接受け、これにより過剰チャージ
アップを検出しているが、本発明による第１図（ｃ）で
は過剰チャージ検出回路24はインイバータ23の出力電圧
Vb（トランジスタQ1のゲート電圧）を受け、ビット線電
位Vaの振幅よりも増大された振幅で検出する。また第１
図（ｄ）ではこれら両方の電圧Va、Vbを設け、その差に
より検出している。
こで第１図（ａ）、（ｂ）では過剰チャージ検出回路24
はビット線電位Vaを直接受け、これにより過剰チャージ
アップを検出しているが、本発明による第１図（ｃ）で
は過剰チャージ検出回路24はインイバータ23の出力電圧
Vb（トランジスタQ1のゲート電圧）を受け、ビット線電
位Vaの振幅よりも増大された振幅で検出する。また第１
図（ｄ）ではこれら両方の電圧Va、Vbを設け、その差に
より検出している。
この構成では、過剰チャージ検出回路24によってビー
ト線の過剰チャージが検出されると、過剰チャージ放電
回路25が動作してビット線の過剰チャージを放電する。
この放電でビット線電位が下がり、過剰チャージアップ
状態から脱すると、放電回路25は動作を停止する。
ト線の過剰チャージが検出されると、過剰チャージ放電
回路25が動作してビット線の過剰チャージを放電する。
この放電でビット線電位が下がり、過剰チャージアップ
状態から脱すると、放電回路25は動作を停止する。
これで第15図のｄからａへ戻り、セルONで直ちにａか
らｅへ移動し、センスを開始することができて、第14図
の状態Ｆを除き高速動作することができる。
らｅへ移動し、センスを開始することができて、第14図
の状態Ｆを除き高速動作することができる。
第２図に示すようにvb−va＝Vth1の直線とインバータ
の入出力特性との交点Ｐがセルオフでの定常点であり、
これよりvaの高い範囲、vbの低い範囲が過剰チャージ状
態OCである。第１図（ａ），（ｂ），（ｃ）の過剰チャ
ージ検出回路はこのva,vb,vb−vaの異常を検出する。
の入出力特性との交点Ｐがセルオフでの定常点であり、
これよりvaの高い範囲、vbの低い範囲が過剰チャージ状
態OCである。第１図（ａ），（ｂ），（ｃ）の過剰チャ
ージ検出回路はこのva,vb,vb−vaの異常を検出する。
第３図および第４図に本発明の実施例を示す。全図を
通してそうであるが、他の図と同じ部分には同じ符号が
付してある。
通してそうであるが、他の図と同じ部分には同じ符号が
付してある。
第３図（ａ）は本発明回路と対比するための参考回路
であり、過剰チャージ検出回路24は電圧vaの判定回路24
aであり、過剰チャージ放電回路25はビット線とグラン
ド間を接続するトランジスタ25aである。電圧判定回路2
4aにはインバータまたはコンパレータを使用でき、前者
なら電圧vaが該インバータの閾値を越えるか否かで、ま
た後者なら電圧vaがコンパレータに与えた基準電圧を越
えるか否かで過剰チャージを検出する。ビット線電圧va
が上記閾値または基準電圧を越えると電圧判定回路24a
の出力はＨレベルになり、トランジスタ25aをオンにし
てビット線電荷を放電させる。この放電でビット線電圧
vaが下ると電圧判定回路24aの出力はＬになり、トラン
ジスタ25aはオフになって放電を停止する。
であり、過剰チャージ検出回路24は電圧vaの判定回路24
aであり、過剰チャージ放電回路25はビット線とグラン
ド間を接続するトランジスタ25aである。電圧判定回路2
4aにはインバータまたはコンパレータを使用でき、前者
なら電圧vaが該インバータの閾値を越えるか否かで、ま
た後者なら電圧vaがコンパレータに与えた基準電圧を越
えるか否かで過剰チャージを検出する。ビット線電圧va
が上記閾値または基準電圧を越えると電圧判定回路24a
の出力はＨレベルになり、トランジスタ25aをオンにし
てビット線電荷を放電させる。この放電でビット線電圧
vaが下ると電圧判定回路24aの出力はＬになり、トラン
ジスタ25aはオフになって放電を停止する。
第３図（ｂ）は本発明による回路であり、第３図
（ａ）とは異なり、電圧判定回路24aはインバータ出力v
bを監視し、それが低下して上記の如き閾値または基準
電圧以下になるときトランジスタ25aをオンにする。
（ａ）とは異なり、電圧判定回路24aはインバータ出力v
bを監視し、それが低下して上記の如き閾値または基準
電圧以下になるときトランジスタ25aをオンにする。
第４図（ａ）（ｂ）は第３図（ａ）（ｂ）に類似であ
るが、第３図ではｎチャネルトランジスタ25aを使用し
ているのに対し、ｐチャネルトランジスタ25bを使用し
ている。他は第３図と同様である。
るが、第３図ではｎチャネルトランジスタ25aを使用し
ているのに対し、ｐチャネルトランジスタ25bを使用し
ている。他は第３図と同様である。
第４図（ｃ）では、過剰チャージ検出回路24と過剰チ
ャージ放電回路25が１つのトランジスタ25cで構成され
る。このトランジスタ25cはダイオード接続されてお
り、その閾値をVth2としてva−vbVth2でオンになり、
放電を流す。従ってva−vb＝Vth2に修正される。この状
態を第５図（ａ）に示す。正常状態から見るとP1−Ｐだ
け修正不足であるが、回路は簡単である。
ャージ放電回路25が１つのトランジスタ25cで構成され
る。このトランジスタ25cはダイオード接続されてお
り、その閾値をVth2としてva−vbVth2でオンになり、
放電を流す。従ってva−vb＝Vth2に修正される。この状
態を第５図（ａ）に示す。正常状態から見るとP1−Ｐだ
け修正不足であるが、回路は簡単である。
第４図（ｄ）では過剰チャージ検出回路24と過剰チャ
ージ放電回路25をｎチャネルトランジスタ24b,24c、25d
で構成する。トランジスタ24bと24cの直列接続点の電圧
をVdとすると、va−vdVth2でトランジスタ25dはオン
になり、トランジスタ24cは常時オンであるから、ビッ
ト線過剰チャージを放電することができる。放電限界は
va−vd＝Vthであり、これを第５図（ｂ）に示す。Vdはv
bよりトラジスタ24bの閾値Vth3だけ低いから、第４図
（ｃ）よりP1点をＰ点へ近付けることができる。
ージ放電回路25をｎチャネルトランジスタ24b,24c、25d
で構成する。トランジスタ24bと24cの直列接続点の電圧
をVdとすると、va−vdVth2でトランジスタ25dはオン
になり、トランジスタ24cは常時オンであるから、ビッ
ト線過剰チャージを放電することができる。放電限界は
va−vd＝Vthであり、これを第５図（ｂ）に示す。Vdはv
bよりトラジスタ24bの閾値Vth3だけ低いから、第４図
（ｃ）よりP1点をＰ点へ近付けることができる。
第４図（ｅ）では過剰チャージ検出回路24はｎチャネ
ルトランジスタ24b,24d,24cで構成し、過剰チャージ放
電回路25はｐチャネルトランジスタ25bで構成する。こ
の回路では、トランジスタ25bの閾値Vth2として、va−v
dVth2で該トランジスタ25bはオンになり、ビット線過
剰チャージを放電する。Vdは、トランジスタ24b,24dの
閾値をVth3,Vth4として、Vd＝Vb−Vth3−Vth4であるか
ら第５図（ｃ）に示すようにP1点を一層Ｐ点へ近付ける
ことができる。va,vb間にvb＝−Ava＋Ｂなる関係がある
とすると（A,Bはインバータのリニア部分の特性ｙの勾
配と定数）、 vb0＝−Ava0＋Ｂ vb1＝−Ava1＋Ｂ vb0＝va0＋Vth1 vb1＝va1＋Vth3＋Vth4−Vth2 こゝでVth1＝VthN,Vth3＋Vth4−Vth2＝VthPとおき、
整理すると、 vb0−vb1＝va0−va1＋VthN−VthP ＝Ａ（va1−va0） 従って va1−va0＝（VthN−VthP）／（１＋Ａ） vb0−vb1＝Ａ（VthN−VthP）／（１＋Ａ）≒VthN−VthP となり、VthN≒VthPなら（一般にこの差は数100mV）va1
≒va0,vb0≒vb1である。
ルトランジスタ24b,24d,24cで構成し、過剰チャージ放
電回路25はｐチャネルトランジスタ25bで構成する。こ
の回路では、トランジスタ25bの閾値Vth2として、va−v
dVth2で該トランジスタ25bはオンになり、ビット線過
剰チャージを放電する。Vdは、トランジスタ24b,24dの
閾値をVth3,Vth4として、Vd＝Vb−Vth3−Vth4であるか
ら第５図（ｃ）に示すようにP1点を一層Ｐ点へ近付ける
ことができる。va,vb間にvb＝−Ava＋Ｂなる関係がある
とすると（A,Bはインバータのリニア部分の特性ｙの勾
配と定数）、 vb0＝−Ava0＋Ｂ vb1＝−Ava1＋Ｂ vb0＝va0＋Vth1 vb1＝va1＋Vth3＋Vth4−Vth2 こゝでVth1＝VthN,Vth3＋Vth4−Vth2＝VthPとおき、
整理すると、 vb0−vb1＝va0−va1＋VthN−VthP ＝Ａ（va1−va0） 従って va1−va0＝（VthN−VthP）／（１＋Ａ） vb0−vb1＝Ａ（VthN−VthP）／（１＋Ａ）≒VthN−VthP となり、VthN≒VthPなら（一般にこの差は数100mV）va1
≒va0,vb0≒vb1である。
以上説明したように本発明によれば、ビット線電位が
一定以上に過剰チャージアップされるのを制限すること
ができるので、過剰チャージ放電のためのセンス時間遅
れを低減することができ、電流駆動能力が弱いセルでも
高速にセンスすることができ、高集積化に寄与するとこ
ろが大きい。
一定以上に過剰チャージアップされるのを制限すること
ができるので、過剰チャージ放電のためのセンス時間遅
れを低減することができ、電流駆動能力が弱いセルでも
高速にセンスすることができ、高集積化に寄与するとこ
ろが大きい。
第１図は本発明の原理説明図、 第２図は過剰チャージ状態の説明図、 第３図及び第４図は本発明の各種実施例の回路図、 第５図は第４図の動作説明図、 第６図は読取り専用メモリのブロック図、 第７図はセンスアンプ回路の説明図、 第８図はメモリセルアレイの説明図、 第９図は各種インバータの回路図、 第10図はセンスアンプの動作説明図、 第11図はセンスアンプの動作説明図、 第12図はビット線寄生容量の説明図、 第13図はワード線とビット線との間の容量の説明図、 第14図および第15図は電源電圧変動があった場合のセン
ス動作の説明図である。 第１図でQ1はトランジスタ、23はインバータ、vaはビッ
ト線電圧、vbはインバータ出力電圧である。
ス動作の説明図である。 第１図でQ1はトランジスタ、23はインバータ、vaはビッ
ト線電圧、vbはインバータ出力電圧である。
Claims (2)
- 【請求項１】トランジスタ（Q1）及び負荷（21）が電源
とビット線との間に直列に接続され，該トランジスタの
ゲートとビット線とがインバータ（23）を介して接続さ
れてなる読み出し専用メモリのセンスアンプ回路におい
て、 前記インバータの出力端子に接続され、該インバータの
出力端子の電位（Vb）が所定の値より低くなったとき過
剰チャージ検出信号を出力する過剰チャージ検出回路
（24）と、 前記ビット線に接続され、前記過剰チャージ検出信号が
入力されると前記ビット線のチャージを放電する過剰チ
ャージ放電回路（25）と を有することを特徴とするセンスアンプ回路。 - 【請求項２】トランジスタ（Q1）及び負荷（21）が電源
とビット線との間に直列に接続され、該トランジスタの
ゲートとビット線とがインバータ（23）を介して接続さ
れてなる読み出し専用メモリのセンスアンプ回路におい
て、 前記ビット線及び前記インバータの出力端子に接続さ
れ、該ビット線の電位（Va）と該インバータの出力端子
の電位（Vb）との差（Va−Vb）が所定の値より大きくな
ったとき過剰チャージ検出信号を出力する過剰チャージ
検出回路（24）と、 前記ビット線に接続され、前記過剰チャージ検出信号が
入力されると前記ビット線のチャージを放電する過剰チ
ャージ放電回路（25）と を有することを特徴とするセンスアンプ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12192789A JP2583606B2 (ja) | 1989-05-16 | 1989-05-16 | センスアンプ回路 |
| US07/523,507 US5293088A (en) | 1989-05-16 | 1990-05-15 | Sense amplifier circuit |
| EP90109264A EP0399362B1 (en) | 1989-05-16 | 1990-05-16 | A sense amplifier circuit |
| KR1019900007008A KR930004174B1 (ko) | 1989-05-16 | 1990-05-16 | 센스 증폭기 회로 |
| DE69016829T DE69016829T2 (de) | 1989-05-16 | 1990-05-16 | Leseverstärkerschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12192789A JP2583606B2 (ja) | 1989-05-16 | 1989-05-16 | センスアンプ回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH02301100A JPH02301100A (ja) | 1990-12-13 |
| JP2583606B2 true JP2583606B2 (ja) | 1997-02-19 |
Family
ID=14823368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12192789A Expired - Fee Related JP2583606B2 (ja) | 1989-05-16 | 1989-05-16 | センスアンプ回路 |
Country Status (5)
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| JP (1) | JP2583606B2 (ja) |
| KR (1) | KR930004174B1 (ja) |
| DE (1) | DE69016829T2 (ja) |
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| JPH08203271A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 半導体記憶装置 |
| US5682496A (en) | 1995-02-10 | 1997-10-28 | Micron Quantum Devices, Inc. | Filtered serial event controlled command port for memory |
| US6108237A (en) | 1997-07-17 | 2000-08-22 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| US5825212A (en) * | 1996-08-15 | 1998-10-20 | Lsi Logic Corporation | High speed single ended bit line sense amplifier |
| US6654301B2 (en) | 2001-09-27 | 2003-11-25 | Sun Microsystems, Inc. | Multiple discharge capable bit line |
| US6795336B2 (en) * | 2001-12-07 | 2004-09-21 | Hynix Semiconductor Inc. | Magnetic random access memory |
| JP4052895B2 (ja) * | 2002-08-07 | 2008-02-27 | シャープ株式会社 | メモリセル情報の読み出し回路および半導体記憶装置 |
| EP1505605A1 (en) | 2003-08-06 | 2005-02-09 | STMicroelectronics S.r.l. | Improved sensing circuit for a semiconductor memory including bit line precharging and discharging functions |
| DE602005009411D1 (de) | 2004-01-29 | 2008-10-16 | Sharp Kk | Halbleiterspeichervorrichtung |
| KR100618840B1 (ko) | 2004-06-29 | 2006-09-01 | 삼성전자주식회사 | 저 전원전압 플래쉬 메모리장치의 감지회로 |
| CN109785889B (zh) * | 2018-12-29 | 2021-08-17 | 长江存储科技有限责任公司 | 一种自适应的充放电电路、方法以及设备 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4044341A (en) * | 1976-03-22 | 1977-08-23 | Rca Corporation | Memory array |
| JPS5644189A (en) * | 1979-09-19 | 1981-04-23 | Hitachi Ltd | Semiconductor memory |
| DE3028754C2 (de) * | 1980-07-29 | 1982-10-28 | Siemens AG, 1000 Berlin und 8000 München | Dynamischer Leseverstärker für MOS-Halbleiterspeicher |
| US4601014A (en) * | 1982-03-19 | 1986-07-15 | Fujitsu Limited | Semiconductor memory with word line charge absorbing circuit |
| US4535259A (en) * | 1982-06-18 | 1985-08-13 | Seeq Technology, Inc. | Sense amplifier for use with a semiconductor memory array |
| JPS60136996A (ja) * | 1983-12-26 | 1985-07-20 | Toshiba Corp | 半導体記憶装置 |
| US4797857A (en) * | 1986-04-11 | 1989-01-10 | Texas Instruments Incorporated | Array discharge for biased array |
| JPS61237292A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS62197996A (ja) * | 1986-02-24 | 1987-09-01 | Toshiba Corp | 半導体メモリのセンスアンプ |
| DD247310A1 (de) * | 1986-03-27 | 1987-07-01 | Adw Ddr | Stromflussnachweisschaltung fuer definierten stromschwellwert |
| JPS6383991A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | スタテイツク型メモリ |
| JPS63138598A (ja) * | 1986-11-28 | 1988-06-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2595228B2 (ja) * | 1987-02-20 | 1997-04-02 | 株式会社日立製作所 | 半導体記憶装置 |
| DE3779139D1 (de) * | 1987-05-15 | 1992-06-17 | Analog Devices Inc | Leseverstaerker. |
| US4939693A (en) * | 1989-02-14 | 1990-07-03 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
-
1989
- 1989-05-16 JP JP12192789A patent/JP2583606B2/ja not_active Expired - Fee Related
-
1990
- 1990-05-15 US US07/523,507 patent/US5293088A/en not_active Expired - Lifetime
- 1990-05-16 KR KR1019900007008A patent/KR930004174B1/ko not_active IP Right Cessation
- 1990-05-16 EP EP90109264A patent/EP0399362B1/en not_active Expired - Lifetime
- 1990-05-16 DE DE69016829T patent/DE69016829T2/de not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5293088A (en) | 1994-03-08 |
| EP0399362B1 (en) | 1995-02-15 |
| KR900019046A (ko) | 1990-12-22 |
| JPH02301100A (ja) | 1990-12-13 |
| EP0399362A2 (en) | 1990-11-28 |
| EP0399362A3 (en) | 1991-03-20 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |