JPH08203271A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08203271A JPH08203271A JP7013147A JP1314795A JPH08203271A JP H08203271 A JPH08203271 A JP H08203271A JP 7013147 A JP7013147 A JP 7013147A JP 1314795 A JP1314795 A JP 1314795A JP H08203271 A JPH08203271 A JP H08203271A
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- sense amplifier
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Abstract
(57)【要約】
【目的】半導体記憶装置において、選択線上にオフ状態
のメモリセルしかない行線上で、繰り返し読み出しを行
うときの列線の電位上昇を防止し、読み出しのアクセス
スピード低下を防ぐ。 【構成】センスアンプ回路１０の入力点Ｎ1 に論理回路
（縦列２段のインバータ３Ａ，３Ｂからなる肯定回路）
の入力点を接続し、インバータ３Ａの論理しきい値をセ
ンスレベル以上に設定する。節点Ｎ1 電位がインバータ
３Ａの論理しきい値を越えたことを、インバータ３Ｂの
出力論理の変化で検出する。インバータ３Ｂの出力によ
り、節点Ｎ1 とグランドラインとの間に電流経路を成す
ように設けたｎＭＯＳトランジスタＱN6を開閉し、列線
の蓄積電荷を節点Ｎ1 から第２列線選択トランジスタＱ
Y0，…，ＱY15 を通して放電させ、列線電位をインバー
タ３Ａの論理しきい値以下に抑える。
のメモリセルしかない行線上で、繰り返し読み出しを行
うときの列線の電位上昇を防止し、読み出しのアクセス
スピード低下を防ぐ。 【構成】センスアンプ回路１０の入力点Ｎ1 に論理回路
（縦列２段のインバータ３Ａ，３Ｂからなる肯定回路）
の入力点を接続し、インバータ３Ａの論理しきい値をセ
ンスレベル以上に設定する。節点Ｎ1 電位がインバータ
３Ａの論理しきい値を越えたことを、インバータ３Ｂの
出力論理の変化で検出する。インバータ３Ｂの出力によ
り、節点Ｎ1 とグランドラインとの間に電流経路を成す
ように設けたｎＭＯＳトランジスタＱN6を開閉し、列線
の蓄積電荷を節点Ｎ1 から第２列線選択トランジスタＱ
Y0，…，ＱY15 を通して放電させ、列線電位をインバー
タ３Ａの論理しきい値以下に抑える。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、メモリセル選択用列線に対し電位の過剰上昇防止
対策を施したセンスアンプ回路を用いる半導体記憶装置
に関する。
特に、メモリセル選択用列線に対し電位の過剰上昇防止
対策を施したセンスアンプ回路を用いる半導体記憶装置
に関する。
【０００２】
【従来の技術】半導体記憶装置に従来用いられているセ
ンスアンプ回路の一例の回路図を図２に示す。なお図２
には、センスアンプ回路に加えてメモリセルアレイの一
部分が示されている。同図を参照して、このセンスアン
プ回路１は、３つのｎＭＯＳトランジスタＱN1，ＱN2，
ＱN3と、２つのｐＭＯＳトランジスタＱP1，ＱP2と、２
入力のＮＯＲゲート２とで構成されている。ＮＯＲゲー
ト２の２つの入力点のうちの一方には外部からセンスア
ンプ回路活性化信号ＢＳＡが入力されており、トランジ
スタＱN3のゲート電極にはセンスアンプ回路出力制御信
号ＲＥＦが入力されている。トランジスタＱN1のソース
電極には一例として１６個のｎＭＯＳトランジスタ（第
２列線選択トランジスタ）ＱYS0 〜ＱYS15が並列接続さ
れており、それぞれの第２列線選択トランジスタのゲー
ト電極に、列線選択トランジスタ活性化信号ＹＳ0 ，
…，ＹＳ15がそれぞれ入力されている。更に、それぞれ
の第２列線選択トランジスタのソース電極には１６個の
ｎＭＯＳトランジスタ（第１列線選択トランジスタ）Ｑ
Y0〜ＱY15 が並列に接続されており、それぞれの第１列
線選択トランジスタのゲート電極に列線選択トランジス
タ活性化信号Ｙ0 ，…，Ｙ15がそれぞれ入力されてい
る。そして、各第１列線選択トランジスタのソース電極
に１トランジスタ構成のメモリセルｍa0及びｍb0，…，
ｍa15 及びｍb15 がそれぞれ接続されている。このセン
スアンプ回路１では、活性化信号ＢＳＡによって制御さ
れるＮＯＲゲート２の出力でトランジスタＱN1をオン・
オフする。そして、これによりｐＭＯＳトランジスタＱ
P1，ＱP2からなるカレントミラー回路を活性化させ、活
性化信号ＹＳ0 〜ＹＳ15及びＹ0 〜Ｙ15によって選択さ
れたメモリセル（セルｍa0，…，ｍb15 のいずれか）の
データを出力信号ＯＵＴとして取り出す。尚、以後の説
明においては、第２列線選択トランジスタＱYS0 ，…，
ＱYS15のうちの１つに接続する１６本束の列線と、行線
選択信号Ｘ1 ，Ｘ2 が入力される行線とで指定されるメ
モリセル領域を、便宜上、「列線グループ」と呼ぶこと
とする。
ンスアンプ回路の一例の回路図を図２に示す。なお図２
には、センスアンプ回路に加えてメモリセルアレイの一
部分が示されている。同図を参照して、このセンスアン
プ回路１は、３つのｎＭＯＳトランジスタＱN1，ＱN2，
ＱN3と、２つのｐＭＯＳトランジスタＱP1，ＱP2と、２
入力のＮＯＲゲート２とで構成されている。ＮＯＲゲー
ト２の２つの入力点のうちの一方には外部からセンスア
ンプ回路活性化信号ＢＳＡが入力されており、トランジ
スタＱN3のゲート電極にはセンスアンプ回路出力制御信
号ＲＥＦが入力されている。トランジスタＱN1のソース
電極には一例として１６個のｎＭＯＳトランジスタ（第
２列線選択トランジスタ）ＱYS0 〜ＱYS15が並列接続さ
れており、それぞれの第２列線選択トランジスタのゲー
ト電極に、列線選択トランジスタ活性化信号ＹＳ0 ，
…，ＹＳ15がそれぞれ入力されている。更に、それぞれ
の第２列線選択トランジスタのソース電極には１６個の
ｎＭＯＳトランジスタ（第１列線選択トランジスタ）Ｑ
Y0〜ＱY15 が並列に接続されており、それぞれの第１列
線選択トランジスタのゲート電極に列線選択トランジス
タ活性化信号Ｙ0 ，…，Ｙ15がそれぞれ入力されてい
る。そして、各第１列線選択トランジスタのソース電極
に１トランジスタ構成のメモリセルｍa0及びｍb0，…，
ｍa15 及びｍb15 がそれぞれ接続されている。このセン
スアンプ回路１では、活性化信号ＢＳＡによって制御さ
れるＮＯＲゲート２の出力でトランジスタＱN1をオン・
オフする。そして、これによりｐＭＯＳトランジスタＱ
P1，ＱP2からなるカレントミラー回路を活性化させ、活
性化信号ＹＳ0 〜ＹＳ15及びＹ0 〜Ｙ15によって選択さ
れたメモリセル（セルｍa0，…，ｍb15 のいずれか）の
データを出力信号ＯＵＴとして取り出す。尚、以後の説
明においては、第２列線選択トランジスタＱYS0 ，…，
ＱYS15のうちの１つに接続する１６本束の列線と、行線
選択信号Ｘ1 ，Ｘ2 が入力される行線とで指定されるメ
モリセル領域を、便宜上、「列線グループ」と呼ぶこと
とする。
【０００３】図２に示す回路の読み出し動作時の等価回
路は、図３に示す回路となる。すなわち、図３の回路図
おいて、ｎＭＯＳトランジスタＱN4はセンスアンプ回路
１に相当し、ｎＭＯＳトランジスタＱN5は、活性化信号
ＹＳ0 ，…，ＹＳ15をゲート入力とする第２列線選択ト
ランジスタＱYS0 〜ＱYS15のうちの、選択された１つに
相当する。このトランジスタＱN5は、ゲート電極ードレ
イン電極間容量Ｃd と、ゲート電極ーソース電極間容量
Ｃs とを持っている。接続節点Ｎ1 は、センスアンプ回
路１を構成するトランジスタＱN1のソース電極と第２列
線選択トランジスタＱYS0 ，…，ＱYS15のドレイン電極
との接続点に相当し、トランジスタＱN1から各第２列線
選択トランジスタＱYS0 ，…，ＱYS15までの配線に寄生
する容量Ｃ1 を持っている。更に、接続節点Ｎ2 は、各
列線グループ内の１６本の列線のそれぞれ１本ずつに相
当し、各列線に寄生する容量Ｃ2 を持っている。この容
量Ｃ2 の容量値はメモリセルアレイの規模に依存する
が、一般に容量Ｃ1 に比べて非常に大きい値をもつ。
路は、図３に示す回路となる。すなわち、図３の回路図
おいて、ｎＭＯＳトランジスタＱN4はセンスアンプ回路
１に相当し、ｎＭＯＳトランジスタＱN5は、活性化信号
ＹＳ0 ，…，ＹＳ15をゲート入力とする第２列線選択ト
ランジスタＱYS0 〜ＱYS15のうちの、選択された１つに
相当する。このトランジスタＱN5は、ゲート電極ードレ
イン電極間容量Ｃd と、ゲート電極ーソース電極間容量
Ｃs とを持っている。接続節点Ｎ1 は、センスアンプ回
路１を構成するトランジスタＱN1のソース電極と第２列
線選択トランジスタＱYS0 ，…，ＱYS15のドレイン電極
との接続点に相当し、トランジスタＱN1から各第２列線
選択トランジスタＱYS0 ，…，ＱYS15までの配線に寄生
する容量Ｃ1 を持っている。更に、接続節点Ｎ2 は、各
列線グループ内の１６本の列線のそれぞれ１本ずつに相
当し、各列線に寄生する容量Ｃ2 を持っている。この容
量Ｃ2 の容量値はメモリセルアレイの規模に依存する
が、一般に容量Ｃ1 に比べて非常に大きい値をもつ。
【０００４】いま図２において、活性化信号ＹＳ0 ，
…，ＹＳ15及び活性化信号Ｙ0 ，…，Ｙ15のそれぞれ１
つと、行線活性化信号Ｘ1 なりＸ2 なりで１つのメモリ
セルを選択しそのデータを読み出すときは必らず、セン
スアンプ回路１のｎＭＯＳトランジスタＱN1，ＱN2がオ
ン状態となって電源を供給している状態にある。これを
図３にたとえると、クロック信号φによりトランジスタ
ＱN5がオン状態にあるときは、トランジスタＱN4から節
点Ｎ2 に電源が供給されている状態にあることになる。
その意味で、センスアンプ回路１全体を、ゲート電極と
ドレイン電極とを結んだダイオード接続のｎＭＯＳトラ
ンジスタＱN4で表している。このトランジスタＱN4のド
レイン電極には、例えば２．５Ｖの電源電圧が与えられ
ている。
…，ＹＳ15及び活性化信号Ｙ0 ，…，Ｙ15のそれぞれ１
つと、行線活性化信号Ｘ1 なりＸ2 なりで１つのメモリ
セルを選択しそのデータを読み出すときは必らず、セン
スアンプ回路１のｎＭＯＳトランジスタＱN1，ＱN2がオ
ン状態となって電源を供給している状態にある。これを
図３にたとえると、クロック信号φによりトランジスタ
ＱN5がオン状態にあるときは、トランジスタＱN4から節
点Ｎ2 に電源が供給されている状態にあることになる。
その意味で、センスアンプ回路１全体を、ゲート電極と
ドレイン電極とを結んだダイオード接続のｎＭＯＳトラ
ンジスタＱN4で表している。このトランジスタＱN4のド
レイン電極には、例えば２．５Ｖの電源電圧が与えられ
ている。
【０００５】
【発明が解決しようとする課題】上述したセンスアンプ
回路を用いた従来の半導体記憶装置では、ある１つの列
線グループに着目して、ある行線上にオフ状態のメモリ
セルしかない場合、その行線上でオフ状態のメモリセル
の読み出しを繰り返すと、列線の電位がその読み出しの
繰り返しに応じて次第に上昇して行くという現象が起
る。その結果、その列線グループ内で、次に、別の行線
上にあるオン状態のメモリセルを読み出すときのアクセ
ススピードが低下してしまうことになる。以下にその説
明を行う。
回路を用いた従来の半導体記憶装置では、ある１つの列
線グループに着目して、ある行線上にオフ状態のメモリ
セルしかない場合、その行線上でオフ状態のメモリセル
の読み出しを繰り返すと、列線の電位がその読み出しの
繰り返しに応じて次第に上昇して行くという現象が起
る。その結果、その列線グループ内で、次に、別の行線
上にあるオン状態のメモリセルを読み出すときのアクセ
ススピードが低下してしまうことになる。以下にその説
明を行う。
【０００６】先ず、図３に示す等価回路図において、各
容量を実際の８メガビットＥＰＲＯＭに即してそれぞ
れ、Ｃd ＝Ｃs ＝０．１ｐＦ、Ｃ1 ＝０．９ｐＦ、Ｃ2
＝９．９ｐＦとし、クロックφの振幅＝５．０Ｖとす
る。更に、初期状態として、節点Ｎ1 の電位Ｖ1 ＝節点
Ｎ2 の電位Ｖ2 ＝１．０Ｖとする。図４は、図３に示す
回路の動作タイミング図を示す。図４を参照して、初期
Ｖ10＝Ｖ20＝１．０Ｖの状態から、時刻ｔ1 においてク
ロック信号φがロウレベル（＝０Ｖ）からハイレベル
（＝５．０Ｖ）に変化するとその直後の各節点の電位Ｖ
11T ，Ｖ21T はそれぞれ、容量Ｃ1 ，Ｃd の容量比およ
び容量Ｃ2 ，Ｃs の容量比により、
容量を実際の８メガビットＥＰＲＯＭに即してそれぞ
れ、Ｃd ＝Ｃs ＝０．１ｐＦ、Ｃ1 ＝０．９ｐＦ、Ｃ2
＝９．９ｐＦとし、クロックφの振幅＝５．０Ｖとす
る。更に、初期状態として、節点Ｎ1 の電位Ｖ1 ＝節点
Ｎ2 の電位Ｖ2 ＝１．０Ｖとする。図４は、図３に示す
回路の動作タイミング図を示す。図４を参照して、初期
Ｖ10＝Ｖ20＝１．０Ｖの状態から、時刻ｔ1 においてク
ロック信号φがロウレベル（＝０Ｖ）からハイレベル
（＝５．０Ｖ）に変化するとその直後の各節点の電位Ｖ
11T ，Ｖ21T はそれぞれ、容量Ｃ1 ，Ｃd の容量比およ
び容量Ｃ2 ，Ｃs の容量比により、
【０００７】
【０００８】と昇圧される。その後、ｎＭＯＳトランジ
スタＱN5が導通することで両節点の電位が等しくなった
状態で平衡を保つ。その平衡状態での節点電位Ｖ11S ,
Ｖ21Sは、
スタＱN5が導通することで両節点の電位が等しくなった
状態で平衡を保つ。その平衡状態での節点電位Ｖ11S ,
Ｖ21Sは、
【０００９】
【００１０】である。
【００１１】次に時刻ｔ2 においてクロック信号φがハ
イレベルからロウレベルに変化すると、その直後の各節
点電位Ｖ12T ，Ｖ22T はそれぞれ、容量Ｃ1 ，Ｃd の容
量比および容量Ｃ2 ，Ｃs の容量比により、
イレベルからロウレベルに変化すると、その直後の各節
点電位Ｖ12T ，Ｖ22T はそれぞれ、容量Ｃ1 ，Ｃd の容
量比および容量Ｃ2 ，Ｃs の容量比により、
【００１２】
【００１３】に変化する。その後、ｎＭＯＳトランジス
タＱN5がオフ状態となり、節点Ｎ1 にはｎＭＯＳトラン
ジスタＱN4によって電荷が供給される。その結果、節点
Ｎ1 の電位Ｖ12S は、Ｖ12S ＝１．０Ｖとなる。
タＱN5がオフ状態となり、節点Ｎ1 にはｎＭＯＳトラン
ジスタＱN4によって電荷が供給される。その結果、節点
Ｎ1 の電位Ｖ12S は、Ｖ12S ＝１．０Ｖとなる。
【００１４】更に時刻ｔ3 においてクロック信号φが再
度ロウレベルからハイレベルに変化すると、その直後に
おける各節点の電位Ｖ13T ，Ｖ23T はそれぞれ、容量Ｃ
1 ，Ｃd の容量比および容量Ｃ2 ，Ｃs の容量比によ
り、
度ロウレベルからハイレベルに変化すると、その直後に
おける各節点の電位Ｖ13T ，Ｖ23T はそれぞれ、容量Ｃ
1 ，Ｃd の容量比および容量Ｃ2 ，Ｃs の容量比によ
り、
【００１５】
【００１６】に変化し、その後ｎＭＯＳトランジスタＱ
N5が導通することで両節点の電位が等しくなった状態で
平衡を保つ。その平衡状態での節点電位Ｖ13S , Ｖ23S
は、
N5が導通することで両節点の電位が等しくなった状態で
平衡を保つ。その平衡状態での節点電位Ｖ13S , Ｖ23S
は、
【００１７】
【００１８】である。
【００１９】このように、ｎＭＯＳトランジスタＱN5が
オン・オフを繰り返すことにより、節点Ｎ2 の電位が次
第に上昇して行くことが分る。これは、容量Ｃ2 の値が
他の容量Ｃ1 ，Ｃd ，Ｃs に比べて非常に大きいこと
と、読み出し対象のメモリセルが常にオフ状態にあっ
て、その大きな容量Ｃ2 に蓄積された電荷をオン状態の
メモリセルを通して放電させる工程がないこととによ
る。すなわち、容量Ｃ2 の蓄積電荷が放電され尽さない
内に次の充電が行われ、これが繰り返されることによ
り、クロック信号φの繰り返しと共に容量Ｃ2 の蓄積電
荷量が増大して行くのである。このことを図２の回路で
考えると、１つの列線グループにおいてある行線上にオ
フ状態のメモリセルしかないとき、その行線上で繰り返
し読み出しを行うと、その列線グループ内の列線の電位
が次第に上昇して行くことになる。その結果、次に別の
行線上のオン状態にあるメモリセルの読み出しを行うと
きに、列線の電位の降下が蓄積された電荷の分だけ遅く
なり、アクセススピードが遅くなってしまう。
オン・オフを繰り返すことにより、節点Ｎ2 の電位が次
第に上昇して行くことが分る。これは、容量Ｃ2 の値が
他の容量Ｃ1 ，Ｃd ，Ｃs に比べて非常に大きいこと
と、読み出し対象のメモリセルが常にオフ状態にあっ
て、その大きな容量Ｃ2 に蓄積された電荷をオン状態の
メモリセルを通して放電させる工程がないこととによ
る。すなわち、容量Ｃ2 の蓄積電荷が放電され尽さない
内に次の充電が行われ、これが繰り返されることによ
り、クロック信号φの繰り返しと共に容量Ｃ2 の蓄積電
荷量が増大して行くのである。このことを図２の回路で
考えると、１つの列線グループにおいてある行線上にオ
フ状態のメモリセルしかないとき、その行線上で繰り返
し読み出しを行うと、その列線グループ内の列線の電位
が次第に上昇して行くことになる。その結果、次に別の
行線上のオン状態にあるメモリセルの読み出しを行うと
きに、列線の電位の降下が蓄積された電荷の分だけ遅く
なり、アクセススピードが遅くなってしまう。
【００２０】
【課題を解決するための手段】本発明の半導体記憶装置
は、情報を記憶するメモリセルをアレイ状に配列したメ
モリセルアレイと、メモリセルの記憶情報を読み出すた
めのセンスアンプ回路とを含む半導体記憶装置におい
て、前記センスアンプ回路の入力点の電位がセンスレベ
ル以上の所定電位に達したことを検出する入力点電位検
出手段と、前記入力点電位検出手段により制御されて前
記入力点の電位を前記所定電位以下に制御する入力点電
位制御手段とを備えることを特徴とする。
は、情報を記憶するメモリセルをアレイ状に配列したメ
モリセルアレイと、メモリセルの記憶情報を読み出すた
めのセンスアンプ回路とを含む半導体記憶装置におい
て、前記センスアンプ回路の入力点の電位がセンスレベ
ル以上の所定電位に達したことを検出する入力点電位検
出手段と、前記入力点電位検出手段により制御されて前
記入力点の電位を前記所定電位以下に制御する入力点電
位制御手段とを備えることを特徴とする。
【００２１】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の回路
図である。図１及び図２を参照すると、本実施例は、セ
ンスアンプ回路１０がその入力点Ｎ1 に入力点電位制御
回路２０を備えている点が従来の半導体記憶装置と異な
っている。すなわち、本実施例では、メモリセル用のｎ
ＭＯＳトランジスタｍa0のドレイン電極が第１列線選択
トランジスタＱY0のソース電極に接続しており、そのト
ランジスタＱY0のドレイン電極が第２列線選択トランジ
スタＱYS0 のソース電極に接続している。トランジスタ
ＱYS0 のドレイン電極は節点Ｎ1 （センスアンプ回路１
０の入力点）において２入力ＮＯＲゲート２の一方の入
力点に接続すると共に、入力点電位制御回路２０に接続
している。
を参照して説明する。図１は、本発明の一実施例の回路
図である。図１及び図２を参照すると、本実施例は、セ
ンスアンプ回路１０がその入力点Ｎ1 に入力点電位制御
回路２０を備えている点が従来の半導体記憶装置と異な
っている。すなわち、本実施例では、メモリセル用のｎ
ＭＯＳトランジスタｍa0のドレイン電極が第１列線選択
トランジスタＱY0のソース電極に接続しており、そのト
ランジスタＱY0のドレイン電極が第２列線選択トランジ
スタＱYS0 のソース電極に接続している。トランジスタ
ＱYS0 のドレイン電極は節点Ｎ1 （センスアンプ回路１
０の入力点）において２入力ＮＯＲゲート２の一方の入
力点に接続すると共に、入力点電位制御回路２０に接続
している。
【００２２】入力点電位制御回路２０は、縦列２段のイ
ンバーター３Ａ，３ＢとｎＭＯＳトランジスタＱN6とか
らなり、前述した第２列線選択トランジスタＱYS0 のド
レイン電極が初段インバータ３Ａの入力点に接続してい
る。後段インバータ３Ｂの出力点は、ｎＭＯＳトランジ
スタＱN6のゲート電極に接続している。トランジスタＱ
N6は、ドレイン電極が前述の節点Ｎ1 に接続し、ソース
電極がグランドラインに接続している。
ンバーター３Ａ，３ＢとｎＭＯＳトランジスタＱN6とか
らなり、前述した第２列線選択トランジスタＱYS0 のド
レイン電極が初段インバータ３Ａの入力点に接続してい
る。後段インバータ３Ｂの出力点は、ｎＭＯＳトランジ
スタＱN6のゲート電極に接続している。トランジスタＱ
N6は、ドレイン電極が前述の節点Ｎ1 に接続し、ソース
電極がグランドラインに接続している。
【００２３】本実施例では従来の半導体記憶装置におけ
るセンスアンプ回路と同様に、ＮＯＲゲート２のもう一
方の入力点にはセンスアンプ回路活性化信号ＢＳＡが入
力されており、活性化信号ＢＳＡと節点Ｎ1 の信号との
ＮＯＲ出力が、直列接続の２つのｎＭＯＳトランジスタ
ＱN1，ＱN2それぞれのゲート電極に共通に入力されてい
る。これらトランジスタＱN1，ＱN2の直列接続点Ｎ
3 は、カレントミラー回路を構成する２つのｐＭＯＳト
ランジスタＱP1，ＱP2それぞれのゲート電極に共通に接
続し、そのカレントミラー回路の出力側トランジスタＱ
P2には出力制御信号ＲＥＦをゲート入力とするｎＭＯＳ
トランジスタＱN3が直列に接続されている。出力信号Ｏ
ＵＴは、それら２つのトランジスタＱP2，ＱN3の直列接
続点から出力される。
るセンスアンプ回路と同様に、ＮＯＲゲート２のもう一
方の入力点にはセンスアンプ回路活性化信号ＢＳＡが入
力されており、活性化信号ＢＳＡと節点Ｎ1 の信号との
ＮＯＲ出力が、直列接続の２つのｎＭＯＳトランジスタ
ＱN1，ＱN2それぞれのゲート電極に共通に入力されてい
る。これらトランジスタＱN1，ＱN2の直列接続点Ｎ
3 は、カレントミラー回路を構成する２つのｐＭＯＳト
ランジスタＱP1，ＱP2それぞれのゲート電極に共通に接
続し、そのカレントミラー回路の出力側トランジスタＱ
P2には出力制御信号ＲＥＦをゲート入力とするｎＭＯＳ
トランジスタＱN3が直列に接続されている。出力信号Ｏ
ＵＴは、それら２つのトランジスタＱP2，ＱN3の直列接
続点から出力される。
【００２４】本実施例では、先ず、第２列線選択トラン
ジスタＱYS0 〜ＱYS15及び第１列線選択トランジスタＱ
Y0〜ＱY15 の各１つのトランジスタと行線選択信号Ｘ1
又はＸ2 とによって選択されたオフ状態のメモリセルｍ
a0，…，ｍa15 ，ｍb0，…，ｍb15 の繰り返し読み出し
を行う。その場合、選択されるメモリセルｍa0，…，ｍ
a15 ，ｍb0，…，ｍb15 は同一行線上で且つ同一列線グ
ループにあるものとする。すると列線選択トランジスタ
ＱYS0 ，…，ＱYS15のうちの選択されたトランジスタに
接続している列線は、徐々に昇圧されて行き、それに伴
って節点Ｎ1 の電位も上昇して行く。ここで、ＮＯＲゲ
ート２の論理しきい値ＶT2と初段インバータ３Ａの論理
しきい値ＶT3との関係がＶT2＜ＶT3となるように、それ
ぞれの論値しきい値を設定しておく。このようにする
と、オフ状態のメモリセルの繰り返し読み出しにより昇
圧された列線の電位および節点Ｎ1 の電位がＶT3に達す
ると、インバータ３Ａが動作しロウレベルの信号を出力
し、次いでインバータ３Ｂが動作してハイレベルの信号
をトランジスタＱN6に入力する。トランジスタＱN6はそ
のハイレベルのゲート入力によってオン状態になり、節
点Ｎ1 の電位を引き下げると同時に、トランジスタＱ
YS0 を通して列線の蓄積電荷を放電させその電位を引き
下る。従って、列線電位がインバータ３Ａの論理しきい
値ＶT3以上にはなることは、ない。すなわち、列線電位
の過剰上昇、換言すれば列線容量への電荷の蓄積を防止
し、アクセススピードの低下を防ぐことができる。
ジスタＱYS0 〜ＱYS15及び第１列線選択トランジスタＱ
Y0〜ＱY15 の各１つのトランジスタと行線選択信号Ｘ1
又はＸ2 とによって選択されたオフ状態のメモリセルｍ
a0，…，ｍa15 ，ｍb0，…，ｍb15 の繰り返し読み出し
を行う。その場合、選択されるメモリセルｍa0，…，ｍ
a15 ，ｍb0，…，ｍb15 は同一行線上で且つ同一列線グ
ループにあるものとする。すると列線選択トランジスタ
ＱYS0 ，…，ＱYS15のうちの選択されたトランジスタに
接続している列線は、徐々に昇圧されて行き、それに伴
って節点Ｎ1 の電位も上昇して行く。ここで、ＮＯＲゲ
ート２の論理しきい値ＶT2と初段インバータ３Ａの論理
しきい値ＶT3との関係がＶT2＜ＶT3となるように、それ
ぞれの論値しきい値を設定しておく。このようにする
と、オフ状態のメモリセルの繰り返し読み出しにより昇
圧された列線の電位および節点Ｎ1 の電位がＶT3に達す
ると、インバータ３Ａが動作しロウレベルの信号を出力
し、次いでインバータ３Ｂが動作してハイレベルの信号
をトランジスタＱN6に入力する。トランジスタＱN6はそ
のハイレベルのゲート入力によってオン状態になり、節
点Ｎ1 の電位を引き下げると同時に、トランジスタＱ
YS0 を通して列線の蓄積電荷を放電させその電位を引き
下る。従って、列線電位がインバータ３Ａの論理しきい
値ＶT3以上にはなることは、ない。すなわち、列線電位
の過剰上昇、換言すれば列線容量への電荷の蓄積を防止
し、アクセススピードの低下を防ぐことができる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
センスアンプ回路の入力点にその入力点の電位を制御す
る入力点電位制御回路を設けることにより、読み出し時
の列線に生じる過剰電位上昇を防止することができ、読
み出しスピードの低下を防ぐことができる。
センスアンプ回路の入力点にその入力点の電位を制御す
る入力点電位制御回路を設けることにより、読み出し時
の列線に生じる過剰電位上昇を防止することができ、読
み出しスピードの低下を防ぐことができる。
【図１】本発明の一実施例の回路図である。
【図２】従来の半導体記憶装置の一例の回路図である。
【図３】図２に示す回路中のセンス回路の等価回路図で
ある。
ある。
【図４】図３に示す回路の動作タイミング図である。
１ センスアンプ回路 ２ ＮＯＲゲート ３Ａ，３Ｂ インバータ １０ センスアンプ回路 ２０ 入力点電位制御回路
Claims (4)
- 【請求項１】 情報を記憶するメモリセルをアレイ状に
配列したメモリセルアレイと、メモリセルの記憶情報を
読み出すためのセンスアンプ回路とを含む半導体記憶装
置において、 前記センスアンプ回路の入力点の電位がセンスレベル以
上の所定電位に達したことを検出する入力点電位検出手
段と、前記入力点電位検出手段により制御されて前記入
力点の電位を前記所定電位以下に制御する入力点電位制
御手段とを備えることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記入力点電位検出手段における電位の検出が、前記セ
ンスレベルとは異る論理しきい値を有する論理回路の出
力論理の変化に基づくものであり、前記入力点電位制御
手段における電位の制御が、前記入力点と基準電位点と
の間に電流経路を成すように設けられて、前記論理回路
の出力論理に応じて開閉するアナログスイッチの開閉に
よるものであることを特徴とする半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、 前記論理回路が肯定回路であり、前記アナログスイッチ
がＭＯＳ型電界効果トランジスタであることを特徴とす
る半導体記憶装置。 - 【請求項４】 情報を記憶するメモリセルをアレイ状に
配列したメモリセルアレイと、メモリセルの記憶情報を
読み出すためのセンスアンプ回路とを含む半導体記憶装
置において、 前記センスアンプ回路のセンスレベル以上の論理しきい
値をもつインバータ回路であって、入力点が前記センス
アンプ回路の入力点に接続された第１のインバータ回路
と、 入力点が前記第１のインバータ回路の出力点に接続され
た第２のインバータ回路と、 前記センスアンプ回路の入力点と基準電位点との間に電
流経路を成すように設けられたｎチャネル型のＭＯＳ型
電界効果トランジスタであって、ゲート電極が前記第２
のインバータ回路の出力点に接続されたＭＯＳ型電界効
果トランジスタとを備えることを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013147A JPH08203271A (ja) | 1995-01-30 | 1995-01-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013147A JPH08203271A (ja) | 1995-01-30 | 1995-01-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203271A true JPH08203271A (ja) | 1996-08-09 |
Family
ID=11825058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7013147A Pending JPH08203271A (ja) | 1995-01-30 | 1995-01-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08203271A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140499A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | 半導体メモリのセンス増幅回路 |
| JPH02301100A (ja) * | 1989-05-16 | 1990-12-13 | Fujitsu Ltd | センスアンプ回路 |
-
1995
- 1995-01-30 JP JP7013147A patent/JPH08203271A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140499A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | 半導体メモリのセンス増幅回路 |
| JPH02301100A (ja) * | 1989-05-16 | 1990-12-13 | Fujitsu Ltd | センスアンプ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971028 |