JPH11149785A - 半導体記憶装置及びそのデータ読み出し方法 - Google Patents
半導体記憶装置及びそのデータ読み出し方法Info
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- JPH11149785A JPH11149785A JP9317130A JP31713097A JPH11149785A JP H11149785 A JPH11149785 A JP H11149785A JP 9317130 A JP9317130 A JP 9317130A JP 31713097 A JP31713097 A JP 31713097A JP H11149785 A JPH11149785 A JP H11149785A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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Abstract
(57)【要約】
【課題】ビット線対の静電容量のアンバランスに起因す
る誤動作を回避できる半導体記憶装置及びそのデータ読
み出し方法を提供することを目的としている。 【解決手段】メモリセルのキャパシタ６１に蓄積された
電荷をビット線７２に放出あるいはビット線に蓄積され
た電荷をメモリセルのキャパシタに吸収することにより
ビット線対の電位に差を生成し、この電位差をセンスア
ンプでセンス及び再書き込みすることにより、メモリセ
ルのキャパシタに蓄積された電荷量を読み出し及び再書
き込みする半導体記憶装置において、センスアンプを動
作させる前に付けたビット線対の電位差を、センスアン
プを動作させるときにビット線と／ビット線とに付随す
る寄生容量を実質的に等しくしてセンスすることを特徴
としている。
る誤動作を回避できる半導体記憶装置及びそのデータ読
み出し方法を提供することを目的としている。 【解決手段】メモリセルのキャパシタ６１に蓄積された
電荷をビット線７２に放出あるいはビット線に蓄積され
た電荷をメモリセルのキャパシタに吸収することにより
ビット線対の電位に差を生成し、この電位差をセンスア
ンプでセンス及び再書き込みすることにより、メモリセ
ルのキャパシタに蓄積された電荷量を読み出し及び再書
き込みする半導体記憶装置において、センスアンプを動
作させる前に付けたビット線対の電位差を、センスアン
プを動作させるときにビット線と／ビット線とに付随す
る寄生容量を実質的に等しくしてセンスすることを特徴
としている。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルのキャ
パシタに蓄積された電荷を読み出す半導体記憶装置及び
そのデータ読み出し方法に関し、特にダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）や強誘電体メモリに関
する。
パシタに蓄積された電荷を読み出す半導体記憶装置及び
そのデータ読み出し方法に関し、特にダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）や強誘電体メモリに関
する。
【０００２】
【従来の技術】図９は、メモリセルのキャパシタに蓄積
された電荷を読み出す半導体記憶装置の一例として、強
誘電体メモリの基本となる回路構成を示している。図９
において、１０，１１はメモリセルの強誘電体キャパシ
タ、１２，１３はダミーセルの強誘電体キャパシタ、１
４，１５はメモリセルの選択トランジスタ、１６，１７
はダミーセルの選択トランジスタ、１８はセンスおよび
再書き込み用アンプ（センスアンプ）、１９はワード線
ｉ、２０はワード線（ｉ＋１）、２１はダミーワード線
ａ、２２はダミーワード線ｂ、２３はプレート線ｉ、２
４はプレート線（ｉ＋１）、２５はダミープレート線
ａ、２６はダミープレート線ｂ、２７，２８はビット線
対で、ビット線２７と／ビット線（“／”はバーを意味
する）２８は差動対をなしている。また、３００，３０
１はカラムを選択するトランジスタ、３０２はカラム選
択線、３０３，３０４は共通読み出しデータ線と／デー
タ線である。
された電荷を読み出す半導体記憶装置の一例として、強
誘電体メモリの基本となる回路構成を示している。図９
において、１０，１１はメモリセルの強誘電体キャパシ
タ、１２，１３はダミーセルの強誘電体キャパシタ、１
４，１５はメモリセルの選択トランジスタ、１６，１７
はダミーセルの選択トランジスタ、１８はセンスおよび
再書き込み用アンプ（センスアンプ）、１９はワード線
ｉ、２０はワード線（ｉ＋１）、２１はダミーワード線
ａ、２２はダミーワード線ｂ、２３はプレート線ｉ、２
４はプレート線（ｉ＋１）、２５はダミープレート線
ａ、２６はダミープレート線ｂ、２７，２８はビット線
対で、ビット線２７と／ビット線（“／”はバーを意味
する）２８は差動対をなしている。また、３００，３０
１はカラムを選択するトランジスタ、３０２はカラム選
択線、３０３，３０４は共通読み出しデータ線と／デー
タ線である。
【０００３】上記のような構成において、強誘電体の電
界及び分極の向き（両者は一致する）は、プレート線か
らビット線方向を正の向きと定める。強誘電体メモリ
は、データを記憶している強誘電体キャパシタの分極の
向きに応じてビット線のレベルに高低の差が生ずる。具
体的な読み出し動作は、図１０のタイミングチャートに
示すように、ビット線を予め０（Ｖ）にプリチャージし
ておき、選択するセルに接続されているワード線を選択
した状態でプレート線を選択する。そして、ビット線対
２７，２８の電位が変化した後でセンスおよび再書き込
み用アンプ１８を活性化し、上記強誘電体キャパシタの
分極の向きに応じてビット線対２７，２８の一方をハイ
レベルに、他方をロウレベルにする。この際、図９の回
路では、ｉ行目のワード線１９を選択したときにはダミ
ーワード線２１を、（ｉ＋１）行目のワード線２０を選
択したときにはダミーワード線２２をそれぞれ選択する
ようになっている。
界及び分極の向き（両者は一致する）は、プレート線か
らビット線方向を正の向きと定める。強誘電体メモリ
は、データを記憶している強誘電体キャパシタの分極の
向きに応じてビット線のレベルに高低の差が生ずる。具
体的な読み出し動作は、図１０のタイミングチャートに
示すように、ビット線を予め０（Ｖ）にプリチャージし
ておき、選択するセルに接続されているワード線を選択
した状態でプレート線を選択する。そして、ビット線対
２７，２８の電位が変化した後でセンスおよび再書き込
み用アンプ１８を活性化し、上記強誘電体キャパシタの
分極の向きに応じてビット線対２７，２８の一方をハイ
レベルに、他方をロウレベルにする。この際、図９の回
路では、ｉ行目のワード線１９を選択したときにはダミ
ーワード線２１を、（ｉ＋１）行目のワード線２０を選
択したときにはダミーワード線２２をそれぞれ選択する
ようになっている。
【０００４】ここで、電源電圧を３（Ｖ）と仮定し、選
択されたプレート線とダミープレート線の電位が最大３
（Ｖ）になると仮定する。また、選択されたワード線と
ダミーワード線の電位の最大値は、ビット線と／ビット
線の高電位がキャパシタに伝達されるように、セル選択
トランジスタとダミーセル選択トランジスタによるしき
い値電圧落ちを補償する電圧（例えば４．５（Ｖ））に
昇圧されているものとする。
択されたプレート線とダミープレート線の電位が最大３
（Ｖ）になると仮定する。また、選択されたワード線と
ダミーワード線の電位の最大値は、ビット線と／ビット
線の高電位がキャパシタに伝達されるように、セル選択
トランジスタとダミーセル選択トランジスタによるしき
い値電圧落ちを補償する電圧（例えば４．５（Ｖ））に
昇圧されているものとする。
【０００５】選択されたメモリセルにおけるキャパシタ
の分極の向きが上向き（プレート線側からビット線側）
のときには、分極と電界の方向が同じため分極反転しな
い。この場合にはセルが放出する電荷量は少ないため、
ビット線のレベルは低い。これに対し、分極の向きが下
向き（ビット線側からプレート線側）のときには、分極
と電界の方向が反対のため分極反転する。この場合には
セルが放出する電荷量が多いため、ビット線のレベルは
高い。よって、ダミーセルの強誘電体キャパシタ１２，
１３の面積を、分極反転する時としない時のビット線レ
ベルの中間レベルが発生するように設定すれば、センス
および再書き込み用アンプ１８により、ビット線対のレ
ベル差をセンスできる。
の分極の向きが上向き（プレート線側からビット線側）
のときには、分極と電界の方向が同じため分極反転しな
い。この場合にはセルが放出する電荷量は少ないため、
ビット線のレベルは低い。これに対し、分極の向きが下
向き（ビット線側からプレート線側）のときには、分極
と電界の方向が反対のため分極反転する。この場合には
セルが放出する電荷量が多いため、ビット線のレベルは
高い。よって、ダミーセルの強誘電体キャパシタ１２，
１３の面積を、分極反転する時としない時のビット線レ
ベルの中間レベルが発生するように設定すれば、センス
および再書き込み用アンプ１８により、ビット線対のレ
ベル差をセンスできる。
【０００６】図１０に示したような、プレートを高レベ
ルに上げた状態でビット線のレベルをセンスする方式を
後の説明の都合上“プレートパルス中センス方式”と名
づける。このようなデータの読み出し動作については、
米国特許４，８７３，６６４に開示されている。この特
許には、上記中間電位を発生するためにダミーセルの強
誘電体キャパシタ１２あるいは１３の面積を、メモリセ
ル中の強誘電体キャパシタ１０，１１の面積の２倍に設
定することが記載されている。なお、ダミーセルは、常
に分極反転領域で動作しないように、すなわち、分極の
向きが常に上向き（プレート線からビット線方向）にな
るようにダミーキャパシタをバイアスする必要がある。
ルに上げた状態でビット線のレベルをセンスする方式を
後の説明の都合上“プレートパルス中センス方式”と名
づける。このようなデータの読み出し動作については、
米国特許４，８７３，６６４に開示されている。この特
許には、上記中間電位を発生するためにダミーセルの強
誘電体キャパシタ１２あるいは１３の面積を、メモリセ
ル中の強誘電体キャパシタ１０，１１の面積の２倍に設
定することが記載されている。なお、ダミーセルは、常
に分極反転領域で動作しないように、すなわち、分極の
向きが常に上向き（プレート線からビット線方向）にな
るようにダミーキャパシタをバイアスする必要がある。
【０００７】次に、上記従来回路の持つ問題点を明確に
するために、センスすべきビット線レベルを強誘電体キ
ャパシタのヒステリシス特性を用いて図形解法する。図
１１（ａ）の電位関係から図１１（ｂ）の電位関係への
変化の過程で、ビット線には電荷の出入りがないのでビ
ット線の電荷量は保存される。すなわち、 ＋ＣB ×０−Ｐ（０）Ａ＝＋ＣB ＶB −Ｐ（３−ＶB ）Ａ…（１） と表せる。ここで、Ａは強誘電体キャパシタの面積、Ｃ
B はビット線の寄生容量である。（１）式でビット線電
位ＶB を強誘電体に印加される電圧Ｖ1 に変えると、 ３−ＶB ＝Ｖ1 …（２） であるので、 Ｐ（Ｖ1 ）−Ｐ（０）＝ＣB （３−Ｖ1 ）／Ａ…（３） を得る。（３）式を用いれば、下向きの分極から分極反
転する場合（高レベル側のセル）、上向きの分極から分
極反転しない場合（低レベル側のセル）、及びダミーセ
ルによる場合のそれぞれの電圧Ｖ1 が図１２に示すよう
に求められる。それぞれのビット線電位も ＶB ＝３−Ｖ1 …（４） から図１２のように求められる。
するために、センスすべきビット線レベルを強誘電体キ
ャパシタのヒステリシス特性を用いて図形解法する。図
１１（ａ）の電位関係から図１１（ｂ）の電位関係への
変化の過程で、ビット線には電荷の出入りがないのでビ
ット線の電荷量は保存される。すなわち、 ＋ＣB ×０−Ｐ（０）Ａ＝＋ＣB ＶB −Ｐ（３−ＶB ）Ａ…（１） と表せる。ここで、Ａは強誘電体キャパシタの面積、Ｃ
B はビット線の寄生容量である。（１）式でビット線電
位ＶB を強誘電体に印加される電圧Ｖ1 に変えると、 ３−ＶB ＝Ｖ1 …（２） であるので、 Ｐ（Ｖ1 ）−Ｐ（０）＝ＣB （３−Ｖ1 ）／Ａ…（３） を得る。（３）式を用いれば、下向きの分極から分極反
転する場合（高レベル側のセル）、上向きの分極から分
極反転しない場合（低レベル側のセル）、及びダミーセ
ルによる場合のそれぞれの電圧Ｖ1 が図１２に示すよう
に求められる。それぞれのビット線電位も ＶB ＝３−Ｖ1 …（４） から図１２のように求められる。
【０００８】セルのヒステリシス特性において、Ｐ（Ｖ
1 ）Ａの電圧Ｖに対する傾きは、セルの静電容量に比例
する。選択されたカラム３０２に属するビット線２７と
／ビット線２８の情報はそれぞれカラムを選択するトラ
ンジスタ３００と３０１を介して共通読み出しデータ線
３０３と／データ線３０４に送られる。
1 ）Ａの電圧Ｖに対する傾きは、セルの静電容量に比例
する。選択されたカラム３０２に属するビット線２７と
／ビット線２８の情報はそれぞれカラムを選択するトラ
ンジスタ３００と３０１を介して共通読み出しデータ線
３０３と／データ線３０４に送られる。
【０００９】一般に、センスアンプは、図１３に示すよ
うなＰＭＯＳトランジスタ２１７〜２１９とＮＭＯＳト
ランジスタ２２０〜２２３とを含むフリップフロップで
構成されている。ＰＭＯＳトランジスタ２１７とＮＭＯ
Ｓトランジスタ２２３は、フリップフロップの電源スイ
ッチで、トランジスタ２１７のゲート２０６が“０”レ
ベル、トランジスタ２２３のゲート２０３が“１”レベ
ルのとき当該フリップフロップが活性化し、センス動作
を開始する。この際、通常はフリップフロップ内のＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタとを介して電
源１から接地点２へ流れる貫通電流を少なくするため
に、電源スイッチとしてのトランジスタ２１７と２２３
が導通するタイミングをずらしている。共通読み出しデ
ータ線を電源電圧にプリチャージする場合は、データ線
３０３あるいは／データ線３０４のスイッチングの速度
は高レベルから低レベルに移行する速度で決まる。従っ
て、ビット線を駆動するセンスアンプはＮＭＯＳトラン
ジスタ側から駆動している。
うなＰＭＯＳトランジスタ２１７〜２１９とＮＭＯＳト
ランジスタ２２０〜２２３とを含むフリップフロップで
構成されている。ＰＭＯＳトランジスタ２１７とＮＭＯ
Ｓトランジスタ２２３は、フリップフロップの電源スイ
ッチで、トランジスタ２１７のゲート２０６が“０”レ
ベル、トランジスタ２２３のゲート２０３が“１”レベ
ルのとき当該フリップフロップが活性化し、センス動作
を開始する。この際、通常はフリップフロップ内のＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタとを介して電
源１から接地点２へ流れる貫通電流を少なくするため
に、電源スイッチとしてのトランジスタ２１７と２２３
が導通するタイミングをずらしている。共通読み出しデ
ータ線を電源電圧にプリチャージする場合は、データ線
３０３あるいは／データ線３０４のスイッチングの速度
は高レベルから低レベルに移行する速度で決まる。従っ
て、ビット線を駆動するセンスアンプはＮＭＯＳトラン
ジスタ側から駆動している。
【００１０】図１２から分かるように、ダミーキャパシ
タの静電容量は、低レベル側のセルのセルキャパシタの
静電容量の約２倍になることが分かる。例えば、センス
動作開始前の低レベル側のビット線電位が１．０Ｖでダ
ミーセル側の／ビット線電位が１．１Ｖとすると、上記
センスアンプにおける／ビット線２８の電位を下げるＮ
ＭＯＳトランジスタ２２１のゲート（ビット線２７）の
電位は、ビット線２７の電位を下げるＮＭＯＳトランジ
スタ２２０のゲート（／ビット線２８）の電位よりも僅
かに低いので、電位を下げるトランジスタ２２０の電流
駆動能力はトランジスタ２２１より高い。しかも、セン
スアンプから見た／ビット線２８の静電容量は、これに
付随するダミーキャパシタの静電容量が大きいことに起
因して、ビット線２７の静電容量よりも大きいので、ビ
ット線２７の方が／ビット線２８よりも速く電位が低く
なる。すなわち、ビット線２７と／ビット線２８の電位
差は広がる。この直後にＰＭＯＳトランジスタ２１７を
導通する。／ビット線２８の電位を上げるＰＭＯＳトラ
ンジスタ２１９のゲート電位は、ビット線２７の電位を
上げるＰＭＯＳトランジスタ２１８のゲート電位よりも
低いので、電位を上げるトランジスタ２１９の電流駆動
能力はトランジスタ２１８よりも高い。一方、センスア
ンプから見た／ビット線２８の静電容量はビット線２７
の静電容量よりも大きいので、ビット線２７の方が／ビ
ット線２８よりも速く電位が上がりやすくなる。トラン
ジスタ２１９とトランジスタ２１８の電流駆動能力の差
が、／ビット線２８の静電容量とビット線２７の静電容
量の差よりも小さいと、ビット線２７の方が／ビット線
２８よりも速く電位が上昇して誤動作する可能性があ
る。
タの静電容量は、低レベル側のセルのセルキャパシタの
静電容量の約２倍になることが分かる。例えば、センス
動作開始前の低レベル側のビット線電位が１．０Ｖでダ
ミーセル側の／ビット線電位が１．１Ｖとすると、上記
センスアンプにおける／ビット線２８の電位を下げるＮ
ＭＯＳトランジスタ２２１のゲート（ビット線２７）の
電位は、ビット線２７の電位を下げるＮＭＯＳトランジ
スタ２２０のゲート（／ビット線２８）の電位よりも僅
かに低いので、電位を下げるトランジスタ２２０の電流
駆動能力はトランジスタ２２１より高い。しかも、セン
スアンプから見た／ビット線２８の静電容量は、これに
付随するダミーキャパシタの静電容量が大きいことに起
因して、ビット線２７の静電容量よりも大きいので、ビ
ット線２７の方が／ビット線２８よりも速く電位が低く
なる。すなわち、ビット線２７と／ビット線２８の電位
差は広がる。この直後にＰＭＯＳトランジスタ２１７を
導通する。／ビット線２８の電位を上げるＰＭＯＳトラ
ンジスタ２１９のゲート電位は、ビット線２７の電位を
上げるＰＭＯＳトランジスタ２１８のゲート電位よりも
低いので、電位を上げるトランジスタ２１９の電流駆動
能力はトランジスタ２１８よりも高い。一方、センスア
ンプから見た／ビット線２８の静電容量はビット線２７
の静電容量よりも大きいので、ビット線２７の方が／ビ
ット線２８よりも速く電位が上がりやすくなる。トラン
ジスタ２１９とトランジスタ２１８の電流駆動能力の差
が、／ビット線２８の静電容量とビット線２７の静電容
量の差よりも小さいと、ビット線２７の方が／ビット線
２８よりも速く電位が上昇して誤動作する可能性があ
る。
【００１１】高レベル側のセルのセルキャパシタは、分
極の続きの軌跡を描くので、ダミーキャパシタの静電容
量との大小は一概には言えない。図１２では、高レベル
側のセルの静電容量は、ダミーキャパシタの静電容量よ
り極めて大きくなっているが、セルの特性やビット線の
寄生容量の大きさによってセルの静電容量は大きく変化
する。
極の続きの軌跡を描くので、ダミーキャパシタの静電容
量との大小は一概には言えない。図１２では、高レベル
側のセルの静電容量は、ダミーキャパシタの静電容量よ
り極めて大きくなっているが、セルの特性やビット線の
寄生容量の大きさによってセルの静電容量は大きく変化
する。
【００１２】例えば、センス動作開始前の高レベル側の
ビット線電位が１．２Ｖでダミーセル側の／ビット線２
８の電位が１．１Ｖとする。図１２のように、高レベル
側のセルの静電容量がダミーセル側の静電容量よりも大
きく、センスアンプをＮＭＯＳトランジスタから駆動し
た場合は、これまで説明したのと同様にビット線２７と
／ビット線２８の電位差は広がる。引き続き、ＰＭＯＳ
トランジスタを駆動すると、この場合の軌跡は図中の破
線で示されるようになり、センスアンプから見たビット
線２７の静電容量は、／ビット線２８よりも小さいの
で、ビット線２７の方が／ビット線２８よりも速く電位
が上昇して正しく読み出すことができる。
ビット線電位が１．２Ｖでダミーセル側の／ビット線２
８の電位が１．１Ｖとする。図１２のように、高レベル
側のセルの静電容量がダミーセル側の静電容量よりも大
きく、センスアンプをＮＭＯＳトランジスタから駆動し
た場合は、これまで説明したのと同様にビット線２７と
／ビット線２８の電位差は広がる。引き続き、ＰＭＯＳ
トランジスタを駆動すると、この場合の軌跡は図中の破
線で示されるようになり、センスアンプから見たビット
線２７の静電容量は、／ビット線２８よりも小さいの
で、ビット線２７の方が／ビット線２８よりも速く電位
が上昇して正しく読み出すことができる。
【００１３】逆に、高レベル側のセルの静電容量が、ダ
ミーセル側の静電容量よりも小さい場合は、センスアン
プをＮＭＯＳトランジスタ側から駆動した際に、これま
で説明したのと同様に、ビット線２７と／ビット線２８
の電位差は小さくなり、やがて逆転する可能性がある。
ミーセル側の静電容量よりも小さい場合は、センスアン
プをＮＭＯＳトランジスタ側から駆動した際に、これま
で説明したのと同様に、ビット線２７と／ビット線２８
の電位差は小さくなり、やがて逆転する可能性がある。
【００１４】上記のように、センス前のビット線、／ビ
ット線の電位差以外に静電容量のアンバランスがセンス
感度に影響を与え、正しくデータが読み出せない場合が
生ずる。
ット線の電位差以外に静電容量のアンバランスがセンス
感度に影響を与え、正しくデータが読み出せない場合が
生ずる。
【００１５】また、特開平１−１５８，６９１やＩｎｔ
ｅｇｒａｔｅｄ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ，Ｖｏ
ｌ．４，ｐｐ１３４−１４４には、選択したプレート電
位を一旦３（Ｖ）に上げた後に、プレート電位を下げて
からセンスする方式が開示されている。図１４はその様
子をタイミングチャートで示したものである。分極反転
動作は、実際にはドメイン（分域）内の分極の向きが実
際に逆向きに変化する現象と非分極反転の現象（これは
電子分極やイオン分極に起因する比較的線形性の分極と
考えられる）が重なり合っていると考えられる。この方
式では、上記非分極反転がばらついてもプレート電位を
０（Ｖ）に戻すことによりキャンセルできるので、セン
スすべきビット線のばらつきを低減することができる。
従って、信頼性試験で、この非分極反転領域が変動して
も、やはりその影響を最小化できる長所を持つ。今後、
このセンス方式を“プレートパルス後センス方式”と呼
ぶことにする。
ｅｇｒａｔｅｄ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ，Ｖｏ
ｌ．４，ｐｐ１３４−１４４には、選択したプレート電
位を一旦３（Ｖ）に上げた後に、プレート電位を下げて
からセンスする方式が開示されている。図１４はその様
子をタイミングチャートで示したものである。分極反転
動作は、実際にはドメイン（分域）内の分極の向きが実
際に逆向きに変化する現象と非分極反転の現象（これは
電子分極やイオン分極に起因する比較的線形性の分極と
考えられる）が重なり合っていると考えられる。この方
式では、上記非分極反転がばらついてもプレート電位を
０（Ｖ）に戻すことによりキャンセルできるので、セン
スすべきビット線のばらつきを低減することができる。
従って、信頼性試験で、この非分極反転領域が変動して
も、やはりその影響を最小化できる長所を持つ。今後、
このセンス方式を“プレートパルス後センス方式”と呼
ぶことにする。
【００１６】次に、上記プレートパルス後センス方式に
ついて解析する。まず、プレートパルス後センス方式に
おけるビット線電位を図形で求める。図１５（ａ），
（ｂ），（ｃ）はそれぞれ、この方式における強誘電体
キャパシタの電荷やビット線容量の電荷の推移を示して
いる。（ａ）図から（ｂ）図の状態への変化は、プレー
トパルス中センス方式と全く同じで（ｂ）図から（ｃ）
図への変化においてもビット線には電荷の出入りがな
い。従って、図１５（ａ）と図１５（ｃ）のビット線の
電荷量は保存される。よって、下式（５）が成り立つ。 ＋ＣB ×０−Ｐ（０）Ａ＝＋ＣB Ｖ2 −Ｐ（−Ｖ2 ）Ａ…（５） ここで、Ｖ2 はプレート線が０（Ｖ）に戻ったときのビ
ット線電位を表す。（５）式を整理すると、 Ｐ（−Ｖ2 ）−Ｐ（０）＝ＣB Ｖ2 ／Ａ…（６） となる。Ｖ2 は図１６を用いれば図形上から求められ
る。
ついて解析する。まず、プレートパルス後センス方式に
おけるビット線電位を図形で求める。図１５（ａ），
（ｂ），（ｃ）はそれぞれ、この方式における強誘電体
キャパシタの電荷やビット線容量の電荷の推移を示して
いる。（ａ）図から（ｂ）図の状態への変化は、プレー
トパルス中センス方式と全く同じで（ｂ）図から（ｃ）
図への変化においてもビット線には電荷の出入りがな
い。従って、図１５（ａ）と図１５（ｃ）のビット線の
電荷量は保存される。よって、下式（５）が成り立つ。 ＋ＣB ×０−Ｐ（０）Ａ＝＋ＣB Ｖ2 −Ｐ（−Ｖ2 ）Ａ…（５） ここで、Ｖ2 はプレート線が０（Ｖ）に戻ったときのビ
ット線電位を表す。（５）式を整理すると、 Ｐ（−Ｖ2 ）−Ｐ（０）＝ＣB Ｖ2 ／Ａ…（６） となる。Ｖ2 は図１６を用いれば図形上から求められ
る。
【００１７】図１５から明らかなように、プレートパル
ス後センス方式でも、高レベルと低レベルのときのセル
の静電容量が大きく異なる。従って、どのようにダミー
セルの静電容量を選んでもセンス時のビット線と／ビッ
ト線の容量がアンバランスになる。特に、プレートパル
ス後センス方式では、プレートパルス中センス方式より
もビット線と／ビット線の電位が低くなる。従って、セ
ンスアンプをＮＭＯＳトランジスタ側から駆動してもセ
ンスアンプ動作が開始した直後はＮＭＯＳトランジスタ
は導通しない。従って、ＰＭＯＳトランジスタが駆動さ
れて初めてビット線と／ビット線に差がつく。例えば、
ダミーセルの静電容量がビット線と／ビット線の静電容
量の中間にある場合を考える。この場合は、プレートパ
ルス中センス方式と同様に考えると、ビット線と／ビッ
ト線の静電容量のアンバランスにより高レベルと低レベ
ルいずれもビット線と／ビット線の電位差は小さくな
り、ついには逆転する可能性が生ずる。
ス後センス方式でも、高レベルと低レベルのときのセル
の静電容量が大きく異なる。従って、どのようにダミー
セルの静電容量を選んでもセンス時のビット線と／ビッ
ト線の容量がアンバランスになる。特に、プレートパル
ス後センス方式では、プレートパルス中センス方式より
もビット線と／ビット線の電位が低くなる。従って、セ
ンスアンプをＮＭＯＳトランジスタ側から駆動してもセ
ンスアンプ動作が開始した直後はＮＭＯＳトランジスタ
は導通しない。従って、ＰＭＯＳトランジスタが駆動さ
れて初めてビット線と／ビット線に差がつく。例えば、
ダミーセルの静電容量がビット線と／ビット線の静電容
量の中間にある場合を考える。この場合は、プレートパ
ルス中センス方式と同様に考えると、ビット線と／ビッ
ト線の静電容量のアンバランスにより高レベルと低レベ
ルいずれもビット線と／ビット線の電位差は小さくな
り、ついには逆転する可能性が生ずる。
【００１８】
【発明が解決しようとする課題】上記のように従来の半
導体記憶装置は、ビット線対の静電容量のアンバランス
により、データの誤読み出しが起こる可能性があるとい
う問題があった。この発明は上記のような事情に鑑みて
なされたもので、その目的とするところは、ビット線対
の静電容量のアンバランスに起因する誤動作を回避でき
る半導体記憶装置及びそのデータ読み出し方法を提供す
ることにある。
導体記憶装置は、ビット線対の静電容量のアンバランス
により、データの誤読み出しが起こる可能性があるとい
う問題があった。この発明は上記のような事情に鑑みて
なされたもので、その目的とするところは、ビット線対
の静電容量のアンバランスに起因する誤動作を回避でき
る半導体記憶装置及びそのデータ読み出し方法を提供す
ることにある。
【００１９】
【課題を解決するための手段】この発明の請求項１に記
載した半導体記憶装置は、データ記憶用のキャパシタと
このキャパシタを選択するためのトランジスタとを有す
るメモリセルと、上記メモリセル中のトランジスタを駆
動するワード線と、上記メモリセルにおけるキャパシタ
が上記トランジスタを介して接続される第１のビット線
と、この第１のビット線と差動対をなす第２のビット線
と、上記第１，第２のビット線間の電位差を増幅するセ
ンスアンプとを具備し、上記センスアンプの動作前に、
上記メモリセルの記憶データを上記第１のビット線に読
み出すとともに、比較電位を上記第２のビット線に与
え、上記センスアンプの動作中に上記第１のビット線と
上記第２のビット線にそれぞれ付随する寄生容量を実質
的に等しくしてセンスすることを特徴としている。
載した半導体記憶装置は、データ記憶用のキャパシタと
このキャパシタを選択するためのトランジスタとを有す
るメモリセルと、上記メモリセル中のトランジスタを駆
動するワード線と、上記メモリセルにおけるキャパシタ
が上記トランジスタを介して接続される第１のビット線
と、この第１のビット線と差動対をなす第２のビット線
と、上記第１，第２のビット線間の電位差を増幅するセ
ンスアンプとを具備し、上記センスアンプの動作前に、
上記メモリセルの記憶データを上記第１のビット線に読
み出すとともに、比較電位を上記第２のビット線に与
え、上記センスアンプの動作中に上記第１のビット線と
上記第２のビット線にそれぞれ付随する寄生容量を実質
的に等しくしてセンスすることを特徴としている。
【００２０】請求項２に記載したように、請求項１の半
導体記憶装置において、前記センスアンプでセンス動作
を行う前に、選択した前記ワード線を一旦非選択状態に
し、その後、前記センスアンプをセンス動作させること
により、前記第１のビット線と前記第２のビット線にそ
れぞれ付随する寄生容量を実質的に等しくすることを特
徴とする。
導体記憶装置において、前記センスアンプでセンス動作
を行う前に、選択した前記ワード線を一旦非選択状態に
し、その後、前記センスアンプをセンス動作させること
により、前記第１のビット線と前記第２のビット線にそ
れぞれ付随する寄生容量を実質的に等しくすることを特
徴とする。
【００２１】また、この発明の請求項３に記載した半導
体記憶装置は、データ記憶用のキャパシタとこのキャパ
シタを選択するためのトランジスタとを有するメモリセ
ルと、上記メモリセル中のトランジスタを駆動するワー
ド線と、上記メモリセルにおけるキャパシタが上記トラ
ンジスタを介して接続される第１のビット線と、この第
１のビット線と差動対をなす第２のビット線と、上記第
１，第２のビット線間の電位差を増幅するセンスアンプ
とを具備し、上記メモリセルの記憶データを上記第１の
ビット線に読み出すとともに、比較電位を上記第２のビ
ット線に与えた後、上記センスアンプでセンス動作を行
う前に、選択した上記ワード線を一旦非選択状態にし、
その後、上記センスアンプをセンス動作させることを特
徴としている。
体記憶装置は、データ記憶用のキャパシタとこのキャパ
シタを選択するためのトランジスタとを有するメモリセ
ルと、上記メモリセル中のトランジスタを駆動するワー
ド線と、上記メモリセルにおけるキャパシタが上記トラ
ンジスタを介して接続される第１のビット線と、この第
１のビット線と差動対をなす第２のビット線と、上記第
１，第２のビット線間の電位差を増幅するセンスアンプ
とを具備し、上記メモリセルの記憶データを上記第１の
ビット線に読み出すとともに、比較電位を上記第２のビ
ット線に与えた後、上記センスアンプでセンス動作を行
う前に、選択した上記ワード線を一旦非選択状態にし、
その後、上記センスアンプをセンス動作させることを特
徴としている。
【００２２】この発明の請求項４に記載した半導体記憶
装置は、データ記憶用のキャパシタとこのキャパシタを
選択するための第１のトランジスタとを有するメモリセ
ルと、比較電位生成用のダミーキャパシタとこのダミー
キャパシタを選択するための第２のトランジスタとを有
するダミーセルと、上記メモリセル中の第１のトランジ
スタを駆動するワード線と、上記ダミーセル中の第２の
トランジスタを駆動するダミーワード線と、上記メモリ
セルにおけるキャパシタが上記第１のトランジスタを介
して接続される第１のビット線と、この第１のビット線
と差動対をなし、上記ダミーセルにおけるダミーキャパ
シタが上記第２のトランジスタを介して接続される第２
のビット線と、上記第１，第２のビット線間の電位差を
増幅するセンスアンプとを具備し、上記センスアンプの
動作前に、上記メモリセルの記憶データを上記第１のビ
ット線に読み出すとともに、上記ダミーセルで生成した
比較電位を上記第２のビット線に出力し、上記センスア
ンプの動作中に上記第１のビット線と上記第２のビット
線にそれぞれ付随する寄生容量を実質的に等しくしてセ
ンスすることを特徴としている。
装置は、データ記憶用のキャパシタとこのキャパシタを
選択するための第１のトランジスタとを有するメモリセ
ルと、比較電位生成用のダミーキャパシタとこのダミー
キャパシタを選択するための第２のトランジスタとを有
するダミーセルと、上記メモリセル中の第１のトランジ
スタを駆動するワード線と、上記ダミーセル中の第２の
トランジスタを駆動するダミーワード線と、上記メモリ
セルにおけるキャパシタが上記第１のトランジスタを介
して接続される第１のビット線と、この第１のビット線
と差動対をなし、上記ダミーセルにおけるダミーキャパ
シタが上記第２のトランジスタを介して接続される第２
のビット線と、上記第１，第２のビット線間の電位差を
増幅するセンスアンプとを具備し、上記センスアンプの
動作前に、上記メモリセルの記憶データを上記第１のビ
ット線に読み出すとともに、上記ダミーセルで生成した
比較電位を上記第２のビット線に出力し、上記センスア
ンプの動作中に上記第１のビット線と上記第２のビット
線にそれぞれ付随する寄生容量を実質的に等しくしてセ
ンスすることを特徴としている。
【００２３】更に、この発明の請求項５に記載した半導
体記憶装置は、データ記憶用のキャパシタとこのキャパ
シタを選択するための第１のトランジスタとを有するメ
モリセルと、比較電位生成用のダミーキャパシタとこの
ダミーキャパシタを選択するための第２のトランジスタ
とを有するダミーセルと、上記メモリセル中の第１のト
ランジスタを駆動するワード線と、上記ダミーセル中の
第２のトランジスタを駆動するダミーワード線と、上記
メモリセルにおけるキャパシタが上記第１のトランジス
タを介して接続される第１のビット線と、この第１のビ
ット線と差動対をなし、上記ダミーセルにおけるダミー
キャパシタが上記第２のトランジスタを介して接続され
る第２のビット線と、上記第１，第２のビット線間の電
位差を増幅するセンスアンプとを具備し、上記メモリセ
ルの記憶データを上記第１のビット線に読み出すととも
に、上記ダミーセルで生成した比較電位を上記第２のビ
ット線に出力した後、上記センスアンプでセンス動作を
行う前に、選択した上記ワード線と選択した上記ダミー
ワード線を一旦非選択状態にし、その後、上記センスア
ンプをセンス動作させることを特徴としている。
体記憶装置は、データ記憶用のキャパシタとこのキャパ
シタを選択するための第１のトランジスタとを有するメ
モリセルと、比較電位生成用のダミーキャパシタとこの
ダミーキャパシタを選択するための第２のトランジスタ
とを有するダミーセルと、上記メモリセル中の第１のト
ランジスタを駆動するワード線と、上記ダミーセル中の
第２のトランジスタを駆動するダミーワード線と、上記
メモリセルにおけるキャパシタが上記第１のトランジス
タを介して接続される第１のビット線と、この第１のビ
ット線と差動対をなし、上記ダミーセルにおけるダミー
キャパシタが上記第２のトランジスタを介して接続され
る第２のビット線と、上記第１，第２のビット線間の電
位差を増幅するセンスアンプとを具備し、上記メモリセ
ルの記憶データを上記第１のビット線に読み出すととも
に、上記ダミーセルで生成した比較電位を上記第２のビ
ット線に出力した後、上記センスアンプでセンス動作を
行う前に、選択した上記ワード線と選択した上記ダミー
ワード線を一旦非選択状態にし、その後、上記センスア
ンプをセンス動作させることを特徴としている。
【００２４】請求項６に記載したように、請求項１、
３、４または５いずれか１つの項の半導体記憶装置にお
いて、前記メモリセル中のキャパシタが接続されるプレ
ート線を更に具備し、前記ワード線と上記プレート線を
選択した後に、前記ワード線を非選択状態にして前記メ
モリセル中のキャパシタを前記第１のビット線から切り
離した状態で前記センスアンプを動作させることを特徴
とする。
３、４または５いずれか１つの項の半導体記憶装置にお
いて、前記メモリセル中のキャパシタが接続されるプレ
ート線を更に具備し、前記ワード線と上記プレート線を
選択した後に、前記ワード線を非選択状態にして前記メ
モリセル中のキャパシタを前記第１のビット線から切り
離した状態で前記センスアンプを動作させることを特徴
とする。
【００２５】請求項７に記載したように、請求項６の半
導体記憶装置において、選択した前記ワード線を非選択
状態にして前記メモリセル中のキャパシタを前記第１の
ビット線から切り離した状態で前記センスアンプを動作
させた後、前記第１のビット線と前記第２のビット線の
間の電位差が増幅された時点で、再び前記ワード線を選
択状態にし、読み出した内容を再書き込みすることを特
徴とする。
導体記憶装置において、選択した前記ワード線を非選択
状態にして前記メモリセル中のキャパシタを前記第１の
ビット線から切り離した状態で前記センスアンプを動作
させた後、前記第１のビット線と前記第２のビット線の
間の電位差が増幅された時点で、再び前記ワード線を選
択状態にし、読み出した内容を再書き込みすることを特
徴とする。
【００２６】また、請求項８に記載したように請求項４
または５の半導体記憶装置において、前記メモリセル中
のキャパシタが接続されるプレート線と、前記ダミーセ
ル中のダミーキャパシタが接続されるダミープレート線
を更に具備し、前記ワード線及び前記ダミーワード線と
前記プレート線及び前記ダミープレート線を選択した後
に、選択した前記ワード線及び選択した前記ダミーワー
ド線をそれぞれ非選択状態にして、前記メモリセル中の
キャパシタを前記第１のビット線から切り離し、且つ前
記ダミーセル中のダミーキャパシタを前記第２のビット
線から切り離した状態で前記センスアンプを動作させる
ことを特徴とする。
または５の半導体記憶装置において、前記メモリセル中
のキャパシタが接続されるプレート線と、前記ダミーセ
ル中のダミーキャパシタが接続されるダミープレート線
を更に具備し、前記ワード線及び前記ダミーワード線と
前記プレート線及び前記ダミープレート線を選択した後
に、選択した前記ワード線及び選択した前記ダミーワー
ド線をそれぞれ非選択状態にして、前記メモリセル中の
キャパシタを前記第１のビット線から切り離し、且つ前
記ダミーセル中のダミーキャパシタを前記第２のビット
線から切り離した状態で前記センスアンプを動作させる
ことを特徴とする。
【００２７】請求項９に記載したように、請求項８の半
導体記憶装置において、選択した前記ワード線及び選択
した前記ダミーワード線をそれぞれ非選択状態にして、
前記メモリセル中のキャパシタを前記第１のビット線か
ら切り離し、且つ前記ダミーセル中のダミーキャパシタ
を前記第２のビット線から切り離した状態で前記センス
アンプを動作させた後、前記第１のビット線と前記第２
のビット線の間の電位差が増幅された時点で、前記ワー
ド線を再び選択状態にし、読み出した内容を再書き込み
することを特徴とする。
導体記憶装置において、選択した前記ワード線及び選択
した前記ダミーワード線をそれぞれ非選択状態にして、
前記メモリセル中のキャパシタを前記第１のビット線か
ら切り離し、且つ前記ダミーセル中のダミーキャパシタ
を前記第２のビット線から切り離した状態で前記センス
アンプを動作させた後、前記第１のビット線と前記第２
のビット線の間の電位差が増幅された時点で、前記ワー
ド線を再び選択状態にし、読み出した内容を再書き込み
することを特徴とする。
【００２８】請求項１０に記載したように、請求項１、
５ないし９いずれか１つの項の半導体記憶装置におい
て、前記メモリセルの記憶データを前記第１のビット線
に読み出した後、選択した前記プレート線を非選択状態
にしたうえで前記ワード線を非選択状態にしてセンス動
作を行うことを特徴とする。
５ないし９いずれか１つの項の半導体記憶装置におい
て、前記メモリセルの記憶データを前記第１のビット線
に読み出した後、選択した前記プレート線を非選択状態
にしたうえで前記ワード線を非選択状態にしてセンス動
作を行うことを特徴とする。
【００２９】請求項１１に記載したように、請求項１な
いし１０いずれか１つの項の半導体記憶装置において、
前記データ記憶用のキャパシタは、強誘電体キャパシタ
であることを特徴とする。
いし１０いずれか１つの項の半導体記憶装置において、
前記データ記憶用のキャパシタは、強誘電体キャパシタ
であることを特徴とする。
【００３０】また、この発明の請求項１２に記載した半
導体記憶装置のデータ読み出し方法は、データ記憶用の
キャパシタとこのキャパシタを選択するためのトランジ
スタとを有するメモリセルと、上記メモリセル中のトラ
ンジスタを駆動するワード線と、上記メモリセルにおけ
るキャパシタが上記トランジスタを介して接続される第
１のビット線と、この第１のビット線と差動対をなす第
２のビット線と、上記第１，第２のビット線間の電位差
を増幅するセンスアンプとを備えた半導体記憶装置にお
いて、上記メモリセルの記憶データを上記第１のビット
線に読み出し、且つ比較電位を上記第２のビット線に与
える第１のステップと、第１のステップの後、上記第１
のビット線と上記第２のビット線の寄生容量を実質的に
等しくする第２のステップと、第２のステップの後、上
記センスアンプを動作させて上記第１のビット線と上記
第２のビット線の間の電位差を増幅する第３のステップ
とを具備することを特徴としている。
導体記憶装置のデータ読み出し方法は、データ記憶用の
キャパシタとこのキャパシタを選択するためのトランジ
スタとを有するメモリセルと、上記メモリセル中のトラ
ンジスタを駆動するワード線と、上記メモリセルにおけ
るキャパシタが上記トランジスタを介して接続される第
１のビット線と、この第１のビット線と差動対をなす第
２のビット線と、上記第１，第２のビット線間の電位差
を増幅するセンスアンプとを備えた半導体記憶装置にお
いて、上記メモリセルの記憶データを上記第１のビット
線に読み出し、且つ比較電位を上記第２のビット線に与
える第１のステップと、第１のステップの後、上記第１
のビット線と上記第２のビット線の寄生容量を実質的に
等しくする第２のステップと、第２のステップの後、上
記センスアンプを動作させて上記第１のビット線と上記
第２のビット線の間の電位差を増幅する第３のステップ
とを具備することを特徴としている。
【００３１】この発明の請求項１３に記載した半導体記
憶装置のデータ読み出し方法は、データ記憶用のキャパ
シタとこのキャパシタを選択するためのトランジスタと
を有するメモリセルと、上記メモリセル中のトランジス
タを駆動するワード線と、上記メモリセルにおけるキャ
パシタが上記トランジスタを介して接続される第１のビ
ット線と、この第１のビット線と差動対をなす第２のビ
ット線と、上記第１，第２のビット線間の電位差を増幅
するセンスアンプとを備えた半導体記憶装置において、
上記ワード線を選択して上記メモリセル中のトランジス
タを駆動することにより上記メモリセルの記憶データを
上記第１のビット線に読み出し、且つ比較電位を上記第
２のビット線に与える第１のステップと、第１のステッ
プの後、上記選択したワード線を非選択状態にして上記
第１のビット線を上記メモリセルから切り離す第２のス
テップと、第２のステップの後、上記センスアンプを動
作させて上記第１のビット線と上記第２のビット線の間
の電位差を増幅する第３のステップとを具備することを
特徴としている。
憶装置のデータ読み出し方法は、データ記憶用のキャパ
シタとこのキャパシタを選択するためのトランジスタと
を有するメモリセルと、上記メモリセル中のトランジス
タを駆動するワード線と、上記メモリセルにおけるキャ
パシタが上記トランジスタを介して接続される第１のビ
ット線と、この第１のビット線と差動対をなす第２のビ
ット線と、上記第１，第２のビット線間の電位差を増幅
するセンスアンプとを備えた半導体記憶装置において、
上記ワード線を選択して上記メモリセル中のトランジス
タを駆動することにより上記メモリセルの記憶データを
上記第１のビット線に読み出し、且つ比較電位を上記第
２のビット線に与える第１のステップと、第１のステッ
プの後、上記選択したワード線を非選択状態にして上記
第１のビット線を上記メモリセルから切り離す第２のス
テップと、第２のステップの後、上記センスアンプを動
作させて上記第１のビット線と上記第２のビット線の間
の電位差を増幅する第３のステップとを具備することを
特徴としている。
【００３２】更に、請求項１４に記載したように、請求
項１２または１３のデータ読み出し方法において、前記
第１のビット線と前記第２のビット線の間の電位差を増
幅する第３のステップの後に、前記ワード線を再び選択
状態にして読み出した内容を再書き込みする第４のステ
ップを更に具備することを特徴とする。
項１２または１３のデータ読み出し方法において、前記
第１のビット線と前記第２のビット線の間の電位差を増
幅する第３のステップの後に、前記ワード線を再び選択
状態にして読み出した内容を再書き込みする第４のステ
ップを更に具備することを特徴とする。
【００３３】請求項１のような構成によれば、第１のビ
ット線と第２のビット線にそれぞれ付随する寄生容量を
実質的に等しくした状態でセンス動作を行うので、第１
のビット線と第２のビット線間に充分大きな電位差が生
成されていれば、センスアンプの動作時にビット線対の
電位が誤った方向に変化することはない。よって、ビッ
ト線対の静電容量のアンバランスに起因する誤動作を回
避できる。
ット線と第２のビット線にそれぞれ付随する寄生容量を
実質的に等しくした状態でセンス動作を行うので、第１
のビット線と第２のビット線間に充分大きな電位差が生
成されていれば、センスアンプの動作時にビット線対の
電位が誤った方向に変化することはない。よって、ビッ
ト線対の静電容量のアンバランスに起因する誤動作を回
避できる。
【００３４】請求項２に示すように、センスアンプでセ
ンス動作を行う前に選択したワード線を一旦非選択状態
にし、その後センスアンプをセンス動作させれば、第１
のビット線と第２のビット線に付随する寄生容量は実質
的に等しくなるので、ビット線対の静電容量はセンス動
作に影響を与えない。
ンス動作を行う前に選択したワード線を一旦非選択状態
にし、その後センスアンプをセンス動作させれば、第１
のビット線と第２のビット線に付随する寄生容量は実質
的に等しくなるので、ビット線対の静電容量はセンス動
作に影響を与えない。
【００３５】請求項３に示す構成によれば、センスアン
プでセンス動作を行う前に選択したワード線を一旦非選
択状態にし、その後センスアンプをセンス動作させるの
で、第１のビット線と第２のビット線に付随する寄生容
量は実質的に等しく、ビット線対の静電容量はセンス動
作に影響を与えない。
プでセンス動作を行う前に選択したワード線を一旦非選
択状態にし、その後センスアンプをセンス動作させるの
で、第１のビット線と第２のビット線に付随する寄生容
量は実質的に等しく、ビット線対の静電容量はセンス動
作に影響を与えない。
【００３６】請求項４に示すような構成によれば、第１
のビット線と第２のビット線にそれぞれ付随する寄生容
量を実質的に等しくした状態でセンス動作を行うので、
第１のビット線と第２のビット線間に充分大きな電位差
が生成されていれば、センスアンプの動作時にビット線
対の電位が誤った方向に変化することはない。よって、
ビット線対の静電容量のアンバランスに起因する誤動作
を回避できる。
のビット線と第２のビット線にそれぞれ付随する寄生容
量を実質的に等しくした状態でセンス動作を行うので、
第１のビット線と第２のビット線間に充分大きな電位差
が生成されていれば、センスアンプの動作時にビット線
対の電位が誤った方向に変化することはない。よって、
ビット線対の静電容量のアンバランスに起因する誤動作
を回避できる。
【００３７】請求項５に示すような構成によれば、セン
スアンプでセンス動作を行う前に選択したワード線と選
択したダミーワード線を一旦非選択状態にし、その後セ
ンスアンプをセンス動作させるので、第１のビット線と
第２のビット線に付随する寄生容量は実質的に等しく、
ビット線対の静電容量はセンス動作に影響を与えない。
スアンプでセンス動作を行う前に選択したワード線と選
択したダミーワード線を一旦非選択状態にし、その後セ
ンスアンプをセンス動作させるので、第１のビット線と
第２のビット線に付随する寄生容量は実質的に等しく、
ビット線対の静電容量はセンス動作に影響を与えない。
【００３８】請求項６に示すように、ワード線とプレー
ト線を選択した後に、ワード線を非選択にして強誘電体
キャパシタをビット線から切り離した状態でセンスアン
プを動作させれば、この段階でビット線に付随する静電
容量はセルのパターン配置によって決定されるので、静
電容量の対称性を容易に改善できる。従って、センスア
ンプを動作させる前のビット線電位を比較電位と比較す
ることにより正しくセンスできる。
ト線を選択した後に、ワード線を非選択にして強誘電体
キャパシタをビット線から切り離した状態でセンスアン
プを動作させれば、この段階でビット線に付随する静電
容量はセルのパターン配置によって決定されるので、静
電容量の対称性を容易に改善できる。従って、センスア
ンプを動作させる前のビット線電位を比較電位と比較す
ることにより正しくセンスできる。
【００３９】請求項７に示すように、センス動作を行っ
た後、第１のビット線と第２のビット線に大きな電位差
が出てきたところで、再びワード線を選択し直せば、読
み出した内容を再書き込みできる。
た後、第１のビット線と第２のビット線に大きな電位差
が出てきたところで、再びワード線を選択し直せば、読
み出した内容を再書き込みできる。
【００４０】請求項８に示すように、ワード線及びダミ
ーワード線とプレート線及びダミープレート線を選択し
た後に、ワード線とダミーワード線を非選択にしてメモ
リセルとダミーセルを第１，第２のビット線対から切り
離した状態でセンスアンプを動作させる。この段階で第
１，第２のビット線対に付随する静電容量はセルのパタ
ーン配置によって決定されるので、静電容量の対称性を
容易に改善できる。従って、センスアンプを動作させる
前の第１のビット線電位はダミーセルによって発生した
中間レベルと比較することにより正しくセンスできる。
ーワード線とプレート線及びダミープレート線を選択し
た後に、ワード線とダミーワード線を非選択にしてメモ
リセルとダミーセルを第１，第２のビット線対から切り
離した状態でセンスアンプを動作させる。この段階で第
１，第２のビット線対に付随する静電容量はセルのパタ
ーン配置によって決定されるので、静電容量の対称性を
容易に改善できる。従って、センスアンプを動作させる
前の第１のビット線電位はダミーセルによって発生した
中間レベルと比較することにより正しくセンスできる。
【００４１】請求項９に示すように、センスアンプを動
作させて第１，第２のビット線間の電位差を増幅した時
点でワード線を再び選択状態にすれば、読み出した内容
を再書き込みできる。
作させて第１，第２のビット線間の電位差を増幅した時
点でワード線を再び選択状態にすれば、読み出した内容
を再書き込みできる。
【００４２】請求項１０に示すように、プレート線を非
選択状態にしたうえで、センス動作を行うプレートパル
ス後センス方式を採用すれば、セルキャパシタの非分極
反転の影響が低減されて、ばらつきの少ない電位差を第
１のビット線と第２のビット線間に生成させることがで
きる。
選択状態にしたうえで、センス動作を行うプレートパル
ス後センス方式を採用すれば、セルキャパシタの非分極
反転の影響が低減されて、ばらつきの少ない電位差を第
１のビット線と第２のビット線間に生成させることがで
きる。
【００４３】請求項１１に示すように、ビット線対の間
に寄生容量の差が生じやすい強誘電体キャパシタを用い
た強誘電体メモリに好適である。請求項１２に示すよう
な方法によれば、センスアンプによるセンス動作に先立
って、第１，第２のビット線の寄生容量を等しくするの
で、ビット線対間に充分大きな電位差が生成されていれ
ば、センス動作時にビット線対の電位が誤った方向に変
化することはない。これによって、ビット線対の静電容
量のアンバランスに起因する誤動作を回避できる。
に寄生容量の差が生じやすい強誘電体キャパシタを用い
た強誘電体メモリに好適である。請求項１２に示すよう
な方法によれば、センスアンプによるセンス動作に先立
って、第１，第２のビット線の寄生容量を等しくするの
で、ビット線対間に充分大きな電位差が生成されていれ
ば、センス動作時にビット線対の電位が誤った方向に変
化することはない。これによって、ビット線対の静電容
量のアンバランスに起因する誤動作を回避できる。
【００４４】請求項１３に示すような方法によれば、セ
ンスアンプによるセンス動作に先立って、選択したワー
ド線を一旦非選択状態にするので、メモリセルは第１の
ビット線から切り離され、その静電容量はセンス動作に
影響を与えない。これによって、ビット線対の静電容量
のアンバランスに起因する誤動作を回避できる。請求項
１４に示すように、センス動作の後、ワード線を再び選
択すれば、読み出した内容を再書き込みできる。
ンスアンプによるセンス動作に先立って、選択したワー
ド線を一旦非選択状態にするので、メモリセルは第１の
ビット線から切り離され、その静電容量はセンス動作に
影響を与えない。これによって、ビット線対の静電容量
のアンバランスに起因する誤動作を回避できる。請求項
１４に示すように、センス動作の後、ワード線を再び選
択すれば、読み出した内容を再書き込みできる。
【００４５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 ［第１の実施の形態］図１は、本発明によるプレートパ
ルス中センス方式の強誘電体メモリにおける基本回路を
示している。この図１では、チップが選択され、センス
アンプがセンスを終了するまでの動作に関係する部分に
着目して示している。
いて図面を参照して説明する。 ［第１の実施の形態］図１は、本発明によるプレートパ
ルス中センス方式の強誘電体メモリにおける基本回路を
示している。この図１では、チップが選択され、センス
アンプがセンスを終了するまでの動作に関係する部分に
着目して示している。
【００４６】チップ選択信号／ＣＥは、インバータ２１
１の入力端（節点２００）に入力される。このインバー
タ２１１の出力端（節点２０１）には、遅延回路２１２
の入力端及びプレート線デコーダ回路２１０の第１の入
力端が接続される。上記遅延回路２１２の出力端（節点
２０２）には、遅延回路２１３の入力端及びナンドゲー
ト２１５の一方の入力端が接続される。上記遅延回路２
１３の出力端（節点２０３）には、遅延回路２１４の入
力端及びインバータ２１６の入力端が接続される。ま
た、上記遅延回路２１４の出力端（節点２０４）には上
記ナンドゲート２１５の他方の入力端が接続され、この
ナンドゲート２１５の出力端（節点２０５）がナンドゲ
ート２２４の一つの入力端に接続される。上記ナンドゲ
ート２２４の他の入力端にはアドレス信号Ａ０（／Ａ
０）〜Ａｍ（／Ａｍ）が入力される。このナンドゲート
２２４の出力端（節点２２６）にはインバータ２２５の
入力端が接続され、このインバータ２２５の出力端には
ワード線７３及びプレート線デコーダ回路２１０の第２
の入力端が接続される。このプレート線デコーダ回路２
１０の出力端は、プレート線７５に接続されている。上
記ナンドゲート２２４とインバータ回路２２５は、アド
レス信号Ａ０（／Ａ０）〜Ａｍ（／Ａｍ）と信号／ＷＬ
ＣＫをデコードしてワード線７３を駆動するワード線デ
コーダ回路７６として働く。
１の入力端（節点２００）に入力される。このインバー
タ２１１の出力端（節点２０１）には、遅延回路２１２
の入力端及びプレート線デコーダ回路２１０の第１の入
力端が接続される。上記遅延回路２１２の出力端（節点
２０２）には、遅延回路２１３の入力端及びナンドゲー
ト２１５の一方の入力端が接続される。上記遅延回路２
１３の出力端（節点２０３）には、遅延回路２１４の入
力端及びインバータ２１６の入力端が接続される。ま
た、上記遅延回路２１４の出力端（節点２０４）には上
記ナンドゲート２１５の他方の入力端が接続され、この
ナンドゲート２１５の出力端（節点２０５）がナンドゲ
ート２２４の一つの入力端に接続される。上記ナンドゲ
ート２２４の他の入力端にはアドレス信号Ａ０（／Ａ
０）〜Ａｍ（／Ａｍ）が入力される。このナンドゲート
２２４の出力端（節点２２６）にはインバータ２２５の
入力端が接続され、このインバータ２２５の出力端には
ワード線７３及びプレート線デコーダ回路２１０の第２
の入力端が接続される。このプレート線デコーダ回路２
１０の出力端は、プレート線７５に接続されている。上
記ナンドゲート２２４とインバータ回路２２５は、アド
レス信号Ａ０（／Ａ０）〜Ａｍ（／Ａｍ）と信号／ＷＬ
ＣＫをデコードしてワード線７３を駆動するワード線デ
コーダ回路７６として働く。
【００４７】ＰＭＯＳトランジスタ２１７，２１８，２
１９とＮＭＯＳトランジスタ２２０，２２１，２２３
は、ビット線７２と／ビット線２０７の電位差をセンス
するためのセンスアンプを構成している。センスアンプ
のうち、ＰＭＯＳトランジスタ２１８，２１９とＮＭＯ
Ｓトランジスタ２２０，２２１は、フリップフロップ回
路を構成している。このフリップフロップ回路は、ゲー
トが上記インバータ２１６の出力端（節点２０６）に接
続されたＰＭＯＳトランジスタ２１７とゲートが上記遅
延回路２１３の出力端（節点２０３）に接続されたＮＭ
ＯＳトランジスタ２２３とによって動作が制御される。
そして、節点２０６が“０”レベル、節点２０３が
“１”レベルになるとＰＭＯＳトランジスタ２１７とＮ
ＭＯＳトランジスタ２２３が導通して、上記フリップフ
ロップ回路が活性化し、ビット線７２と／ビット線２０
７の電位差を増幅する。
１９とＮＭＯＳトランジスタ２２０，２２１，２２３
は、ビット線７２と／ビット線２０７の電位差をセンス
するためのセンスアンプを構成している。センスアンプ
のうち、ＰＭＯＳトランジスタ２１８，２１９とＮＭＯ
Ｓトランジスタ２２０，２２１は、フリップフロップ回
路を構成している。このフリップフロップ回路は、ゲー
トが上記インバータ２１６の出力端（節点２０６）に接
続されたＰＭＯＳトランジスタ２１７とゲートが上記遅
延回路２１３の出力端（節点２０３）に接続されたＮＭ
ＯＳトランジスタ２２３とによって動作が制御される。
そして、節点２０６が“０”レベル、節点２０３が
“１”レベルになるとＰＭＯＳトランジスタ２１７とＮ
ＭＯＳトランジスタ２２３が導通して、上記フリップフ
ロップ回路が活性化し、ビット線７２と／ビット線２０
７の電位差を増幅する。
【００４８】メモリセルの選択トランジスタ６３のドレ
インはビット線７２に接続され、ゲートはワード線７３
に接続される。この選択トランジスタ６３のソース（節
点６８）とプレート線７５との間には強誘電体キャパシ
タ６１が接続されている。
インはビット線７２に接続され、ゲートはワード線７３
に接続される。この選択トランジスタ６３のソース（節
点６８）とプレート線７５との間には強誘電体キャパシ
タ６１が接続されている。
【００４９】図２は、上記図１に示した回路におけるプ
レート線デコーダ回路２１０の構成例を示している。こ
のデコーダ回路２１０は、ワード線デコーダ回路７６、
すなわち図１に示した回路におけるナンドゲート２２４
とインバータ回路２２５のパターン占有面積を小さくす
るための回路である。図２に示すように、プレート線デ
コーダ回路２１０は、ＰＭＯＳトランジスタ６４，７
９、ＮＭＯＳトランジスタ６５，６６及びインバータ７
７，７８を含んで構成され、ワード線デコーダ回路７６
の出力信号（ワード線７３の電位）とプレートクロック
とで制御される。ＰＭＯＳトランジスタ６４のソースは
電源１に接続され、ゲートにはプレートクロックが供給
される。ＮＭＯＳトランジスタ６５のドレインは上記Ｐ
ＭＯＳトランジスタのドレイン（節点６９）に接続さ
れ、ゲートには上記プレートクロックが供給される。Ｎ
ＭＯＳトランジスタ６６のドレインは上記ＮＭＯＳトラ
ンジスタ６５のソース（節点７０）に接続され、ゲート
はワード線７３に接続され、ソースは接地点２に接続さ
れる。ＰＭＯＳトランジスタ７９のソースは電源１に接
続され、ドレインは節点６９に接続され、ゲートはイン
バータ７８の出力端に接続される。インバータ７７の入
力端は節点６９に接続され、出力端はビット線７２に接
続されたメモリセルのプレート線７５−１に接続され
る。また、インバータ７８の入力端は節点６９に接続さ
れ、出力端は／ビット線２０７に接続されたセルのプレ
ート線７５−２に接続される。
レート線デコーダ回路２１０の構成例を示している。こ
のデコーダ回路２１０は、ワード線デコーダ回路７６、
すなわち図１に示した回路におけるナンドゲート２２４
とインバータ回路２２５のパターン占有面積を小さくす
るための回路である。図２に示すように、プレート線デ
コーダ回路２１０は、ＰＭＯＳトランジスタ６４，７
９、ＮＭＯＳトランジスタ６５，６６及びインバータ７
７，７８を含んで構成され、ワード線デコーダ回路７６
の出力信号（ワード線７３の電位）とプレートクロック
とで制御される。ＰＭＯＳトランジスタ６４のソースは
電源１に接続され、ゲートにはプレートクロックが供給
される。ＮＭＯＳトランジスタ６５のドレインは上記Ｐ
ＭＯＳトランジスタのドレイン（節点６９）に接続さ
れ、ゲートには上記プレートクロックが供給される。Ｎ
ＭＯＳトランジスタ６６のドレインは上記ＮＭＯＳトラ
ンジスタ６５のソース（節点７０）に接続され、ゲート
はワード線７３に接続され、ソースは接地点２に接続さ
れる。ＰＭＯＳトランジスタ７９のソースは電源１に接
続され、ドレインは節点６９に接続され、ゲートはイン
バータ７８の出力端に接続される。インバータ７７の入
力端は節点６９に接続され、出力端はビット線７２に接
続されたメモリセルのプレート線７５−１に接続され
る。また、インバータ７８の入力端は節点６９に接続さ
れ、出力端は／ビット線２０７に接続されたセルのプレ
ート線７５−２に接続される。
【００５０】上記プレート線デコーダ回路２１０は、ワ
ード線デコーダ回路７６の出力信号（ワード線７３の電
位）とプレートクロックとがともに“１”レベルのとき
のみ節点６９が“０”レベルとなってインバータ７７，
７８によりプレート線７５−１，７５−２が選択されて
駆動される。プレートクロックが“１”レベルのままで
ワード線デコーダ回路７６の出力が一旦“０”レベルに
なっても節点６９は“０”レベルに留まるので、プレー
ト線７５−１，７５−２は“１”レベルを維持する。非
選択のプレート線デコーダ回路２１０は、プレートクロ
ックが“０”レベルのとき節点６９が“１”レベルにプ
リチャージされる。この後、ワード線７３は“０”レベ
ルのままであるので、節点６９の“１”レベルは放電さ
れず、この状態を維持する。但し、長時間この状態を続
けると、接合漏れ電流などにより節点６９の電位が低下
する恐れがある。そこでトランジスタ７９とインバータ
７８とによってラッチ回路を構成し、節点６９の“１”
レベルを保持し、電位の低下を防止するようにしてい
る。
ード線デコーダ回路７６の出力信号（ワード線７３の電
位）とプレートクロックとがともに“１”レベルのとき
のみ節点６９が“０”レベルとなってインバータ７７，
７８によりプレート線７５−１，７５−２が選択されて
駆動される。プレートクロックが“１”レベルのままで
ワード線デコーダ回路７６の出力が一旦“０”レベルに
なっても節点６９は“０”レベルに留まるので、プレー
ト線７５−１，７５−２は“１”レベルを維持する。非
選択のプレート線デコーダ回路２１０は、プレートクロ
ックが“０”レベルのとき節点６９が“１”レベルにプ
リチャージされる。この後、ワード線７３は“０”レベ
ルのままであるので、節点６９の“１”レベルは放電さ
れず、この状態を維持する。但し、長時間この状態を続
けると、接合漏れ電流などにより節点６９の電位が低下
する恐れがある。そこでトランジスタ７９とインバータ
７８とによってラッチ回路を構成し、節点６９の“１”
レベルを保持し、電位の低下を防止するようにしてい
る。
【００５１】次に、上記のような構成において図３のタ
イミングチャートにより動作を説明する。チップ選択信
号／ＣＥが非選択状態、すなわち“１”レベルのときに
は、インバータ２１１の出力により節点２０１，２０
２，２０３は“０”レベルである。上記遅延回路２１４
（遅延時間Ｔ３）は、入力信号を反転した遅延信号を出
力するように構成されており、節点２０４は“１”レベ
ルになる。よって、ナンドゲート２１５から出力される
信号／ＷＬＣＫは“１”レベルとなり、ワード線７３と
プレート線７５（７５−１，７５−２）の駆動制御は行
われず、ナンドゲート２２４の出力はアドレス信号Ａ０
（／Ａ０）〜Ａｍ（／Ａｍ）によって決定される。チッ
プが非選択の状態では、全てのアドレス信号の出力は
“０”レベルなので、ワード線７３も“０”レベルであ
る。この際、節点２０１の電位、すなわちプレートクロ
ックは“０”レベルであるので、プレート線デコーダ回
路２１０によるプレート線７５の駆動制御も行われな
い。また、節点２０６は“１”レベル、節点２０３は
“０”レベルであるのでセンスアンプは非活性状態であ
る。
イミングチャートにより動作を説明する。チップ選択信
号／ＣＥが非選択状態、すなわち“１”レベルのときに
は、インバータ２１１の出力により節点２０１，２０
２，２０３は“０”レベルである。上記遅延回路２１４
（遅延時間Ｔ３）は、入力信号を反転した遅延信号を出
力するように構成されており、節点２０４は“１”レベ
ルになる。よって、ナンドゲート２１５から出力される
信号／ＷＬＣＫは“１”レベルとなり、ワード線７３と
プレート線７５（７５−１，７５−２）の駆動制御は行
われず、ナンドゲート２２４の出力はアドレス信号Ａ０
（／Ａ０）〜Ａｍ（／Ａｍ）によって決定される。チッ
プが非選択の状態では、全てのアドレス信号の出力は
“０”レベルなので、ワード線７３も“０”レベルであ
る。この際、節点２０１の電位、すなわちプレートクロ
ックは“０”レベルであるので、プレート線デコーダ回
路２１０によるプレート線７５の駆動制御も行われな
い。また、節点２０６は“１”レベル、節点２０３は
“０”レベルであるのでセンスアンプは非活性状態であ
る。
【００５２】一方、チップ選択信号／ＣＥが選択状態の
“０”レベルになると、インバータ２１１の出力により
節点２０１（プレートクロック）が“１”レベルにな
る。この時、アドレス信号Ａ０（／Ａ０）〜Ａｍ（／Ａ
ｍ）が入力されているので、選択されたワード線７３は
ほぼ同時に選択される。従って、プレート線デコーダ回
路２１０によって選択されたプレート線７５も選択され
る。遅延回路２１２は、プレート線７５のＲＣ遅延に対
応する遅延時間Ｔ１の遅延素子で、プレート線７５のプ
レート線デコーダ回路２１０から一番遅いところが
“１”レベルになる頃に節点２０２も“１”レベルにな
る。節点２０４は遅延回路２１３（遅延時間Ｔ２）と遅
延回路２１４（遅延時間Ｔ３）とによる遅延時間によっ
て依然として“１”レベルを維持するので、節点２０５
（信号／ＷＬＣＫ）は“０”レベルに反転する。これに
より、ナンドゲート２２４の出力は“１”レベルとな
り、選択されていたワード線７３は非選択になる。この
際、プレート線デコーダ回路２１０に入力されるプレー
トクロックは“１”レベルであり、プレート線７５は
“１”レベルのままである。遅延回路２１３は、ワード
線の遅延に対応する遅延時間Ｔ２の遅延素子で、ワード
線７３のワード線デコーダ回路７６から一番遅いところ
が“０”レベルになる頃に節点２０３が“１”レベルに
なる。これによりセンスアンプが活性化され、ビット線
７２と／ビット線２０７の電位差が増幅される。遅延回
路２１４（遅延時間Ｔ３）は、センスアンプがセンス動
作を行うのに必要な時間を確保するための遅延素子で、
センス動作が終了した時点で節点２０４が“０”レベル
になり、節点２１５（信号／ＷＬＣＫ）が“１”レベル
に戻る。従って、ワード線７３も非選択状態が解除さ
れ、“１”レベルに戻る。
“０”レベルになると、インバータ２１１の出力により
節点２０１（プレートクロック）が“１”レベルにな
る。この時、アドレス信号Ａ０（／Ａ０）〜Ａｍ（／Ａ
ｍ）が入力されているので、選択されたワード線７３は
ほぼ同時に選択される。従って、プレート線デコーダ回
路２１０によって選択されたプレート線７５も選択され
る。遅延回路２１２は、プレート線７５のＲＣ遅延に対
応する遅延時間Ｔ１の遅延素子で、プレート線７５のプ
レート線デコーダ回路２１０から一番遅いところが
“１”レベルになる頃に節点２０２も“１”レベルにな
る。節点２０４は遅延回路２１３（遅延時間Ｔ２）と遅
延回路２１４（遅延時間Ｔ３）とによる遅延時間によっ
て依然として“１”レベルを維持するので、節点２０５
（信号／ＷＬＣＫ）は“０”レベルに反転する。これに
より、ナンドゲート２２４の出力は“１”レベルとな
り、選択されていたワード線７３は非選択になる。この
際、プレート線デコーダ回路２１０に入力されるプレー
トクロックは“１”レベルであり、プレート線７５は
“１”レベルのままである。遅延回路２１３は、ワード
線の遅延に対応する遅延時間Ｔ２の遅延素子で、ワード
線７３のワード線デコーダ回路７６から一番遅いところ
が“０”レベルになる頃に節点２０３が“１”レベルに
なる。これによりセンスアンプが活性化され、ビット線
７２と／ビット線２０７の電位差が増幅される。遅延回
路２１４（遅延時間Ｔ３）は、センスアンプがセンス動
作を行うのに必要な時間を確保するための遅延素子で、
センス動作が終了した時点で節点２０４が“０”レベル
になり、節点２１５（信号／ＷＬＣＫ）が“１”レベル
に戻る。従って、ワード線７３も非選択状態が解除さ
れ、“１”レベルに戻る。
【００５３】なお、図１ではダミーセル、ダミーワード
線及びダミープレート線等については省略したが、基本
的には図９に示した従来の回路と同様に構成されてお
り、ダミーワード線とダミープレート線はそれぞれ、ワ
ード線及びプレート線と同様に駆動される。このように
して図３のタイミングチャートに示したような動作が実
現する。
線及びダミープレート線等については省略したが、基本
的には図９に示した従来の回路と同様に構成されてお
り、ダミーワード線とダミープレート線はそれぞれ、ワ
ード線及びプレート線と同様に駆動される。このように
して図３のタイミングチャートに示したような動作が実
現する。
【００５４】上述したように、本発明の第１の実施の形
態では、ワード線（及びダミーワード線）とプレート線
（及びダミープレート線）を選択した後にこのワード線
（ダミーワード線）を一旦非選択状態にして強誘電体キ
ャパシタをビット線から切り離した状態でセンスアンプ
を動作させる。この段階でビット線に付随する静電容量
はセルのパターン配置によって決定されるので、静電容
量の対称性を容易に改善できる。従って、センスアンプ
を動作させる前のビット線電位をダミーセルによって発
生した中間レベルと比較することにより正しくセンスで
きる。このように正しくセンスしてビット線と／ビット
線に大きな電位差が出てきたところで、再びワード線
（ダミーワード線）を選択し直し、読み出した内容を再
書き込みすれば良い。但し、図３の破線で示すように、
ダミーワード線は必ずしも再び選択する必要はない。
態では、ワード線（及びダミーワード線）とプレート線
（及びダミープレート線）を選択した後にこのワード線
（ダミーワード線）を一旦非選択状態にして強誘電体キ
ャパシタをビット線から切り離した状態でセンスアンプ
を動作させる。この段階でビット線に付随する静電容量
はセルのパターン配置によって決定されるので、静電容
量の対称性を容易に改善できる。従って、センスアンプ
を動作させる前のビット線電位をダミーセルによって発
生した中間レベルと比較することにより正しくセンスで
きる。このように正しくセンスしてビット線と／ビット
線に大きな電位差が出てきたところで、再びワード線
（ダミーワード線）を選択し直し、読み出した内容を再
書き込みすれば良い。但し、図３の破線で示すように、
ダミーワード線は必ずしも再び選択する必要はない。
【００５５】上記のような構成並びにアクセス方法によ
れば、メモリセルとダミーセルの静電容量にアンバラン
スがあってもビット線と／ビット線に充分大きな電位差
が生成されていればビット線と／ビット線の電位が誤っ
た方向に変化することはない。よって、ビット線対の静
電容量のアンバランスに起因する誤動作を回避できる。
れば、メモリセルとダミーセルの静電容量にアンバラン
スがあってもビット線と／ビット線に充分大きな電位差
が生成されていればビット線と／ビット線の電位が誤っ
た方向に変化することはない。よって、ビット線対の静
電容量のアンバランスに起因する誤動作を回避できる。
【００５６】なお、ダミーセル内のセルキャパシタは強
誘電体キャパシタである必要はなく、ＳｉＯ2 のような
常誘電体を用いたキャパシタであっても構わない。［第
２の実施の形態］図４は、本発明によるプレートパルス
後センス方式の強誘電体メモリにおける基本回路を示し
ている。この図４では、図１と同様に、チップが選択さ
れ、センスアンプがセンスを終了するまでの動作に関係
する部分に着目して示している。
誘電体キャパシタである必要はなく、ＳｉＯ2 のような
常誘電体を用いたキャパシタであっても構わない。［第
２の実施の形態］図４は、本発明によるプレートパルス
後センス方式の強誘電体メモリにおける基本回路を示し
ている。この図４では、図１と同様に、チップが選択さ
れ、センスアンプがセンスを終了するまでの動作に関係
する部分に着目して示している。
【００５７】チップ選択信号／ＣＥは、インバータ２６
１の入力端（節点２００）に入力される。このインバー
タ２６１の出力端（節点２５０）には、ナンドゲート２
６２，２６６の一方の入力端が接続される。上記ナンド
ゲート２６２の他方の入力端には、ナンドゲート２６３
の出力端（節点２６２）が接続され、出力端（節点２５
１）にはこのナンドゲート２６３の一方の入力端及びイ
ンバータ２６４の入力端が接続される。上記インバータ
２６４の出力端（節点２５２）には、ナンドゲート２６
５の一方の入力端及びインバータ２７３の入力端が接続
される。上記ナンドゲート２６５の出力端（節点２８
０）にはナンドゲート２６７の一方の入力端が接続さ
れ、このナンドゲート２６７の出力端（節点２６５）に
は上記ナンドゲート２６６の他方の入力端が接続され
る。ナンドゲート２６６の出力端（節点２５３）には、
ナンドゲート２６７の他方の入力端及びインバータ２６
８の入力端が接続される。このインバータ２６８の出力
端には、遅延回路２１３の入力端及びナンドゲート２６
９の一方の入力端が接続される。上記遅延回路２１３の
出力端（節点２０３）には、遅延回路２１４の入力端及
びインバータ２１６の入力端が接続される。また、上記
遅延回路２１４の出力端（節点２５６）には上記ナンド
ゲート２６９の他方の入力端が接続され、このナンドゲ
ート２６９の出力端（節点２５９）がナンドゲート２２
４の一つの入力端に接続される。上記ナンドゲート２２
４の他の入力端にはアドレス信号Ａ０（／Ａ０）〜Ａｍ
（／Ａｍ）が入力される。このナンドゲート２２４の出
力端（節点２２６）にはインバータ２２５の入力端が接
続され、このインバータ２２５の出力端にはワード線７
３及びナンドゲート２７１の一方の入力端が接続され
る。上記ナンドゲート２２４とインバータ回路２２５
は、アドレス信号Ａ０（／Ａ０）〜Ａｍ（／Ａｍ）と信
号／ＷＬＣＫをデコードしてワード線７３を駆動するワ
ード線デコーダ回路７６として働く。
１の入力端（節点２００）に入力される。このインバー
タ２６１の出力端（節点２５０）には、ナンドゲート２
６２，２６６の一方の入力端が接続される。上記ナンド
ゲート２６２の他方の入力端には、ナンドゲート２６３
の出力端（節点２６２）が接続され、出力端（節点２５
１）にはこのナンドゲート２６３の一方の入力端及びイ
ンバータ２６４の入力端が接続される。上記インバータ
２６４の出力端（節点２５２）には、ナンドゲート２６
５の一方の入力端及びインバータ２７３の入力端が接続
される。上記ナンドゲート２６５の出力端（節点２８
０）にはナンドゲート２６７の一方の入力端が接続さ
れ、このナンドゲート２６７の出力端（節点２６５）に
は上記ナンドゲート２６６の他方の入力端が接続され
る。ナンドゲート２６６の出力端（節点２５３）には、
ナンドゲート２６７の他方の入力端及びインバータ２６
８の入力端が接続される。このインバータ２６８の出力
端には、遅延回路２１３の入力端及びナンドゲート２６
９の一方の入力端が接続される。上記遅延回路２１３の
出力端（節点２０３）には、遅延回路２１４の入力端及
びインバータ２１６の入力端が接続される。また、上記
遅延回路２１４の出力端（節点２５６）には上記ナンド
ゲート２６９の他方の入力端が接続され、このナンドゲ
ート２６９の出力端（節点２５９）がナンドゲート２２
４の一つの入力端に接続される。上記ナンドゲート２２
４の他の入力端にはアドレス信号Ａ０（／Ａ０）〜Ａｍ
（／Ａｍ）が入力される。このナンドゲート２２４の出
力端（節点２２６）にはインバータ２２５の入力端が接
続され、このインバータ２２５の出力端にはワード線７
３及びナンドゲート２７１の一方の入力端が接続され
る。上記ナンドゲート２２４とインバータ回路２２５
は、アドレス信号Ａ０（／Ａ０）〜Ａｍ（／Ａｍ）と信
号／ＷＬＣＫをデコードしてワード線７３を駆動するワ
ード線デコーダ回路７６として働く。
【００５８】また、上記チップ選択信号／ＣＥは、イン
バータ２７６の入力端（節点２００）に供給される。上
記インバータ２７０の出力端（節点２５７）と上記イン
バータ２７６の出力端（節点２７７）はそれぞれ、ナン
ドゲート２７２の入力端に接続される。このナンドゲー
ト２７２の出力端（節点２７８）は、インバータ２７９
の入力端に接続され、このナンドゲート２７９の出力端
（節点２５９）が遅延回路２１２の入力端及び上記ナン
ドゲート２７１の他方の入力端に接続される。上記遅延
回路２１２の出力端（節点２６０）には、インバータ２
７３，２７４の入力端が接続される。上記インバータ２
７３の出力端は上記ナンドゲート２６５の他方の入力端
に接続され、上記インバータ２７４の出力端は上記ナン
ドゲート２６３の他方の入力端に接続される。
バータ２７６の入力端（節点２００）に供給される。上
記インバータ２７０の出力端（節点２５７）と上記イン
バータ２７６の出力端（節点２７７）はそれぞれ、ナン
ドゲート２７２の入力端に接続される。このナンドゲー
ト２７２の出力端（節点２７８）は、インバータ２７９
の入力端に接続され、このナンドゲート２７９の出力端
（節点２５９）が遅延回路２１２の入力端及び上記ナン
ドゲート２７１の他方の入力端に接続される。上記遅延
回路２１２の出力端（節点２６０）には、インバータ２
７３，２７４の入力端が接続される。上記インバータ２
７３の出力端は上記ナンドゲート２６５の他方の入力端
に接続され、上記インバータ２７４の出力端は上記ナン
ドゲート２６３の他方の入力端に接続される。
【００５９】ＰＭＯＳトランジスタ２１７，２１８，２
１９とＮＭＯＳトランジスタ２２０，２２１，２２３
は、ビット線７２と／ビット線２０７の電位差をセンス
するためのセンスアンプを構成している。ＰＭＯＳトラ
ンジスタ２１８，２１９とＮＭＯＳトランジスタ２２
０，２２１は、フリップフロップ回路を構成している。
このフリップフロップ回路は、ゲートが上記インバータ
２１６の出力端（節点２０６）に接続されたＰＭＯＳト
ランジスタ２１７とゲートが上記遅延回路２１３の出力
端（節点２０３）に接続されたＮＭＯＳトランジスタ２
２３とによって動作が制御される。そして、節点２０６
が“０”レベル、節点２０３が“１”レベルになるとＰ
ＭＯＳトランジスタ２１７とＮＭＯＳトランジスタ２２
３が導通して、上記フリップフロップ回路が活性化し、
ビット線７２と／ビット線２０７の電位差を増幅する。
１９とＮＭＯＳトランジスタ２２０，２２１，２２３
は、ビット線７２と／ビット線２０７の電位差をセンス
するためのセンスアンプを構成している。ＰＭＯＳトラ
ンジスタ２１８，２１９とＮＭＯＳトランジスタ２２
０，２２１は、フリップフロップ回路を構成している。
このフリップフロップ回路は、ゲートが上記インバータ
２１６の出力端（節点２０６）に接続されたＰＭＯＳト
ランジスタ２１７とゲートが上記遅延回路２１３の出力
端（節点２０３）に接続されたＮＭＯＳトランジスタ２
２３とによって動作が制御される。そして、節点２０６
が“０”レベル、節点２０３が“１”レベルになるとＰ
ＭＯＳトランジスタ２１７とＮＭＯＳトランジスタ２２
３が導通して、上記フリップフロップ回路が活性化し、
ビット線７２と／ビット線２０７の電位差を増幅する。
【００６０】更に、上記ナンドゲート２７１の出力端
（節点２６０）の出力端はインバータ２７５の入力端に
接続され、このインバータ２７５の出力端がプレート線
７５に接続される。メモリセルの選択トランジスタ６３
のドレインはビット線７２に接続され、ゲートはワード
線７３に接続される。この選択トランジスタ６３のソー
ス（節点６８）とプレート線７５との間には強誘電体キ
ャパシタ６１が接続されている。
（節点２６０）の出力端はインバータ２７５の入力端に
接続され、このインバータ２７５の出力端がプレート線
７５に接続される。メモリセルの選択トランジスタ６３
のドレインはビット線７２に接続され、ゲートはワード
線７３に接続される。この選択トランジスタ６３のソー
ス（節点６８）とプレート線７５との間には強誘電体キ
ャパシタ６１が接続されている。
【００６１】次に、上記のような構成において図５のタ
イミングチャートにより動作を説明する。チップ選択信
号／ＣＥが非選択状態で“１”レベルのときには、イン
バータ２６１により節点２５０が“０”レベルになるの
で、節点２５１と２５３は“１”レベルになる。また、
インバータ２６４と２６８により、節点２５２と２５４
はともに“０”レベルになる。このとき、節点２０３も
“０”レベルになるが、節点２５６は遅延回路２１４
（遅延時間Ｔ３）が入力信号の反転信号を出力するので
“１”レベルになる。節点２０６はインバータ２１６に
より“１”レベルになるので、ＰＭＯＳトランジスタ２
１７とＮＭＯＳトランジスタ２２３が非導通となってセ
ンスアンプは非活性状態である。ナンドゲート２６９に
より節点２５９（信号／ＷＬＣＫ）には“１”レベルが
出力される。
イミングチャートにより動作を説明する。チップ選択信
号／ＣＥが非選択状態で“１”レベルのときには、イン
バータ２６１により節点２５０が“０”レベルになるの
で、節点２５１と２５３は“１”レベルになる。また、
インバータ２６４と２６８により、節点２５２と２５４
はともに“０”レベルになる。このとき、節点２０３も
“０”レベルになるが、節点２５６は遅延回路２１４
（遅延時間Ｔ３）が入力信号の反転信号を出力するので
“１”レベルになる。節点２０６はインバータ２１６に
より“１”レベルになるので、ＰＭＯＳトランジスタ２
１７とＮＭＯＳトランジスタ２２３が非導通となってセ
ンスアンプは非活性状態である。ナンドゲート２６９に
より節点２５９（信号／ＷＬＣＫ）には“１”レベルが
出力される。
【００６２】また、チップ選択信号／ＣＥが“１”レベ
ルのときには、上記インバータ２７６により節点２７７
は“０”レベルになるので、ナンドゲート２７２とイン
バータ２７９により、節点２５９（プレートクロック）
は“０”レベルになる。全てのアドレス信号Ａ０（／Ａ
０）〜Ａｍ（／Ａｍ）は“０”レベルであるので、全て
のワード線７３も“０”レベル、ナンドゲート２７１と
インバータ２７５とによって全てのプレート線７５も
“０”レベルになる。節点２６０は、遅延回路２１２
（遅延時間Ｔ１）により“０”レベルで、インバータ２
７４と２７３の出力はともに“１”レベルになる。これ
によって、節点２８０はナンドゲート２６５により
“１”レベルになる。
ルのときには、上記インバータ２７６により節点２７７
は“０”レベルになるので、ナンドゲート２７２とイン
バータ２７９により、節点２５９（プレートクロック）
は“０”レベルになる。全てのアドレス信号Ａ０（／Ａ
０）〜Ａｍ（／Ａｍ）は“０”レベルであるので、全て
のワード線７３も“０”レベル、ナンドゲート２７１と
インバータ２７５とによって全てのプレート線７５も
“０”レベルになる。節点２６０は、遅延回路２１２
（遅延時間Ｔ１）により“０”レベルで、インバータ２
７４と２７３の出力はともに“１”レベルになる。これ
によって、節点２８０はナンドゲート２６５により
“１”レベルになる。
【００６３】一方、チップ選択信号／ＣＥが選択状態の
“０”レベルになると、節点２５０は“１”レベルにな
るが、節点２５１はナンドゲート２６２と２６３とで構
成されるフリップフロップ回路により“１”レベルの状
態を記憶したままである。従って、節点２５７も“１”
レベルのままである。上記チップ選択信号／ＣＥの
“０”レベルによって、節点２７７は“０”レベルから
“１”レベルに反転するので、節点２５９（プレートク
ロック）は“１”レベルになる。アドレス信号Ａ０（／
Ａ０）〜Ａｍ（／Ａｍ）はナンドゲート２２４に入力さ
れているので、選択されたワード線７３はほぼ同時に
“１”レベルに立ち上がる。従って、ナンドゲート２７
１とインバータ２７５とにより、上記選択されたワード
線７３に対応するプレート線７５も選択される。遅延回
路２１２（遅延時間Ｔ１）はプレート線７５のＲＣ遅延
に対応する遅延素子で、プレート線７５のプレート線デ
コーダ回路（ナンドゲート２７１とインバータ２７５）
から一番遅いところが“１”レベルになる頃に節点２６
０も“１”レベルになる。これによって、インバータ２
７４と２７３からともに“０”レベルが出力される。節
点２５０は“１”レベルであるので、ナンドゲート２６
３の出力は“１”レベルに、節点２５１は“０”レベル
に変わる。よって、インバータ２６４と２７０とにより
節点２５７は“０”レベルに変わる。この結果、ナンド
ゲート２７２とインバータ２７９とにより、節点２５９
（プレートクロック）は“０”レベルに変わる。更に、
ナンドゲート２７１とインバータ２７５によりプレート
線は“０”レベルに変わる。遅延回路２１２はプレート
線７５のＲＣ遅延に対応した遅延時間Ｔ１の遅延素子で
あり、プレート線７５のプレート線デコーダ回路から一
番遅いところが“０”レベルになる頃に節点２６０も
“０”レベルになる。これによって、インバータ２７３
の出力が“１”レベルになり、インバータ２７４の出力
も“１”レベルなので、ナンドゲート２６５により節点
２８０は“０”レベルとなる。節点２５０は“１”レベ
ルで、節点２８０は“０”レベルなので、ナンドゲート
２６６により節点２５３は“０”レベル、インバータ２
６８により節点２５４は“１”レベルになる。節点２５
６は、遅延回路２１３（遅延時間Ｔ２）と２１４（遅延
時間Ｔ３）によって、依然として“１”レベルを維持す
るので、節点２５９（信号／ＷＬＣＫ）は“０”レベル
に変わる。これにより選択されていたワード線７３も非
選択になる。この時、ナンドゲート２７１とインバータ
２７５によりプレート線７５は“０”レベルのままであ
る。遅延回路２１３はワード線７３の遅延に対応した遅
延時間Ｔ２を有する遅延素子で、ワード線７３のワード
線デコーダ回路から一番遅いところが“０”レベルにな
る頃に節点２０３は“１”レベルになる。これによりセ
ンスアンプが活性化され、ビット線７２と／ビット線２
０７の電位差がセンスされる。遅延回路２１４（遅延時
間Ｔ３）はセンスアンプがセンス動作を行うのに必要な
時間を確保するための遅延素子で、センス動作が終了し
た時点で節点２５６が“０”レベルになり、節点２５９
（信号／ＷＬＣＫ）が“１”レベルに戻る。従って、ワ
ード線７３も非選択状態が解除され、“１”レベルに戻
る。但し、この時、図５の破線で示すようにダミーワー
ド線は必ずしも再び選択する必要はない。また、プレー
ト線は実線で示すように“０”レベルでも良いし、破線
で示すように“１”レベルでも良い。このようにして図
５のタイミングチャートに示したような動作が実現す
る。
“０”レベルになると、節点２５０は“１”レベルにな
るが、節点２５１はナンドゲート２６２と２６３とで構
成されるフリップフロップ回路により“１”レベルの状
態を記憶したままである。従って、節点２５７も“１”
レベルのままである。上記チップ選択信号／ＣＥの
“０”レベルによって、節点２７７は“０”レベルから
“１”レベルに反転するので、節点２５９（プレートク
ロック）は“１”レベルになる。アドレス信号Ａ０（／
Ａ０）〜Ａｍ（／Ａｍ）はナンドゲート２２４に入力さ
れているので、選択されたワード線７３はほぼ同時に
“１”レベルに立ち上がる。従って、ナンドゲート２７
１とインバータ２７５とにより、上記選択されたワード
線７３に対応するプレート線７５も選択される。遅延回
路２１２（遅延時間Ｔ１）はプレート線７５のＲＣ遅延
に対応する遅延素子で、プレート線７５のプレート線デ
コーダ回路（ナンドゲート２７１とインバータ２７５）
から一番遅いところが“１”レベルになる頃に節点２６
０も“１”レベルになる。これによって、インバータ２
７４と２７３からともに“０”レベルが出力される。節
点２５０は“１”レベルであるので、ナンドゲート２６
３の出力は“１”レベルに、節点２５１は“０”レベル
に変わる。よって、インバータ２６４と２７０とにより
節点２５７は“０”レベルに変わる。この結果、ナンド
ゲート２７２とインバータ２７９とにより、節点２５９
（プレートクロック）は“０”レベルに変わる。更に、
ナンドゲート２７１とインバータ２７５によりプレート
線は“０”レベルに変わる。遅延回路２１２はプレート
線７５のＲＣ遅延に対応した遅延時間Ｔ１の遅延素子で
あり、プレート線７５のプレート線デコーダ回路から一
番遅いところが“０”レベルになる頃に節点２６０も
“０”レベルになる。これによって、インバータ２７３
の出力が“１”レベルになり、インバータ２７４の出力
も“１”レベルなので、ナンドゲート２６５により節点
２８０は“０”レベルとなる。節点２５０は“１”レベ
ルで、節点２８０は“０”レベルなので、ナンドゲート
２６６により節点２５３は“０”レベル、インバータ２
６８により節点２５４は“１”レベルになる。節点２５
６は、遅延回路２１３（遅延時間Ｔ２）と２１４（遅延
時間Ｔ３）によって、依然として“１”レベルを維持す
るので、節点２５９（信号／ＷＬＣＫ）は“０”レベル
に変わる。これにより選択されていたワード線７３も非
選択になる。この時、ナンドゲート２７１とインバータ
２７５によりプレート線７５は“０”レベルのままであ
る。遅延回路２１３はワード線７３の遅延に対応した遅
延時間Ｔ２を有する遅延素子で、ワード線７３のワード
線デコーダ回路から一番遅いところが“０”レベルにな
る頃に節点２０３は“１”レベルになる。これによりセ
ンスアンプが活性化され、ビット線７２と／ビット線２
０７の電位差がセンスされる。遅延回路２１４（遅延時
間Ｔ３）はセンスアンプがセンス動作を行うのに必要な
時間を確保するための遅延素子で、センス動作が終了し
た時点で節点２５６が“０”レベルになり、節点２５９
（信号／ＷＬＣＫ）が“１”レベルに戻る。従って、ワ
ード線７３も非選択状態が解除され、“１”レベルに戻
る。但し、この時、図５の破線で示すようにダミーワー
ド線は必ずしも再び選択する必要はない。また、プレー
ト線は実線で示すように“０”レベルでも良いし、破線
で示すように“１”レベルでも良い。このようにして図
５のタイミングチャートに示したような動作が実現す
る。
【００６４】この第２の実施の形態では、選択したワー
ド線と選択したダミーワード線の両方を一旦非選択にし
た状態でセンスアンプを活性化してセンスするようにし
ている。これによって、前述した第１の実施の形態と同
様に、ビット線対の静電容量のアンバランスに起因する
誤動作を回避できる。
ド線と選択したダミーワード線の両方を一旦非選択にし
た状態でセンスアンプを活性化してセンスするようにし
ている。これによって、前述した第１の実施の形態と同
様に、ビット線対の静電容量のアンバランスに起因する
誤動作を回避できる。
【００６５】［第３の実施の形態］上述した強誘電体メ
モリに対する考え方はＤＲＡＭにも容易に適用できる。
図６は、ＤＲＡＭの基本的な回路構成を抽出して示して
いる。図６において、８０，８１はメモリセルのキャパ
シタ、８２，８３はダミーセルのキャパシタ、８４，８
５はメモリセルの選択トランジスタ、８６，８７はダミ
ーセルの選択トランジスタ、８８はセンスおよび再書き
込み用アンプ（センスアンプ）、８９はワード線ｉ、９
０はワード線（ｉ＋１）、９１はダミーワード線ａ、９
２はダミーワード線ｂ、３はプレート線、９７，９８は
ビット線と／ビット線である。この第３の実施の形態で
は、ビット線９７と／ビット線９８の抵抗成分を問題と
しているので、これらを抵抗の記号で表している。ま
た、３００，３０１はカラムを選択するトランジスタ、
３０２はカラム選択線、３０３，３０４は共通読み出し
データ線と／データ線である。
モリに対する考え方はＤＲＡＭにも容易に適用できる。
図６は、ＤＲＡＭの基本的な回路構成を抽出して示して
いる。図６において、８０，８１はメモリセルのキャパ
シタ、８２，８３はダミーセルのキャパシタ、８４，８
５はメモリセルの選択トランジスタ、８６，８７はダミ
ーセルの選択トランジスタ、８８はセンスおよび再書き
込み用アンプ（センスアンプ）、８９はワード線ｉ、９
０はワード線（ｉ＋１）、９１はダミーワード線ａ、９
２はダミーワード線ｂ、３はプレート線、９７，９８は
ビット線と／ビット線である。この第３の実施の形態で
は、ビット線９７と／ビット線９８の抵抗成分を問題と
しているので、これらを抵抗の記号で表している。ま
た、３００，３０１はカラムを選択するトランジスタ、
３０２はカラム選択線、３０３，３０４は共通読み出し
データ線と／データ線である。
【００６６】ここで、プレート線３は強誘電体メモリと
は異なり、全てのメモリセルと全てのダミーセルに共通
で、０．５Ｖｃｃの一定電位に設定されているものとす
る。また、ビット線９７及び／ビット線９８とダミーセ
ルの節点１０１及び節点１０２も０．５Ｖｃｃにプリチ
ャージされているものとする。そして、ワード線８９と
ダミーワード線９１を選択する場合を例に取って説明す
る。
は異なり、全てのメモリセルと全てのダミーセルに共通
で、０．５Ｖｃｃの一定電位に設定されているものとす
る。また、ビット線９７及び／ビット線９８とダミーセ
ルの節点１０１及び節点１０２も０．５Ｖｃｃにプリチ
ャージされているものとする。そして、ワード線８９と
ダミーワード線９１を選択する場合を例に取って説明す
る。
【００６７】ＤＲＡＭでは、セル面積を最小化するため
に、ビット線をアルミニウムに比べて抵抗の高い材料
（例えばタングステンやポリシリコン）で配線すること
が多い。ここで、ｉ＝０番目のメモリセルがセンスアン
プ８８の近くで、ダミーセルから遠い位置に配置されて
いたとする。すなわち、センスアンプ８８から見てキャ
パシタ８０は近くに、ダミーキャパシタ８２は遠くに配
置されている。センスアンプ８８とキャパシタ間の配線
抵抗の大きさを考えると、キャパシタ８０はキャパシタ
８２よりもより駆動しやすい。ここで節点９９に高レベ
ルが記憶されていたとする。ワード線８９を立ち上げる
と、ビット線９７の電位は／ビット線９８側より高くな
る。通常、ＤＲＡＭのセンスアンプ８８はフリップフロ
ップ回路で構成され、ＮＭＯＳトランジスタ側から駆動
する。従って、駆動しやすいキャパシタ８０はキャパシ
タ８２よりも早めに低レベルに動き、誤動作する可能性
がある。
に、ビット線をアルミニウムに比べて抵抗の高い材料
（例えばタングステンやポリシリコン）で配線すること
が多い。ここで、ｉ＝０番目のメモリセルがセンスアン
プ８８の近くで、ダミーセルから遠い位置に配置されて
いたとする。すなわち、センスアンプ８８から見てキャ
パシタ８０は近くに、ダミーキャパシタ８２は遠くに配
置されている。センスアンプ８８とキャパシタ間の配線
抵抗の大きさを考えると、キャパシタ８０はキャパシタ
８２よりもより駆動しやすい。ここで節点９９に高レベ
ルが記憶されていたとする。ワード線８９を立ち上げる
と、ビット線９７の電位は／ビット線９８側より高くな
る。通常、ＤＲＡＭのセンスアンプ８８はフリップフロ
ップ回路で構成され、ＮＭＯＳトランジスタ側から駆動
する。従って、駆動しやすいキャパシタ８０はキャパシ
タ８２よりも早めに低レベルに動き、誤動作する可能性
がある。
【００６８】そこで、ＤＲＡＭの場合も強誘電体メモリ
の場合と同様に、ビット線９７と／ビット線９８のＲＣ
遅延を等しくする、換言すればビット線の寄生容量を等
しくすれば良い。すなわち、例えばセンス動作を行う前
にワード線８９とダミーワード線９１を一旦非選択状態
としてからセンスし、再びワード線８９を選択すれば良
いことが容易に分かる。ワード線８９とダミーワード線
８６を一旦非選択状態にすることによって、メモリセル
とダミーセルから読み出した電荷をビット線９７と／ビ
ット線９８に閉じこめることができ、静電容量のアンバ
ランスがセンス動作に影響を与えないようにできる。こ
れによって、ビット線対の静電容量のアンバランスに起
因する誤動作を回避できる。
の場合と同様に、ビット線９７と／ビット線９８のＲＣ
遅延を等しくする、換言すればビット線の寄生容量を等
しくすれば良い。すなわち、例えばセンス動作を行う前
にワード線８９とダミーワード線９１を一旦非選択状態
としてからセンスし、再びワード線８９を選択すれば良
いことが容易に分かる。ワード線８９とダミーワード線
８６を一旦非選択状態にすることによって、メモリセル
とダミーセルから読み出した電荷をビット線９７と／ビ
ット線９８に閉じこめることができ、静電容量のアンバ
ランスがセンス動作に影響を与えないようにできる。こ
れによって、ビット線対の静電容量のアンバランスに起
因する誤動作を回避できる。
【００６９】［実施の形態４］強誘電体メモリにおいて
もＤＲＡＭのようにプレート電位を０．５Ｖｃｃに固定
して書き込みと読み出しをすることが可能である。この
ような場合でもやはりセンスアンプの動作中にビット線
と／ビット線の静電容量にアンバランスがあると誤動作
する可能性がある。従って、プレート電位を固定する場
合でも上述した対策が有効である。
もＤＲＡＭのようにプレート電位を０．５Ｖｃｃに固定
して書き込みと読み出しをすることが可能である。この
ような場合でもやはりセンスアンプの動作中にビット線
と／ビット線の静電容量にアンバランスがあると誤動作
する可能性がある。従って、プレート電位を固定する場
合でも上述した対策が有効である。
【００７０】次に、強誘電体メモリを例にして実際の測
定値を用いて本発明による効果を具体的に説明する。但
し、この場合、電源電圧は３（Ｖ）ではなく５（Ｖ）と
仮定する。
定値を用いて本発明による効果を具体的に説明する。但
し、この場合、電源電圧は３（Ｖ）ではなく５（Ｖ）と
仮定する。
【００７１】良く知られているように、強誘電体薄膜を
分極した状態で高温でベークすると、そのヒステリシス
特性が歪み、強誘電体メモリが劣化する。図７及び図８
はそれぞれ、一定の分極状態で１５０℃の高温で１００
０時間ベークしたときのヒステリシス特性を示してい
る。ここでは、図面の複雑化を防ぐために単位は省略し
ている。横軸は電圧を表し、１目盛りは１（Ｖ）に相当
する。縦軸は分極を表し、１目盛りは１０（μＣ／ｃｍ
2 ）に相当する。通常のように、水平軸の右方向と垂直
軸の上方向を正の方向と考えれば、下向き（ビット線側
からプレート線側）の分極の状態で１５０℃の高温で１
０００時間ベークしたときのヒステリシス特性を表す。
また、水平軸の左方向と垂直軸の下方向を正の方向と考
えれば、上向き（プレート線側からビット線側）の分極
の状態で１５０℃の高温で１０００時間ベークしたとき
のヒステリシス特性を表す。
分極した状態で高温でベークすると、そのヒステリシス
特性が歪み、強誘電体メモリが劣化する。図７及び図８
はそれぞれ、一定の分極状態で１５０℃の高温で１００
０時間ベークしたときのヒステリシス特性を示してい
る。ここでは、図面の複雑化を防ぐために単位は省略し
ている。横軸は電圧を表し、１目盛りは１（Ｖ）に相当
する。縦軸は分極を表し、１目盛りは１０（μＣ／ｃｍ
2 ）に相当する。通常のように、水平軸の右方向と垂直
軸の上方向を正の方向と考えれば、下向き（ビット線側
からプレート線側）の分極の状態で１５０℃の高温で１
０００時間ベークしたときのヒステリシス特性を表す。
また、水平軸の左方向と垂直軸の下方向を正の方向と考
えれば、上向き（プレート線側からビット線側）の分極
の状態で１５０℃の高温で１０００時間ベークしたとき
のヒステリシス特性を表す。
【００７２】図７は、ベークしたときと同じ分極を読み
出す場合のセルの動作点を示している。ＤＰＰはプレー
トパルス中センス方式（Ｄｕｒｉｎｇ Ｐｌａｔｅ Ｐ
ｕｌｓｅ Ｓｅｎｓｉｎｇ）を、ＡＰＰはプレートパル
ス後センス方式（ＡｆｔｅｒＰｌａｔｅ Ｐｕｌｓｅ
Ｓｅｎｓｉｎｇ）をそれぞれ表している。動作点の求め
方は、図１２と図１６に従って求めれば良い。ここで、
強誘電体キャパシタの面積Ａ＝５．２６（μｍ2 ）、ビ
ット線の浮遊容量ＣB ＝１．５（ｐＦ）と仮定した。
出す場合のセルの動作点を示している。ＤＰＰはプレー
トパルス中センス方式（Ｄｕｒｉｎｇ Ｐｌａｔｅ Ｐ
ｕｌｓｅ Ｓｅｎｓｉｎｇ）を、ＡＰＰはプレートパル
ス後センス方式（ＡｆｔｅｒＰｌａｔｅ Ｐｕｌｓｅ
Ｓｅｎｓｉｎｇ）をそれぞれ表している。動作点の求め
方は、図１２と図１６に従って求めれば良い。ここで、
強誘電体キャパシタの面積Ａ＝５．２６（μｍ2 ）、ビ
ット線の浮遊容量ＣB ＝１．５（ｐＦ）と仮定した。
【００７３】図８は、ベークしたときと反対の分極を読
み出す場合のセルの動作点を示す。この読み出し方は通
常インプリント読み出しと呼ばれる。図１２と図１６に
従えば、図７と同様に動作点は容易に求められる。
み出す場合のセルの動作点を示す。この読み出し方は通
常インプリント読み出しと呼ばれる。図１２と図１６に
従えば、図７と同様に動作点は容易に求められる。
【００７４】動作点が求められたので、セル自身の持つ
静電容量のアンバランスについて考える。プレートパル
ス後センス方式の方が静電容量のアンバランスが顕著な
ので、この方式に限って考察する。ダミーセルの静電容
量は、両者の中間に設定したとする。プレートパルス後
センス方式では、図からも分かるようにビット線電位が
低くＮＭＯＳトランジスタのしきい値電圧よりも通常低
い。そのため、ビット線のセンスはＰＭＯＳトランジス
タがオンしてビット線と／ビット線が共に上昇するとこ
ろでセンスする。図７から、ベークしたときと同じ分極
を読み出す場合は、高レベル（ＶBH）側の方が低レベル
（ＶBL）側よりも明らかにセルの静電容量が大きい。従
って、静電容量の少ないダミーセル側のビット線が上昇
し、誤動作する可能性が出てくる。逆に図８から、ベー
クしたときと反対の分極を読み出す場合は、高レベル
（ＶBH）側の方が低レベル（ＶBL）側より明らかにセル
の静電容量が小さい。この時は、高レベル側と低レベル
側共に読み出しは有利になる。極端な場合は、高レベル
側と低レベル側が逆転しても読み出せる可能性さえ出て
くる。
静電容量のアンバランスについて考える。プレートパル
ス後センス方式の方が静電容量のアンバランスが顕著な
ので、この方式に限って考察する。ダミーセルの静電容
量は、両者の中間に設定したとする。プレートパルス後
センス方式では、図からも分かるようにビット線電位が
低くＮＭＯＳトランジスタのしきい値電圧よりも通常低
い。そのため、ビット線のセンスはＰＭＯＳトランジス
タがオンしてビット線と／ビット線が共に上昇するとこ
ろでセンスする。図７から、ベークしたときと同じ分極
を読み出す場合は、高レベル（ＶBH）側の方が低レベル
（ＶBL）側よりも明らかにセルの静電容量が大きい。従
って、静電容量の少ないダミーセル側のビット線が上昇
し、誤動作する可能性が出てくる。逆に図８から、ベー
クしたときと反対の分極を読み出す場合は、高レベル
（ＶBH）側の方が低レベル（ＶBL）側より明らかにセル
の静電容量が小さい。この時は、高レベル側と低レベル
側共に読み出しは有利になる。極端な場合は、高レベル
側と低レベル側が逆転しても読み出せる可能性さえ出て
くる。
【００７５】以上のように、従来技術では、ベークした
状態と同じ分極を読み出す場合に極めて不利になり、信
頼性が極端に低下していた。しかし、本発明によれば、
上述したような問題が払拭されるので、これまでと比べ
てはるかに信頼性の高い強誘電体デバイスを実現するこ
とが可能になる。
状態と同じ分極を読み出す場合に極めて不利になり、信
頼性が極端に低下していた。しかし、本発明によれば、
上述したような問題が払拭されるので、これまでと比べ
てはるかに信頼性の高い強誘電体デバイスを実現するこ
とが可能になる。
【００７６】
【発明の効果】以上説明したように、この発明によれ
ば、ビット線の静電容量のアンバランスに起因する誤動
作を回避できる半導体記憶装置及びそのデータ読み出し
方法が得られる。
ば、ビット線の静電容量のアンバランスに起因する誤動
作を回避できる半導体記憶装置及びそのデータ読み出し
方法が得られる。
【図１】本発明の第１の実施の形態に係る半導体記憶装
置について説明するためのもので、プレートパルス中セ
ンス方式の強誘電体メモリにおいて、チップが選択さ
れ、センスアンプがセンスを終了するまでの動作に関係
する部分に着目して示す図。
置について説明するためのもので、プレートパルス中セ
ンス方式の強誘電体メモリにおいて、チップが選択さ
れ、センスアンプがセンスを終了するまでの動作に関係
する部分に着目して示す図。
【図２】図１に示した回路におけるプレート線デコーダ
回路の構成例を示す図。
回路の構成例を示す図。
【図３】図１に示した回路の動作について説明するため
のもので、プレートパルス中センス方式のタイミングチ
ャート。
のもので、プレートパルス中センス方式のタイミングチ
ャート。
【図４】本発明の第２の実施の形態に係る半導体記憶装
置について説明するためのもので、プレートパルス後セ
ンス方式の強誘電体メモリにおいて、チップが選択さ
れ、センスアンプがセンスを終了するまでの動作に関係
する部分に着目して示す図。
置について説明するためのもので、プレートパルス後セ
ンス方式の強誘電体メモリにおいて、チップが選択さ
れ、センスアンプがセンスを終了するまでの動作に関係
する部分に着目して示す図。
【図５】図４に示した回路の動作について説明するため
のもので、プレートパルス後センス方式のタイミングチ
ャート。
のもので、プレートパルス後センス方式のタイミングチ
ャート。
【図６】本発明の第３の実施の形態に係る半導体記憶装
置について説明するためのもので、ＤＲＡＭにおける基
本的な回路構成を抽出して示す図。
置について説明するためのもので、ＤＲＡＭにおける基
本的な回路構成を抽出して示す図。
【図７】一定の分極状態で１５０℃の高温で１０００時
間ベークしたときのヒステリシス特性について説明する
ためのもので、ベークしたときと同じ分極を読み出す場
合のセルの動作点を示す図。
間ベークしたときのヒステリシス特性について説明する
ためのもので、ベークしたときと同じ分極を読み出す場
合のセルの動作点を示す図。
【図８】一定の分極状態で１５０℃の高温で１０００時
間ベークしたときのヒステリシス特性について説明する
ためのもので、ベークしたときと反対の分極を読み出す
場合のセルの動作点を示す図。
間ベークしたときのヒステリシス特性について説明する
ためのもので、ベークしたときと反対の分極を読み出す
場合のセルの動作点を示す図。
【図９】従来の半導体記憶装置について説明するための
もので、強誘電体メモリの基本回路構成を示す図。
もので、強誘電体メモリの基本回路構成を示す図。
【図１０】図９に示した回路の動作を説明するためのも
ので、プレートパルス中センス方式のタイミングチャー
ト。
ので、プレートパルス中センス方式のタイミングチャー
ト。
【図１１】プレートパルス中センス方式の場合のビット
線電位、ビット線の浮遊容量、及び強誘電体キャパシタ
の電荷の変化について説明するための図。
線電位、ビット線の浮遊容量、及び強誘電体キャパシタ
の電荷の変化について説明するための図。
【図１２】プレート中パルス方式のビット線電位の解法
について説明するための図。
について説明するための図。
【図１３】従来のセンスアンプを示す回路図。
【図１４】プレートパルス後センス方式のタイミングチ
ャート。
ャート。
【図１５】プレートパルス中センス方式とプレートパル
ス後センス方式のビット線電位、ビット線の浮遊容量、
及び強誘電体キャパシタの電荷の変化について説明する
ための図。
ス後センス方式のビット線電位、ビット線の浮遊容量、
及び強誘電体キャパシタの電荷の変化について説明する
ための図。
【図１６】プレートパルス後センス方式のビット線電位
の解法について説明するための図。
の解法について説明するための図。
６１…強誘電体キャパシタ、６３…選択トランジスタ、
７２…ビット線、７３…ワード線、７５…プレート線、
２０７…／ビット線、２１０…プレート線デコーダ回
路、２１１，２１６，２２５…インバータ、２１２，２
１３，２１４…遅延回路、２１５，２２４…ナンドゲー
ト、２１７，２１８，２１９…ＰＭＯＳトランジスタ、
２２０，２２１，２２３…ＮＭＯＳトランジスタ。
７２…ビット線、７３…ワード線、７５…プレート線、
２０７…／ビット線、２１０…プレート線デコーダ回
路、２１１，２１６，２２５…インバータ、２１２，２
１３，２１４…遅延回路、２１５，２２４…ナンドゲー
ト、２１７，２１８，２１９…ＰＭＯＳトランジスタ、
２２０，２２１，２２３…ＮＭＯＳトランジスタ。
Claims (14)
- 【請求項１】 データ記憶用のキャパシタとこのキャパ
シタを選択するためのトランジスタとを有するメモリセ
ルと、 上記メモリセル中のトランジスタを駆動するワード線
と、 上記メモリセルにおけるキャパシタが上記トランジスタ
を介して接続される第１のビット線と、 この第１のビット線と差動対をなす第２のビット線と、 上記第１，第２のビット線間の電位差を増幅するセンス
アンプとを具備し、 上記センスアンプの動作前に、上記メモリセルの記憶デ
ータを上記第１のビット線に読み出すとともに、比較電
位を上記第２のビット線に与え、上記センスアンプの動
作中に上記第１のビット線と上記第２のビット線にそれ
ぞれ付随する寄生容量を実質的に等しくしてセンスする
ことを特徴とする半導体記憶装置。 - 【請求項２】 前記センスアンプでセンス動作を行う前
に、選択した前記ワード線を一旦非選択状態にし、その
後、前記センスアンプをセンス動作させることにより、
前記第１のビット線と前記第２のビット線にそれぞれ付
随する寄生容量を実質的に等しくすることを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項３】 データ記憶用のキャパシタとこのキャパ
シタを選択するためのトランジスタとを有するメモリセ
ルと、 上記メモリセル中のトランジスタを駆動するワード線
と、 上記メモリセルにおけるキャパシタが上記トランジスタ
を介して接続される第１のビット線と、 この第１のビット線と差動対をなす第２のビット線と、 上記第１，第２のビット線間の電位差を増幅するセンス
アンプとを具備し、 上記メモリセルの記憶データを上記第１のビット線に読
み出すとともに、比較電位を上記第２のビット線に与え
た後、上記センスアンプでセンス動作を行う前に、選択
した上記ワード線を一旦非選択状態にし、その後、上記
センスアンプをセンス動作させることを特徴とする半導
体記憶装置。 - 【請求項４】 データ記憶用のキャパシタとこのキャパ
シタを選択するための第１のトランジスタとを有するメ
モリセルと、 比較電位生成用のダミーキャパシタとこのダミーキャパ
シタを選択するための第２のトランジスタとを有するダ
ミーセルと、 上記メモリセル中の第１のトランジスタを駆動するワー
ド線と、 上記ダミーセル中の第２のトランジスタを駆動するダミ
ーワード線と、 上記メモリセルにおけるキャパシタが上記第１のトラン
ジスタを介して接続される第１のビット線と、 この第１のビット線と差動対をなし、上記ダミーセルに
おけるダミーキャパシタが上記第２のトランジスタを介
して接続される第２のビット線と、 上記第１，第２のビット線間の電位差を増幅するセンス
アンプとを具備し、 上記センスアンプの動作前に、上記メモリセルの記憶デ
ータを上記第１のビット線に読み出すとともに、上記ダ
ミーセルで生成した比較電位を上記第２のビット線に出
力し、上記センスアンプの動作中に上記第１のビット線
と上記第２のビット線にそれぞれ付随する寄生容量を実
質的に等しくしてセンスすることを特徴とする半導体記
憶装置。 - 【請求項５】 データ記憶用のキャパシタとこのキャパ
シタを選択するための第１のトランジスタとを有するメ
モリセルと、 比較電位生成用のダミーキャパシタとこのダミーキャパ
シタを選択するための第２のトランジスタとを有するダ
ミーセルと、 上記メモリセル中の第１のトランジスタを駆動するワー
ド線と、 上記ダミーセル中の第２のトランジスタを駆動するダミ
ーワード線と、 上記メモリセルにおけるキャパシタが上記第１のトラン
ジスタを介して接続される第１のビット線と、 この第１のビット線と差動対をなし、上記ダミーセルに
おけるダミーキャパシタが上記第２のトランジスタを介
して接続される第２のビット線と、 上記第１，第２のビット線間の電位差を増幅するセンス
アンプとを具備し、 上記メモリセルの記憶データを上記第１のビット線に読
み出すとともに、上記ダミーセルで生成した比較電位を
上記第２のビット線に出力した後、上記センスアンプで
センス動作を行う前に、選択した上記ワード線と選択し
た上記ダミーワード線を一旦非選択状態にし、その後、
上記センスアンプをセンス動作させることを特徴とする
半導体記憶装置。 - 【請求項６】 前記メモリセル中のキャパシタが接続さ
れるプレート線を更に具備し、前記ワード線と上記プレ
ート線を選択した後に、前記ワード線を非選択状態にし
て前記メモリセル中のキャパシタを前記第１のビット線
から切り離した状態で前記センスアンプを動作させるこ
とを特徴とする請求項１、３、４または５いずれか１つ
の項に記載の半導体記憶装置。 - 【請求項７】 選択した前記ワード線を非選択状態にし
て前記メモリセル中のキャパシタを前記第１のビット線
から切り離した状態で前記センスアンプを動作させた
後、前記第１のビット線と前記第２のビット線の間の電
位差が増幅された時点で、再び前記ワード線を選択状態
にし、読み出した内容を再書き込みすることを特徴とす
る請求項６に記載の半導体記憶装置。 - 【請求項８】 前記メモリセル中のキャパシタが接続さ
れるプレート線と、前記ダミーセル中のダミーキャパシ
タが接続されるダミープレート線を更に具備し、前記ワ
ード線及び前記ダミーワード線と前記プレート線及び前
記ダミープレート線を選択した後に、選択した前記ワー
ド線及び選択した前記ダミーワード線をそれぞれ非選択
状態にして、前記メモリセル中のキャパシタを前記第１
のビット線から切り離し、且つ前記ダミーセル中のダミ
ーキャパシタを前記第２のビット線から切り離した状態
で前記センスアンプを動作させることを特徴とする請求
項４または５に記載の半導体記憶装置。 - 【請求項９】 選択した前記ワード線及び選択した前記
ダミーワード線をそれぞれ非選択状態にして、前記メモ
リセル中のキャパシタを前記第１のビット線から切り離
し、且つ前記ダミーセル中のダミーキャパシタを前記第
２のビット線から切り離した状態で前記センスアンプを
動作させた後、前記第１のビット線と前記第２のビット
線の間の電位差が増幅された時点で、前記ワード線を再
び選択状態にし、読み出した内容を再書き込みすること
を特徴とする請求項８に記載の半導体記憶装置。 - 【請求項１０】 前記メモリセルの記憶データを前記第
１のビット線に読み出した後、選択した前記プレート線
を非選択状態にしたうえで前記ワード線を非選択状態に
してセンス動作を行うことを特徴とする請求項１、５な
いし９いずれか１つの項に記載の半導体記憶装置。 - 【請求項１１】 前記データ記憶用のキャパシタは、強
誘電体キャパシタであることを特徴とする請求項１ない
し１０いずれか１つの項に記載の半導体記憶装置。 - 【請求項１２】 データ記憶用のキャパシタとこのキャ
パシタを選択するためのトランジスタとを有するメモリ
セルと、上記メモリセル中のトランジスタを駆動するワ
ード線と、上記メモリセルにおけるキャパシタが上記ト
ランジスタを介して接続される第１のビット線と、この
第１のビット線と差動対をなす第２のビット線と、上記
第１，第２のビット線間の電位差を増幅するセンスアン
プとを備えた半導体記憶装置において、 上記メモリセルの記憶データを上記第１のビット線に読
み出し、且つ比較電位を上記第２のビット線に与える第
１のステップと、 第１のステップの後、上記第１のビット線と上記第２の
ビット線の寄生容量を実質的に等しくする第２のステッ
プと、 第２のステップの後、上記センスアンプを動作させて上
記第１のビット線と上記第２のビット線の間の電位差を
増幅する第３のステップとを具備することを特徴とする
半導体記憶装置のデータ読み出し方法。 - 【請求項１３】 データ記憶用のキャパシタとこのキャ
パシタを選択するためのトランジスタとを有するメモリ
セルと、上記メモリセル中のトランジスタを駆動するワ
ード線と、上記メモリセルにおけるキャパシタが上記ト
ランジスタを介して接続される第１のビット線と、この
第１のビット線と差動対をなす第２のビット線と、上記
第１，第２のビット線間の電位差を増幅するセンスアン
プとを備えた半導体記憶装置において、 上記ワード線を選択して上記メモリセル中のトランジス
タを駆動することにより上記メモリセルの記憶データを
上記第１のビット線に読み出し、且つ比較電位を上記第
２のビット線に与える第１のステップと、 第１のステップの後、上記選択したワード線を非選択状
態にして上記第１のビット線を上記メモリセルから切り
離す第２のステップと、 第２のステップの後、上記センスアンプを動作させて上
記第１のビット線と上記第２のビット線の間の電位差を
増幅する第３のステップとを具備することを特徴とする
半導体記憶装置のデータ読み出し方法。 - 【請求項１４】 前記第１のビット線と前記第２のビッ
ト線の間の電位差を増幅する第３のステップの後に、前
記ワード線を再び選択状態にして読み出した内容を再書
き込みする第４のステップを更に具備することを特徴と
する請求項１２または１３に記載の半導体記憶装置のデ
ータ読み出し方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31713097A JP3813715B2 (ja) | 1997-11-18 | 1997-11-18 | 半導体記憶装置及びそのデータ読み出し方法 |
| EP98309386A EP0917151B1 (en) | 1997-11-18 | 1998-11-17 | Semiconductor memory device for reading charges stored in capacitor in memory cell and data reading method therefor |
| US09/193,131 US6023438A (en) | 1997-11-18 | 1998-11-17 | Semiconductor memory device for reading charges stored in capacitor in memory cell and data reading method thereof |
| DE69827099T DE69827099T2 (de) | 1997-11-18 | 1998-11-17 | Ladungsgespeicherten Kondensator abtastende Halbleiterspeicheranordnung und Leseverfahren dafür |
| KR1019980049532A KR100315065B1 (ko) | 1997-11-18 | 1998-11-18 | 메모리셀중캐패시터에축적된전하를판독하는반도체기억장치및그데이터판독방법 |
| TW087119096A TW415071B (en) | 1997-11-18 | 1998-11-18 | Semiconductor memory reading data stored in capacitors in memory cell and method for reading data from the semiconductor memory |
| US09/458,094 US6288961B1 (en) | 1997-11-18 | 1999-12-10 | Semiconductor memory device for reading charges stored in capacitor in memory cell and data reading method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31713097A JP3813715B2 (ja) | 1997-11-18 | 1997-11-18 | 半導体記憶装置及びそのデータ読み出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11149785A true JPH11149785A (ja) | 1999-06-02 |
| JP3813715B2 JP3813715B2 (ja) | 2006-08-23 |
Family
ID=18084783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31713097A Expired - Fee Related JP3813715B2 (ja) | 1997-11-18 | 1997-11-18 | 半導体記憶装置及びそのデータ読み出し方法 |
Country Status (6)
| Country | Link |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2019511805A (ja) * | 2016-03-11 | 2019-04-25 | マイクロン テクノロジー，インク． | 蓄積コンポーネントの分離を備えたメモリセルセンシング |
| JP2021515351A (ja) * | 2018-03-08 | 2021-06-17 | サイプレス セミコンダクター コーポレーションＣｙｐｒｅｓｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ | 強誘電体ランダムアクセスメモリのセンシング方式 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6377494B1 (en) * | 1999-07-07 | 2002-04-23 | Seiko Epson Corporation | Semiconductor device and electronic apparatus |
| US6411542B1 (en) * | 1999-12-15 | 2002-06-25 | Electronics And Telecommunications Research Institute | Ferroelectric memory device having ferroelectric memory transistors connected to separate well lines |
| DE10017368B4 (de) | 2000-04-07 | 2005-12-15 | Infineon Technologies Ag | Verfahren zum Betrieb eines integrierten Speichers |
| KR100381958B1 (ko) * | 2000-10-30 | 2003-04-26 | 삼성전자주식회사 | 강유전체 램 장치 |
| JP2003092364A (ja) * | 2001-05-21 | 2003-03-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3776857B2 (ja) * | 2001-10-16 | 2006-05-17 | 株式会社東芝 | 半導体集積回路装置 |
| KR100448921B1 (ko) * | 2002-05-21 | 2004-09-16 | 삼성전자주식회사 | 고속 강유전체 메모리 장치 및 그것의 기입 방법 |
| KR100510737B1 (ko) * | 2002-06-29 | 2005-08-30 | 매그나칩 반도체 유한회사 | 반도체 메모리 장치 |
| JP4146680B2 (ja) * | 2002-07-18 | 2008-09-10 | 松下電器産業株式会社 | 強誘電体記憶装置及びその読み出し方法 |
| JP3760470B2 (ja) * | 2004-01-06 | 2006-03-29 | セイコーエプソン株式会社 | 記憶回路、半導体装置、及び電子機器 |
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| KR100702840B1 (ko) * | 2005-07-13 | 2007-04-03 | 삼성전자주식회사 | 강유전체 메모리 장치 및 그에 따른 라이팅 구간 제어방법 |
| US7813193B2 (en) * | 2008-06-19 | 2010-10-12 | Texas Instruments Incorporated | Ferroelectric memory brake for screening and repairing bits |
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Family Cites Families (4)
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|---|---|---|---|---|
| US4873664A (en) * | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
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| US5850366A (en) * | 1997-07-24 | 1998-12-15 | Texas Instruments Incorporated | Memory array having dummy cells implemented using standard array cells |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8773935B2 (en) | 2011-01-31 | 2014-07-08 | Kazuhiko Kajigaya | Semiconductor device having complementary bit line pair |
| US9171606B2 (en) | 2011-01-31 | 2015-10-27 | Ps4 Luxco S.A.R.L. | Semiconductor device having complementary bit line pair |
| JP2019511805A (ja) * | 2016-03-11 | 2019-04-25 | マイクロン テクノロジー，インク． | 蓄積コンポーネントの分離を備えたメモリセルセンシング |
| JP2021119552A (ja) * | 2016-03-11 | 2021-08-12 | マイクロン テクノロジー，インク． | 蓄積コンポーネントの分離を備えたメモリセルセンシング |
| US11120859B2 (en) | 2016-03-11 | 2021-09-14 | Micron Technology, Inc. | Memory cell sensing with storage component isolation |
| JP2021515351A (ja) * | 2018-03-08 | 2021-06-17 | サイプレス セミコンダクター コーポレーションＣｙｐｒｅｓｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ | 強誘電体ランダムアクセスメモリのセンシング方式 |
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