KR100381958B1

KR100381958B1 - 강유전체 램 장치

Info

Publication number: KR100381958B1
Application number: KR10-2000-0064055A
Authority: KR
Inventors: 최문규; 전병길
Original assignee: 삼성전자주식회사
Priority date: 2000-10-30
Filing date: 2000-10-30
Publication date: 2003-04-26
Also published as: JP2002184171A; JP3998447B2; KR20020033882A; TW519642B; US20020051377A1; US6504748B2

Abstract

여기에 개시되는 불휘발성 메모리 장치는 계층적인 워드 라인 구조를 가지며, 플레이트 라인 구동 회로를 포함한다. 상기 플레이트 라인 구동 회로는 메인 워드 라인에 대응하는 플레이트 라인들에 공통으로 연결되어 있다. 상기 플레이트 라인 구동 회로는 상기 메인 워드 라인이 선택될 때 상기 플레이트 라인들로 플레이트 라인 구동 신호를 전달하며, 상기 메인 워드 라인이 선택되지 않을 때 상기 플레이트 라인들을 상기 비선택된 메인 워드 라인에 연결한다. 그러므로, 상기 메인 워드 라인이 선택되지 않을 때, 그에 대응하는 플레이트 라인들이 플로팅되는 것을 방지할 수 있다.

Description

강유전체 램 장치{FERROELECTRIC RAM DEVICE}

본 발명은 강유전체 램 장치 (ferroelectric RAM device)에 관한 것으로서, 구체적으로는 메모리 셀에 연결된 플로팅 라인의 전위가 읽기/쓰기 동작 동안에 인접한 신호 라인들에 의해서 변화되는 것을 방지할 수 있는 강유전체 램 장치에 관한 것이다.

최근(recently), 전원 오프시 조차 데이터를 유지하는 기능을 갖는 불 휘발성 메모리는 히스테리시스 특성(hysteresis characteristics)을 보이는 PZT와 같은 강유전 물질의 사용을 통해 실현되어 왔다. 메모리 셀에 그러한 강유전 물질을사용함으로써, 불 휘발성 메모리는 간단한 구조로 구현될 수 있다. 강유전체 램 장치는 불 휘발성의 특성을 가지며, 고속 저전압 동작이 가능하기 때문에 많은 메모리 칩 메이커들의 관심과 경쟁이 고조되고 있다. 강유전체 커패시터와 스위칭 트랜지스터로 구성된 메모리 셀은 강유전체 커패시터의 전기적 분극 상태에 따라 데이터의 논리적 상태 ('1' 또는 '0')를 저장한다. 강유전체 커패시터의 양단에 전압이 인가될 때, 전계의 방향에 따라 강유전 물질이 분극 (polarization)되고, 그러한분극 상태가 변하는 스위칭 드레솔드 전압을 강제 전압(coercive voltage)이라 한다. 그리고, 메모리 셀에 저장된 데이터를 독출하기 위해서는 강유전체 커패시터의 양단 전극에 전압차를 인가하여 비트 라인에 여기되는 전하량의 변화로 메모리 셀에 저장된 데이터의 상태를 감지한다.

도 1은 1T/1C 강유전체 메모리 셀을 보여준다. 메모리 셀 (MC)는 스위칭 트랜지스터 (TR)와 강유전체 커패시터 (CF) (1비트당 1-트랜지스터 및 1-커패시터 : 1T/1C)로 구성된다. 스위칭 트랜지스터 (Tr)은 강유전체 커패시터 (CF)의 일 전극과 비트 라인 (BL)에 각각 접속된 두 개의 주전극들, 즉 드레인 전극과 소오스 전극을 가지며, 워드 라인 (WL)에 접속된 게이트 전극을 갖는다. 강유전체 커패시터 (CF)의 다른 전극은 플레이트 라인 (PL)에 접속된다.

메모리 셀 (MC)의 독출/기입 동작은 도 2를 참조하여 설명된다. 도 2에 도시된 바와같이, 강유전체 커패시터 (CF)는 그것의 양단 전압에 대하여 히스테리시스 특성을 보인다. 그러므로, 1-비트 데이터는 V=0일 때 상태점들 (state points) (a) 및 (e) 사이의 분극 (P) 차로서 강유전체 커패시터 (CF)에 저장된다. 특히, 1-비트데이터의 값들 '1' 및 '0'는 분극 상태점들 (a) 및 (e) 각각에 대응한다. 이 관계는 다음의 예에서 이용된다.

분극 상태가 점 (a)에 있는 강유전체 커패시터 (CF)에 데이터 '1'이 저장되어 있다고 가정하자. 스위칭 트랜지스터 (TR)가 고전압 레벨 (여기서, 전원 전압 Vcc)이 워드 라인 (WL)으로 인가됨으로써 도전 (ON)되고 음의 전압 (-Ve)이 비트 라인 (BL)과 플레이트 라인 (PL)을 통해 강유전체 커패시터 (CF)에 인가될 때 (플레이트 라인 상에 펄스 형태의 신호가 인가될 때), 강유전체 커패시터 (CF)의 분극 (P)는 상태점 (a)에서 상태점들 (b) 및 (c)를 통해 상태점 (d)로 변한다. 이 상태 천이에 해당하는 전하 (Q1)은 스위칭 트랜지스터 (TR)를 통해 비트 라인 (BL)과 강유전체 커패시터 (CF) 사이에 전달된다. 전하 전달 (charge transfer)은 비트 라인과 접속된 감지 증폭기 (미도시됨)에 의해서 검출되며, 그것은 데이터 값 '1'이 메모리 셀 (MC)로부터 독출되었음을 의미한다. 메모리 셀 (MC)로부터 데이터 '1'를 독출한 후, 비트 라인 (BL) 상의 동일한 데이터 '1'은 플레이트 라인 (PL) 상으로 펄스 형태의 신호를 인가함으로써 메모리 셀 (MC)로 재기입(write back)된다. 이 기입 결과는 상태점들 (f) 및(g)을 통해 상태점 (e)로부터 상태점 (h)로 역 상태 천이(reverse state transient)을 수반한다.

반면에, 도 2에 도시된 바와같이, 분극 상태가 점 (e)에 있는 강유전체 커패시터 (CF)에 데이터 '0'가 저장된 경우, 앞의 가정에서와 같이, 스위칭 트랜지스터 (TR)가 고전압 레벨 (여기서, 전원 전압 Vcc)이 워드 라인 (WL)으로 인가됨으로써 도전 (ON)되고 음의 전압 (-Ve)이 비트 라인 (BL)과 플레이트 라인 (PL)을 통해 강유전체 커패시터 (CF)에 인가될 때 (또는, 플레이트 라인 상으로 펄스 형태의 신호가 인가될 때), 그것의 분극 (P)은 상태점 (e)에서 상태점 (c)를 통해 상태점 (d)로 변한다. 이 상태 천이에 해당하는 전하 (Q0)는 전하 전달 트랜지스터 (TR)을 통해 비트 라인 (BL)과 강유전체 커패시터 (CF) 사이에 전달된다. 전하 전달은 비트 라인 (BL)과 접속된 감지 증폭기에 의해서 검출되며, 그것은 데이터 값 '0'가 메모리 셀 (MC)로부터 독출됨을 의미한다.

상기 강유전체 램 장치에는 도 1에 도시된 것과 동일한 메모리 셀들의 어레이가 제공된다. 상기 어레이의 메모리 셀들은 행들과 열들의 매트릭스 형태로 배열되고, 각 행의 메모리 셀들은 대응하는 워드 라인 및 플레이트 라인에 연결된다. 읽기/쓰기 동작을 수행하기 위해 임의의 워드 라인이 선택될 때, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 선택되지 않은 워드 라인들 각각에 대응하는 플레이트 라인 (PL)에 접속된 강유전체 커패시터 (CF)의 일 전극은 기입/독출 동작 동안에 플로팅 상태 (floating state)로 유지된다. 이로 인해서, 강유전체 커패시터 (CF)의 전극들 사이의 전압 레벨은 그것의 주변 신호들에 의해서 변화될 수 있다. 즉, 플로팅된 상태의 플레이트 라인은 그것의 주변 신호들에 의해서 부스팅될 수 있다. 그러한 경우, 플로팅된 플레이트 라인 (PL)에 접속된 강유전체 커패시터 (CF)의 분극 상태는 그것의 전극들 사이의 전압 변화량 만큼 변화되고, 그 결과 메모리 셀에 저장된 데이터가 파괴될 수 있다.

따라서 본 발명의 목적은 비선택된 플레이트 라인들이 주변 신호들에 의해서부스팅되는 것을 방지할 수 있는 강유전체 메모리 장치를 제공하는 것이다.

도 1은 일반적인 1T/1C 구조의 메모리 셀을 보여주는 회로도;

도 2는 강유전체 커패시터의 히스테리시스 특성을 보여주는 도면;

도 3은 본 발명에 따른 강유전체 램 장치를 보여주는 회로도; 그리고

도 4는 도 3에 사용되는 제어 신호들의 동작 타이밍을 보여주는 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

100-103 : 서브-워드 라인 구동 및 디코딩 회로

(구성)

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 강유전체 램 장치는 메인 워드 라인, 상기 메인 워드 라인에 대응하는 복수 개의 서브-워드 라인들, 상기 서브-워드 라인들에 각각 대응하는 복수 개의 플레이트 라인들, 그리고 상기 서브-워드 라인들 각각에 연결되며, 각각이 전하 전달 트랜지스터와 강유전체 커패시터를 갖는 복수 개의 메모리 셀들을 포함한다. 상기 강유전체 램 장치에는 플레이트 라인 구동 회로가 제공되며, 상기 회로는 상기 플레이트 라인들에 공통으로 연결되어 있다. 상기 플레이트 라인 구동 회로는 상기 메인 워드 라인이 선택될 때 상기 플레이트 라인들로 플레이트 라인 구동 신호를 전달하며, 상기 메인 워드 라인이 선택되지 않을 때 상기 플레이트 라인들을 상기 비선택된 메인 워드 라인에 연결한다.

이 실시예에 있어서, 상기 플레이트 라인 구동 회로는 상기 메인 워드 라인 상의 신호에 응답하여 상기 플레이트 라인들로 상기 플레이트 라인 구동 신호를 동시에 전달하는 제 1 NMOS 트랜지스터와; 상기 플레이트 라인 구동 신호가 활성화될 때 상기 플레이트 라인들과 상기 메인 워드 라인을 전기적으로 연결하는 제 2 NMOS 트랜지스터와; 그리고 상기 제 1 스위치 소자의 제어 전극과 상기 메인 워드 라인 사이에 연결된 제 3 NMOS 트랜지스터를 포함하며, 상기 제 3 NMOS 트랜지스터는 상기 메인 워드 라인이 선택될 때 상기 제어 전극의 전압이 승압되도록 셧 오프된다.

이 실시예에 있어서, 상기 강유전체 램 장치는 상기 플레이트 라인들에 각각 연결되며, 대응하는 플레이트 라인들을 접지시키는 프리챠지 트랜지스터들을 부가적으로 포함하며, 상기 프리챠지 트랜지스터들은 프리챠지 인에이블 신호에 의해서 공통으로 제어된다.

(작용)

이러한 장치에 의하면, 비선택된 메인 워드 라인에 대응하는 플레이트 라인들이 플로팅되는 것이 방지되도록, 정상 동작 모드 동안에 상기 비선택된 메인 워드 라인과 그에 대응하는 플레이트 라인들이 전기적으로 연결된다.

(실시예)

이하, 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.

본 발명에 따른 강유전체 램 장치에는 메모리 분야 (예를 들면, 다이나믹 램 장치)에 일반적으로 적용되고 있는 계층적인 워드 라인 구조 (hierarchical word line structure) 및 폴디드 비트 라인 구조 (folded bit line structure)이 적용된 어레이 구조가 사용된다. 하지만, 다른 비트 라인 구조 (예를 들면, 오픈 비트 라인 구조-open bit line structure) 역시 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 계층적인 워드 라인 구조에 있어서, 상위 워드 라인은 "메인 워드 라인 (main word line, MWL)"이라 칭하고, 하위 워드 라인은 "서브-워드 라인 (sub-word line, SWL)"이라 칭한다. 하나의 메인 워드 라인 (또는, 그로벌 워드 라인) 대 서브-워드 라인의 비는 1:n (n은 2 또는 그 보다 큰 양의 정수)로 설정된다. 본 발명에서는, 메인 워드 라인 대 서브-워드 라인의 비는 1:4로 설정된다.

도 3은 본 발명의 바람직한 실시예에 따른 강유전체 램 장치를 보여주는 회로도이다. 도 3에는, 단지 하나의 메인 워드 라인 및 그것에 관련된 어레이 구조가 도시되어 있다. 하지만, 나머지 메인 워드 라인들 각각에 대응하는 회로 패턴 역시 도 3과 동일하게 구현될 것이다.

도 3을 참조하면, 강유전체 램 장치는 메인 워드 라인 (MWL0)을 포함하며, 상기 메인 워드 라인 (MWL0)에는 4개의 서브-워드 라인 구동 및 디코딩 회로들 (sub-word line driving and decoding circuits) (100-103)이 각각 연결된다. 상기 서브-워드 라인 구동 및 디코딩 회로들 (100-103)에는 대응하는 선택 신호들 (S0-S3)가 인가되며, 대응하는 서브-워드 라인들 (SWL0-SWL3)에 각각 연결된다. 상기 선택 신호들 (S0-S3) 중 어느 하나가 활성화될 때, 나머지 선택 신호들은 비활성화된다. 즉, 메인 워드 라인 (MWL0)이 선택되고 임의의 선택 신호가 활성화될 때, 상기 활성화된 선택 신호에 대응하는 서브-워드 라인 구동 및 디코딩 회로는 대응하는 서브-워드 라인을 소정의 워드 라인 전압으로 구동한다.

상기 강유전체 램 장치는 행들과 열들로 배열된 복수 개의 메모리 셀들 (MC)을 포함하며, 각 메모리 셀은 도 1에 도시된 바와 같이 구성된다. 즉, 각 행의 메모리 셀들은 대응하는 서브-워드 라인 (SWLi) (i=0-3) 및 플레이트 라인 (SPLi) 사이에 연결되고, 각 열의 메모리 셀들은 폴디드 비트 라인 구조를 갖도록 한 쌍의 비트 라인들 (BLj, BLjB) (j=0, 1)에 번갈아 연결된다. 상기 각 플레이트 라인(SPL0-SPL3)에는 플레이트 라인 프리챠지용 NMOS 트랜지스터들 (MN10-MN16)이 각각 연결되며, 상기 트랜지스터들 (MN10-MN16)은 프리챠지 인에이블 신호 (SPL_PRE_EN)에 의해서 공통으로 제어된다. 비록 도면에는 도시되지 않았지만, 상기 비트 라인들 (BL0, BL0B, BL1, BL1B)은 감지 증폭 회로에 연결된다.

계속해서 도 3을 참조하면, 하나의 메인 워드 라인 (MWL0)에 대응하는 4개의 플레이트 라인들 (SPL0-SPL3)은 NMOS 트랜지스터 (MN18)를 통해 플레이트 구동 라인 (MPL_DRV)에 공통으로 연결된다. 상기 NMOS 트랜지스터 (MN18)의 게이트 전극은 전원 전압에 연결된 게이트 전극을 갖는 NMOS 트랜지스터 (MN20)를 통해 상기 메인 워드 라인 (MWL0)에 연결된다. 상기 플레이트 라인들 (SPL0-SPL3)은, 또한, 게이트 전극이 상기 플레이트 구동 라인 (MPL_DRV)에 연결된 NMOS 트랜지스터 (MN22)를 통해 상기 메인 워드 라인 (MWL0)에 공통으로 연결된다.

여기서, 상기 NMOS 트랜지스터들 (MN18-MN22)은 플레이트 라인 구동 회로를 형성하며, 메인 워드 라인이 선택될 때 대응하는 플레이트 라인들 (SPL0-SPL3)으로 상기 플레이트 라인 구동 신호 (MPL_DRV)을 전달한다. 반면에, 상기 플레이트 라인 구동 회로는 메인 워드 라인이 선택되지 않을 때 대응하는 플레이트 라인들 (SPL0-SPL3)이, 접지 전압 레벨을 갖는, 상기 비선택된 메인 워드 라인에 연결되게 한다.

도 4는 도 3에 사용되는 제어 신호들의 동작 타이밍을 보여주는 도면이다. 본 발명에 따른 강유전체 램 장치의 동작이 도 3 및 도 4를 참조하여 이하 상세히 설명된다.

도 4에 도시된 바와 같이, 프리챠지 인에이블 신호 (SPL_PRE-EN)가 하이 우레벨로 유지될 때 (또는, 읽기/쓰기 동작이 수행되지 않을 때), 플레이트 라인 프리챠지용 NMOS 트랜지스터들 (MN10-MN16)은 턴 온되고, 그 결과 메인 워드 라인 (MWL0)에 대응하는 플레이트 라인들 (SPL0-SPL3)은 접지된다. 이는 스탠바이 모드시 또는 읽기/쓰기 동작 사이클들 사이의 구간에서 플레이트 라인들의 전위가 변동되는 것을 방지하기 위한 것이다.

도 4에 도시된 바와 같이, 상기 메인 워드 라인 (MWL0)은 하이 레벨을 갖도록 선택된다. 이때, 서브-워드 라인 구동 및 디코딩 회로들 (100-103)에 각각 인가되는 선택 신호들 (S0-S3) 중 적어도 하나가 활성화될 것이다. 이에 따라, 상기 활성화된 선택 신호에 대응하는 서브-워드 라인 (SWLi)이 하이 레벨을 갖는다. 또한, 상기 메인 워드 라인 (MWL0)이 로우-하이 천이를 가짐에 따라, NMOS 트랜지스터 (MN20)를 통해 NMOS 트랜지스터 (MN18)의 게이트 전극에는 (VCC-Vth) (Vth는 NMOS 트랜지스터의 문턱 전압을 나타냄)의 전압이 공급된다. 이는 NMOS 트랜지스터 (MN20)가 턴 오프 (또는, 셧 오프)되게 한다.

그 다음에, 상기 프리챠지 인에이블 신호 (SPL_PRE_EN)는 하이-로우 천이를 갖는 반면에 플레이트 구동 라인 신호 (MPL_DRV)는 로우-하이 천이를 갖는다. 상기 플레이트 구동 라인 신호 (MPL_DRV)가 로우 레벨에서 하이 레벨로 천이할 때, 상기 NMOS 트랜지스터 (MN18)의 게이트 전압 (VCC-Vth)은 플레이트 라인 구동 신호 (MPL_DRV)의 전압이 전압 강하없이 플레이트 라인으로 충분히 전달되도록 셀프-부스팅 스킴에 따라 승압된다. 플레이트 라인 구동 신호 (MPL_DRV)가 플레이트 라인들로 전달됨에 따라 읽기/쓰기 동작이 앞서 설명된 것과 같은 방법으로 수행된다.

이와 반대로, 비선택된 메인 워드 라인들이 모두 로우 레벨로 유지되기 때문에, 상기 비선택된 메인 워드 라인들 각각에 대응하는 NMOS 트랜지스터 (MN18)는 턴 오프되며, 그 결과 플레이트 라인 구동 신호 (MPL_DRV)는 상기 비선택된 메인 워드 라인들 각각에 대응하는 플레이트 라인들 (SPL0-SPL3)으로 전달되지 않는다. 즉, 상기 비선택된 메인 워드 라인들에 각각 대응하는 플레이트 라인들 (SPL0-SPL3)은 플로팅 상태가 된다. 이는 인접한 신호 라인들과의 커플링에 의해서 플레이트 라인들의 전위가 변화될 수 있음을 의미한다.

하지만, 상기 비선택된 메인 워드 라인들 각각에 대응하는 NMOS 트랜지스터들 (MN22)이 플레이트 라인 구동 신호 (MPL_DRV)에 의해서 턴 온되기 때문에, 상기 비선택된 메인 워드 라인들 각각에 대응하는 플레이트 라인들 (SPL0-SPL3)은 턴 온된 NMOS 트랜지스터 (MN22)를 통해 대응하는 접지 전압 레벨의 비선택 메인 워드 라인에 연결된다. 즉, 상기 비선택 메인 워드 라인들 각각에 대응하는 플레이트 라인들 (SPL0-SPL3)은 플로팅되는 것이 아니라 접지된다.

이러한 상태 하에서, 임의의 선택된 서브-워드 라인에 관련된 메모리 셀들에/로부터 데이터가 기입/독출된다. 그 다음에, 도 4에 도시된 바와 같이, 상기 선택된 메인 워드 라인 신호 (MWL0)와 상기 플레이트 라인 구동 신호 (MPL_DRV)는 하이-로우 천이를 갖고, 프리챠지 인에이블 신호 (SPL_PRE_EN)는 로우-하이 천이를 갖는다. 상기 프리챠지 인에이블 신호 (SPL_PRE_EN)의 로우-하이 천이에 따라 각 메인 워드 라인의 플레이트 라인들 (SPL0-SPL3)에 각각 연결된 NMOS 트랜지스터들 (MN10-MN16)이 턴 온되고, 그 결과 플레이트 라인들이 접지 전압으로 프리챠지된다.

상술한 바와 같이, 정상 동작 모드 동안에 비선택된 메인 워드 라인과 그에 대응하는 플레이트 라인들을 연결함으로써 상기 비선택된 메인 워드 라인에 대응하는 플레이트 라인들이 플로팅되는 것을 방지할 수 있다.

Claims

제 1 워드 라인과;

상기 제 1 워드 라인에 대응하는 복수 개의 제 2 워드 라인들과;

상기 제 2 워드 라인들에 각각 대응하는 복수 개의 플레이트 라인들과;

상기 제 2 워드 라인들 각각에 연결되며, 각각이 전하 전달 트랜지스터와 강유전체 커패시터를 갖는 복수 개의 메모리 셀들 및;

상기 플레이트 라인들에 공통으로 연결된 플레이트 라인 구동 회로를 포함하며,

상기 플레이트 라인 구동 회로는 상기 제 1 워드 라인이 선택될 때 상기 플레이트 라인들로 플레이트 라인 구동 신호를 전달하며, 상기 제 1 워드 라인이 선택되지 않을 때 상기 플레이트 라인들을 상기 비선택된 제 1 워드 라인에 연결하는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 플레이트 라인 구동 회로는

상기 제 1 워드 라인 상의 신호에 응답하여 상기 플레이트 라인들로 상기 플레이트 라인 구동 신호를 동시에 전달하는 제 1 스위치 소자 및;

상기 플레이트 라인 구동 신호가 활성화될 때 상기 플레이트 라인들과 상기 제 1 워드 라인을 전기적으로 연결하는 제 2 스위치 소자를 포함하는 불휘발성 반도체 메모리 장치.
제 2 항에 있어서,

상기 제 1 및 제 2 스위치 소자들은 NMOS 트랜지스터로 각각 구성되는 불휘발성 반도체 메모리 장치.
제 3 항에 있어서,

상기 제 1 스위치 소자의 제어 전극과 상기 제 1 워드 라인 사이에 연결된 제 3 스위치 소자를 부가적으로 포함하며, 상기 제 3 스위치 소자는 상기 제 1 워드 라인이 선택될 때 상기 제어 전극의 전압이 승압되도록 셧 오프되는 NMOS 트랜지스터로 구성되는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 플레이트 라인들에 각각 연결되며, 대응하는 플레이트 라인들을 접지시키는 프리챠지 트랜지스터들을 부가적으로 포함하며, 상기 프리챠지 트랜지스터들은 프리챠지 인에이블 신호에 의해서 공통으로 제어되는 불휘발성 반도체 메모리 장치.