JP2002184171A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】 メモリセルに連結されたフローティングライ
ンの電位がリード／ライト動作の間に隣接した信号ライ
ンによって変化されることを防止できる強誘電体ＲＡＭ
などの不揮発性メモリ装置を提供する。 【解決手段】 本発明の不揮発性メモリ装置は、階層的
なワードライン構造を有して、プレートライン駆動回路
を含み、このプレートライン駆動回路はメインワードラ
インに対応するプレートラインに共通に連結され、この
プレートライン駆動回路は、メインワードラインが選択
される時はプレートラインにプレートライン駆動信号を
伝達し、メインワードラインが選択されない時はプレー
トラインを非選択されたメインワードラインに連結す
る。従って、メインワードラインが選択されない時、そ
れに対応するプレートラインがフローティングされるこ
とを防止できる。
ンの電位がリード／ライト動作の間に隣接した信号ライ
ンによって変化されることを防止できる強誘電体ＲＡＭ
などの不揮発性メモリ装置を提供する。 【解決手段】 本発明の不揮発性メモリ装置は、階層的
なワードライン構造を有して、プレートライン駆動回路
を含み、このプレートライン駆動回路はメインワードラ
インに対応するプレートラインに共通に連結され、この
プレートライン駆動回路は、メインワードラインが選択
される時はプレートラインにプレートライン駆動信号を
伝達し、メインワードラインが選択されない時はプレー
トラインを非選択されたメインワードラインに連結す
る。従って、メインワードラインが選択されない時、そ
れに対応するプレートラインがフローティングされるこ
とを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置にかかり、より詳細には、メモリセルに連結され
たフローティングラインの電位がリード／ライト動作の
間に隣接した信号ラインによって変化されることを防止
できる強誘電体ＲＡＭ装置などの不揮発性半導体メモリ
装置に関するものである。
リ装置にかかり、より詳細には、メモリセルに連結され
たフローティングラインの電位がリード／ライト動作の
間に隣接した信号ラインによって変化されることを防止
できる強誘電体ＲＡＭ装置などの不揮発性半導体メモリ
装置に関するものである。
【０００２】
【従来の技術】近年、電源オフの時にもデータを維持す
る機能を有する不揮発性メモリは、ヒステリシス特性を
示すＰＺＴのような強誘電体物質の使用によって実現さ
れてきた。メモリセルに強誘電物質を使用することによ
って、この不揮発性メモリは簡単な構造で実現され得
る。強誘電体ＲＡＭ装置は、不揮発性の特性を有し、高
速低電圧動作が可能であるので、多くのメモリメーカー
の関心と競争が高潮されてきている。強誘電体キャパシ
タとスイッチングトランジスタで構成されたメモリセル
は、強誘電体キャパシタの電気的分極状態に従って、デ
ータの論理的状態（‘１’又は‘０’）を貯蔵する。強
誘電体キャパシタの両端に電圧が印加される時、電界の
方向に従って強誘電物質が分極され、そのような分極状
態が変わるスイッチング電圧を、強制電圧（coercive v
oltage）という。そして、メモリセルに貯蔵されたデー
タをリードするためには、強誘電体キャパシタの両端電
極に電圧差を印加して、ビットラインに印加される電荷
量の変化によって、メモリセルに貯蔵されたデータの状
態を感知する。
る機能を有する不揮発性メモリは、ヒステリシス特性を
示すＰＺＴのような強誘電体物質の使用によって実現さ
れてきた。メモリセルに強誘電物質を使用することによ
って、この不揮発性メモリは簡単な構造で実現され得
る。強誘電体ＲＡＭ装置は、不揮発性の特性を有し、高
速低電圧動作が可能であるので、多くのメモリメーカー
の関心と競争が高潮されてきている。強誘電体キャパシ
タとスイッチングトランジスタで構成されたメモリセル
は、強誘電体キャパシタの電気的分極状態に従って、デ
ータの論理的状態（‘１’又は‘０’）を貯蔵する。強
誘電体キャパシタの両端に電圧が印加される時、電界の
方向に従って強誘電物質が分極され、そのような分極状
態が変わるスイッチング電圧を、強制電圧（coercive v
oltage）という。そして、メモリセルに貯蔵されたデー
タをリードするためには、強誘電体キャパシタの両端電
極に電圧差を印加して、ビットラインに印加される電荷
量の変化によって、メモリセルに貯蔵されたデータの状
態を感知する。
【０００３】図１は１Ｔ／１Ｃ強誘電体メモリセルを示
す。メモリセルＭＣはスイッチングトランジスタＴＲと
強誘電体キャパシタＣＦ（１ビット当たり１トランジス
タ及び１キャパシタ：１Ｔ／１Ｃ）で構成される。スイ
ッチングトランジスタＴＲは、強誘電体キャパシタＣＦ
の一電極と、ビットラインＢＬに各々接続された２つの
主電極、即ちドレイン電極とソース電極とを有し、ワー
ドラインＷＬに接続されたゲート電極を有する。強誘電
体キャパシタＣＦの他の電極はプレートラインＰＬに接
続される。
す。メモリセルＭＣはスイッチングトランジスタＴＲと
強誘電体キャパシタＣＦ（１ビット当たり１トランジス
タ及び１キャパシタ：１Ｔ／１Ｃ）で構成される。スイ
ッチングトランジスタＴＲは、強誘電体キャパシタＣＦ
の一電極と、ビットラインＢＬに各々接続された２つの
主電極、即ちドレイン電極とソース電極とを有し、ワー
ドラインＷＬに接続されたゲート電極を有する。強誘電
体キャパシタＣＦの他の電極はプレートラインＰＬに接
続される。
【０００４】ここで、メモリセルＭＣのリード／ライト
動作を、図２を参照して説明する。図２に示すように、
強誘電体キャパシタＣＦは、それの両端電圧に対してヒ
ステリシス特性を有する。従って、１ビットデータはＶ
＝０である時、状態点ａ及びｅの間の分極Ｐ差として強
誘電体キャパシタＣＦに貯蔵される。特に、１ビットデ
ータの値の‘１’及び‘０’は、分極状態点ａ及びｅに
各々対応される。この関係は次の例に利用される。
動作を、図２を参照して説明する。図２に示すように、
強誘電体キャパシタＣＦは、それの両端電圧に対してヒ
ステリシス特性を有する。従って、１ビットデータはＶ
＝０である時、状態点ａ及びｅの間の分極Ｐ差として強
誘電体キャパシタＣＦに貯蔵される。特に、１ビットデ
ータの値の‘１’及び‘０’は、分極状態点ａ及びｅに
各々対応される。この関係は次の例に利用される。
【０００５】分極状態が点ａにある強誘電体キャパシタ
ＣＦにデータ‘１’が貯蔵されていると仮定する。スイ
ッチングトランジスタＴＲは、高電圧レベル（ここで、
電源電圧Ｖｃｃ）がワードラインＷＬに印加されること
によって導電（ＯＮ）され、マイナス電圧−Ｖｅが、ビ
ットラインＢＬとプレートラインＰＬを通じて強誘電体
キャパシタＣＦに印加される時（プレートラインの上に
パルス形態の信号が印加される時）、強誘電体キャパシ
タＣＦの分極Ｐは、状態点ａから状態点ｂ及びｃを通じ
て状態点ｄに変わる。この状態遷移に該当する電荷Ｑ１
は、スイッチングトランジスタＴＲを通じて、ビットラ
インＢＬと強誘電体キャパシタＣＦの間に伝達される。
電荷伝達は、ビットラインと接続された感知増幅器（図
示しない）によって検出され、これはデータ値‘１’が
メモリセルＭＣからリードされることを意味する。メモ
リセルＭＣからデータ‘１’をリードした後、ビットラ
インＢＬの上の同一のデータ‘１’は、プレートライン
ＰＬの上にパルス形態の信号を印加することによって、
メモリセルＭＣに再ライトされる。このライト結果は状
態点ｆ及びｇを通じて、状態点ｅからｈに逆状態遷移を
随伴する。
ＣＦにデータ‘１’が貯蔵されていると仮定する。スイ
ッチングトランジスタＴＲは、高電圧レベル（ここで、
電源電圧Ｖｃｃ）がワードラインＷＬに印加されること
によって導電（ＯＮ）され、マイナス電圧−Ｖｅが、ビ
ットラインＢＬとプレートラインＰＬを通じて強誘電体
キャパシタＣＦに印加される時（プレートラインの上に
パルス形態の信号が印加される時）、強誘電体キャパシ
タＣＦの分極Ｐは、状態点ａから状態点ｂ及びｃを通じ
て状態点ｄに変わる。この状態遷移に該当する電荷Ｑ１
は、スイッチングトランジスタＴＲを通じて、ビットラ
インＢＬと強誘電体キャパシタＣＦの間に伝達される。
電荷伝達は、ビットラインと接続された感知増幅器（図
示しない）によって検出され、これはデータ値‘１’が
メモリセルＭＣからリードされることを意味する。メモ
リセルＭＣからデータ‘１’をリードした後、ビットラ
インＢＬの上の同一のデータ‘１’は、プレートライン
ＰＬの上にパルス形態の信号を印加することによって、
メモリセルＭＣに再ライトされる。このライト結果は状
態点ｆ及びｇを通じて、状態点ｅからｈに逆状態遷移を
随伴する。
【０００６】これに対して、図２に示すように、分極状
態が点ｅにある強誘電体キャパシタＣＦにデータ‘０’
が貯蔵される場合、前記の仮定のように、スイッチング
トランジスタＴＲが、高電圧レベル（ここで、電源電圧
Ｖｃｃ）がワードラインＷＬに印加されることによって
導電（ＯＮ）され、マイナス電圧−Ｖｅがビットライン
ＢＬとプレートラインＰＬを通じて強誘電体キャパシタ
ＣＦに印加される時（又は、プレートラインの上にパル
ス形態の信号が印加される時）、それの分極Ｐは状態点
ｅから状態点ｃを通じて状態点ｄに変わる。この状態遷
移に該当する電荷Ｑ０は、電荷伝達トランジスタＴＲを
通じて、ビットラインＢＬと強誘電体キャパシタＣＦの
間に伝達される。電荷伝達は、ビットラインＢＬと接続
された感知増幅器によって検出され、これはデータ値
‘０’がメモリセルＭＣからリードされることを意味す
る。
態が点ｅにある強誘電体キャパシタＣＦにデータ‘０’
が貯蔵される場合、前記の仮定のように、スイッチング
トランジスタＴＲが、高電圧レベル（ここで、電源電圧
Ｖｃｃ）がワードラインＷＬに印加されることによって
導電（ＯＮ）され、マイナス電圧−Ｖｅがビットライン
ＢＬとプレートラインＰＬを通じて強誘電体キャパシタ
ＣＦに印加される時（又は、プレートラインの上にパル
ス形態の信号が印加される時）、それの分極Ｐは状態点
ｅから状態点ｃを通じて状態点ｄに変わる。この状態遷
移に該当する電荷Ｑ０は、電荷伝達トランジスタＴＲを
通じて、ビットラインＢＬと強誘電体キャパシタＣＦの
間に伝達される。電荷伝達は、ビットラインＢＬと接続
された感知増幅器によって検出され、これはデータ値
‘０’がメモリセルＭＣからリードされることを意味す
る。
【０００７】強誘電体ＲＡＭ装置には、図１に示すもの
と同一のメモリセルのアレイが提供される。アレイのメ
モリセルは行と列のマトリックス形態に配列され、各行
のメモリセルは対応するワードライン及びプレートライ
ンに連結される。リード／ライト動作を実行するために
任意のワードラインが選択されるとき、当業者に周知の
ように、選択されないワードライン各々に対応するプレ
ートラインＰＬに接続された強誘電体キャパシタＣＦの
一電極は、リード／ライト動作の間、フローティング状
態に維持される。これによって、強誘電体キャパシタＣ
Ｆの電極の間の電圧レベルは、それの周辺信号によって
変化され得る。即ち、フローティング状態のプレートラ
インは、それの周辺信号によってブースティングされ得
る。このような場合、フローティングされたプレートラ
インＰＬに接続された強誘電体キャパシタＣＦの分極状
態は、それの電極の間の電圧変化量だけ変化され、その
結果、メモリセルに貯蔵されたデータが破壊され得る。
と同一のメモリセルのアレイが提供される。アレイのメ
モリセルは行と列のマトリックス形態に配列され、各行
のメモリセルは対応するワードライン及びプレートライ
ンに連結される。リード／ライト動作を実行するために
任意のワードラインが選択されるとき、当業者に周知の
ように、選択されないワードライン各々に対応するプレ
ートラインＰＬに接続された強誘電体キャパシタＣＦの
一電極は、リード／ライト動作の間、フローティング状
態に維持される。これによって、強誘電体キャパシタＣ
Ｆの電極の間の電圧レベルは、それの周辺信号によって
変化され得る。即ち、フローティング状態のプレートラ
インは、それの周辺信号によってブースティングされ得
る。このような場合、フローティングされたプレートラ
インＰＬに接続された強誘電体キャパシタＣＦの分極状
態は、それの電極の間の電圧変化量だけ変化され、その
結果、メモリセルに貯蔵されたデータが破壊され得る。
【０００８】
【発明が解決しようとする課題】本発明は、非選択され
たプレートラインが周辺信号によってブースティングさ
れることを防止できる強誘電体メモリ装置などの不揮発
性半導体メモリ装置を提供することを目的とする。
たプレートラインが周辺信号によってブースティングさ
れることを防止できる強誘電体メモリ装置などの不揮発
性半導体メモリ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】前述の目的を達成するた
めの本発明の特徴によると、本発明の不揮発性半導体メ
モリ装置は、メインワードライン、メインワードライン
に対応する複数のサブワードライン、サブワードライン
に各々対応する複数のプレートライン、そしてサブワー
ドライン各々に連結され、各々が電荷伝達トランジスタ
と強誘電体キャパシタを有する複数のメモリセルを含ん
でおり、さらに本装置には、プレートライン駆動回路が
提供され、前記回路はプレートラインに共通に連結され
ている。そして、プレートライン駆動回路は、メインワ
ードラインが選択される時には、プレートラインにプレ
ートライン駆動信号を伝達し、また、メインワードライ
ンが選択されない時には、プレートラインを非選択され
たメインワードラインに連結する。
めの本発明の特徴によると、本発明の不揮発性半導体メ
モリ装置は、メインワードライン、メインワードライン
に対応する複数のサブワードライン、サブワードライン
に各々対応する複数のプレートライン、そしてサブワー
ドライン各々に連結され、各々が電荷伝達トランジスタ
と強誘電体キャパシタを有する複数のメモリセルを含ん
でおり、さらに本装置には、プレートライン駆動回路が
提供され、前記回路はプレートラインに共通に連結され
ている。そして、プレートライン駆動回路は、メインワ
ードラインが選択される時には、プレートラインにプレ
ートライン駆動信号を伝達し、また、メインワードライ
ンが選択されない時には、プレートラインを非選択され
たメインワードラインに連結する。
【００１０】また、一つの実施の形態においては、プレ
ートライン駆動回路はメインワードラインの上の信号に
応じてプレートラインにプレートライン駆動信号を同時
に伝達する第１ＮＭＯＳトランジスタと、プレートライ
ン駆動信号が活性化される時、プレートラインとメイン
ワードラインを電気的に連結する第２ＮＭＯＳトランジ
スタと、第１スイッチ素子の制御電極とメインワードラ
インの間に連結された第３ＮＭＯＳトランジスタとを含
み、第３ＮＭＯＳトランジスタはメインワードラインが
選択される時、制御電極の電圧が乗圧されるようにシャ
ットオフされる。
ートライン駆動回路はメインワードラインの上の信号に
応じてプレートラインにプレートライン駆動信号を同時
に伝達する第１ＮＭＯＳトランジスタと、プレートライ
ン駆動信号が活性化される時、プレートラインとメイン
ワードラインを電気的に連結する第２ＮＭＯＳトランジ
スタと、第１スイッチ素子の制御電極とメインワードラ
インの間に連結された第３ＮＭＯＳトランジスタとを含
み、第３ＮＭＯＳトランジスタはメインワードラインが
選択される時、制御電極の電圧が乗圧されるようにシャ
ットオフされる。
【００１１】さらに、別の実施の形態においては、強誘
電体ＲＡＭ装置はプレートラインの各々に連結され、対
応するプレートラインを接地させるプリチャージトラン
ジスタを付加的に含み、このプリチャージトランジスタ
はプリチャージイネーブル信号によって共通に制御され
る。
電体ＲＡＭ装置はプレートラインの各々に連結され、対
応するプレートラインを接地させるプリチャージトラン
ジスタを付加的に含み、このプリチャージトランジスタ
はプリチャージイネーブル信号によって共通に制御され
る。
【００１２】そして、このような装置によると、非選択
されたメインワードラインに対応するプレートラインが
フローティングされることを防止するように、正常動作
モードの間に非選択されたメインワードラインとそれに
対応するプレートラインとが電気的に連結される。
されたメインワードラインに対応するプレートラインが
フローティングされることを防止するように、正常動作
モードの間に非選択されたメインワードラインとそれに
対応するプレートラインとが電気的に連結される。
【００１３】
【発明の実施の形態】以下、添付した図を参照して、本
発明の不揮発性半導体メモリ装置にかかる望ましい実施
の形態について詳細に説明する。
発明の不揮発性半導体メモリ装置にかかる望ましい実施
の形態について詳細に説明する。
【００１４】本発明の不揮発性半導体メモリ装置を適用
した強誘電体ＲＡＭ装置には、メモリ分野（例えば、Ｄ
ＲＡＭ）に一般に適用される階層的なワードライン構造
（hierarchical world line structure）及びフォルド
ビットライン(folded bit line structure)が適用され
たアレイ構造を使用する。しかし、他のビットライン構
造（例えば、オプンビットライン構造）も適用できるこ
とは当業者には周知である。階層的なワードライン構造
において、上位ワードラインは“メインワードラインＭ
ＷＬ”と呼び、下位ワードラインは“サブワードライン
ＳＷＬ”と呼ぶ。１つのメインワードライン（又は、グ
ローバルワードライン）対サブワードラインの比は１：
ｎ（ｎは２又はそれより大きいプラスの定数）に設定さ
れる。本発明では、メインワードライン対サブワードラ
インの比は１：４に設定される。
した強誘電体ＲＡＭ装置には、メモリ分野（例えば、Ｄ
ＲＡＭ）に一般に適用される階層的なワードライン構造
（hierarchical world line structure）及びフォルド
ビットライン(folded bit line structure)が適用され
たアレイ構造を使用する。しかし、他のビットライン構
造（例えば、オプンビットライン構造）も適用できるこ
とは当業者には周知である。階層的なワードライン構造
において、上位ワードラインは“メインワードラインＭ
ＷＬ”と呼び、下位ワードラインは“サブワードライン
ＳＷＬ”と呼ぶ。１つのメインワードライン（又は、グ
ローバルワードライン）対サブワードラインの比は１：
ｎ（ｎは２又はそれより大きいプラスの定数）に設定さ
れる。本発明では、メインワードライン対サブワードラ
インの比は１：４に設定される。
【００１５】図３は、本発明の望ましい実施の形態によ
る強誘電体ＲＡＭ装置を示す回路図である。この図３
は、ただ１つのメインワードライン及びそれに関したア
レイ構造を示す。しかし、残りのメインワードライン各
々に対応する回路パターンも図３と同一に実現される。
る強誘電体ＲＡＭ装置を示す回路図である。この図３
は、ただ１つのメインワードライン及びそれに関したア
レイ構造を示す。しかし、残りのメインワードライン各
々に対応する回路パターンも図３と同一に実現される。
【００１６】図３を参照すると、この強誘電体ＲＡＭ装
置は、メインワードラインＭＷＬ０を含み、メインワー
ドラインＭＷＬ０には、４つのサブワードライン駆動及
びデコーディング回路１００−１０３が、各々連結され
る。サブワードライン駆動及びデコーディング回路１０
０−１０３には、対応する選択信号Ｓ０−Ｓ３が印加さ
れ、対応するサーブワードラインＳＷＬ０−ＳＷＬ３に
各々連結される。選択信号Ｓ０−Ｓ３のうち、いずれか
１つが活性化される時、残りの選択信号は非活性化され
る。即ち、メインワードラインＭＷＬ０が選択され、任
意の選択信号が活性化される時、活性化された選択信号
に対応するサーブワードライン駆動及びデコーディング
回路は、対応するサブワードラインを所定のワードライ
ン電圧で駆動する。
置は、メインワードラインＭＷＬ０を含み、メインワー
ドラインＭＷＬ０には、４つのサブワードライン駆動及
びデコーディング回路１００−１０３が、各々連結され
る。サブワードライン駆動及びデコーディング回路１０
０−１０３には、対応する選択信号Ｓ０−Ｓ３が印加さ
れ、対応するサーブワードラインＳＷＬ０−ＳＷＬ３に
各々連結される。選択信号Ｓ０−Ｓ３のうち、いずれか
１つが活性化される時、残りの選択信号は非活性化され
る。即ち、メインワードラインＭＷＬ０が選択され、任
意の選択信号が活性化される時、活性化された選択信号
に対応するサーブワードライン駆動及びデコーディング
回路は、対応するサブワードラインを所定のワードライ
ン電圧で駆動する。
【００１７】この強誘電体ＲＡＭ装置は、行と列に配列
された複数のメモリセルＭＣを含み、各メモリセルは図
１に示すように構成される。即ち、各行のメモリセルは
対応するサーブワードラインＳＷＬｉ（ｉ＝０〜３）及
びプレートラインＳＰＬｉの間に連結され、各列のメモ
リセルはフォルドビットライン構造を有するように１対
のビットラインＢＬｊ，ＢＬｊＢ（ｊ＝０，１）に交代
に連結される。各プレートラインＳＰＬ０−ＳＰＬ３に
は、プレートラインプリチャージ用ＮＭＯＳトランジス
タＭＮ１０−ＭＮ１６が各々連結され、トランジスタＭ
Ｎ１０−ＭＮ１６は、プリチャージイネーブル信号ＳＰ
Ｌ＿ＰＲＥ＿ＥＮによって共通に制御される。図示しな
いが、ビットラインＢＬ０，ＢＬ０Ｂ，ＢＬ１，ＢＬ１
Ｂは、感知増幅器回路に連結される。
された複数のメモリセルＭＣを含み、各メモリセルは図
１に示すように構成される。即ち、各行のメモリセルは
対応するサーブワードラインＳＷＬｉ（ｉ＝０〜３）及
びプレートラインＳＰＬｉの間に連結され、各列のメモ
リセルはフォルドビットライン構造を有するように１対
のビットラインＢＬｊ，ＢＬｊＢ（ｊ＝０，１）に交代
に連結される。各プレートラインＳＰＬ０−ＳＰＬ３に
は、プレートラインプリチャージ用ＮＭＯＳトランジス
タＭＮ１０−ＭＮ１６が各々連結され、トランジスタＭ
Ｎ１０−ＭＮ１６は、プリチャージイネーブル信号ＳＰ
Ｌ＿ＰＲＥ＿ＥＮによって共通に制御される。図示しな
いが、ビットラインＢＬ０，ＢＬ０Ｂ，ＢＬ１，ＢＬ１
Ｂは、感知増幅器回路に連結される。
【００１８】図３を参照すると、１つのメインワードラ
インＭＷＬ０に対応する４つのプレートラインは、ＳＰ
Ｌ０−ＳＰＬ３はＮＭＯＳトランジスタＭＮ１８を通じ
て、プレート駆動ラインＭＰＬ＿ＤＲＶに共通に連結さ
れる。ＮＭＯＳトランジスタＭＮ１８のゲート電極は、
電源電圧に連結されたデート電極を有するＮＭＯＳトラ
ンジスタＭＮ２０を通じて、メインワードラインＮＷＬ
０に連結される。又、プレートラインＳＰＬ０−ＳＰＬ
３は、ゲート電極がプレート駆動ラインＭＰＬ＿ＤＲＶ
に連結されたＮＭＯＳトランジスタＭＮ２２を通じて、
メインワードラインＭＷＬ０に共通に連結される。
インＭＷＬ０に対応する４つのプレートラインは、ＳＰ
Ｌ０−ＳＰＬ３はＮＭＯＳトランジスタＭＮ１８を通じ
て、プレート駆動ラインＭＰＬ＿ＤＲＶに共通に連結さ
れる。ＮＭＯＳトランジスタＭＮ１８のゲート電極は、
電源電圧に連結されたデート電極を有するＮＭＯＳトラ
ンジスタＭＮ２０を通じて、メインワードラインＮＷＬ
０に連結される。又、プレートラインＳＰＬ０−ＳＰＬ
３は、ゲート電極がプレート駆動ラインＭＰＬ＿ＤＲＶ
に連結されたＮＭＯＳトランジスタＭＮ２２を通じて、
メインワードラインＭＷＬ０に共通に連結される。
【００１９】ＮＭＯＳトランジスタＭＮ１８−ＭＮ２２
は、プレートライン駆動回路を形成し、メインワードラ
インが選択される時に対応するプレートラインＳＰＬ０
−ＳＰＬ３に、プレートライン駆動信号ＭＰＬ＿ＤＲＶ
を伝達する。これに対して、メインワードラインが選択
されない時、プレートライン駆動回路は、対応するプレ
ートラインＳＰＬ０−ＳＰＬ３が接地電圧レベルを有す
る非選択されたメインワードラインに連結させる。
は、プレートライン駆動回路を形成し、メインワードラ
インが選択される時に対応するプレートラインＳＰＬ０
−ＳＰＬ３に、プレートライン駆動信号ＭＰＬ＿ＤＲＶ
を伝達する。これに対して、メインワードラインが選択
されない時、プレートライン駆動回路は、対応するプレ
ートラインＳＰＬ０−ＳＰＬ３が接地電圧レベルを有す
る非選択されたメインワードラインに連結させる。
【００２０】図４は、図３に使用される制御信号の動作
タイミングを示す図である。そして、本発明による強誘
電体ＲＡＭ装置の動作を、図３及び図４を参照して説明
する。
タイミングを示す図である。そして、本発明による強誘
電体ＲＡＭ装置の動作を、図３及び図４を参照して説明
する。
【００２１】図４に示すように、プリチャージイネーブ
ル信号ＳＰＬ＿ＰＲＥ−ＥＮがハイレベルに維持される
時（又は、リード／ライト動作が実行されない時）、プ
レートラインプリチャージ用ＮＭＯＳトランジスタＭＮ
１０−ＭＮ１６はタンオンがなされ、その結果、メイン
ワードラインＭＷＬ０に対応するプレートラインＳＰＬ
０−ＳＰＬ３は接地される。これはスタンドバイモード
の時、又はリード／ライト動作サイクルの区間におい
て、プレートラインの電位が変動されることを防止する
ためである。
ル信号ＳＰＬ＿ＰＲＥ−ＥＮがハイレベルに維持される
時（又は、リード／ライト動作が実行されない時）、プ
レートラインプリチャージ用ＮＭＯＳトランジスタＭＮ
１０−ＭＮ１６はタンオンがなされ、その結果、メイン
ワードラインＭＷＬ０に対応するプレートラインＳＰＬ
０−ＳＰＬ３は接地される。これはスタンドバイモード
の時、又はリード／ライト動作サイクルの区間におい
て、プレートラインの電位が変動されることを防止する
ためである。
【００２２】図４に示すように、メインワードラインＭ
ＷＬ０はハイレベルを有するように選択される。この
時、サブワードライン駆動及びデコーディング回路１０
０−１０３に各々印加される選択信号Ｓ０−Ｓ３のう
ち、少なくとも１つが活性化される。これによって、活
性化された選択信号に対応するサブワードラインＳＷＬ
ｉが、ハイレベルを有する。又、メインワードラインＭ
ＷＬ０がローハイ遷移を有するに従って、ＮＭＯＳトラ
ンジスタＭＮ２０を通じて、ＮＭＯＳトランジスタＭＮ
１８のゲート電極にはＶＣＣ−Ｖｔｈ（ＶｔｈはＮＭＯ
Ｓトランジスタのしきい値電圧を示す）の電圧が供給さ
れる。こうして、ＮＭＯＳトランジスタＭＮ２０がタン
オフ（又は、シャットオフ）される。
ＷＬ０はハイレベルを有するように選択される。この
時、サブワードライン駆動及びデコーディング回路１０
０−１０３に各々印加される選択信号Ｓ０−Ｓ３のう
ち、少なくとも１つが活性化される。これによって、活
性化された選択信号に対応するサブワードラインＳＷＬ
ｉが、ハイレベルを有する。又、メインワードラインＭ
ＷＬ０がローハイ遷移を有するに従って、ＮＭＯＳトラ
ンジスタＭＮ２０を通じて、ＮＭＯＳトランジスタＭＮ
１８のゲート電極にはＶＣＣ−Ｖｔｈ（ＶｔｈはＮＭＯ
Ｓトランジスタのしきい値電圧を示す）の電圧が供給さ
れる。こうして、ＮＭＯＳトランジスタＭＮ２０がタン
オフ（又は、シャットオフ）される。
【００２３】そして次に、プリチャージイネーブル信号
ＳＰＬ＿ＰＲＥ−ＥＮはハイロー遷移を有するのに対し
て、プレート駆動ライン信号ＭＰＬ＿ＤＲＶはローハイ
遷移を有する。プレート駆動ライン信号ＭＰＬ＿ＤＲＶ
がローレベルからハイレベルに遷移する時、ＮＭＯＳト
ランジスタＭＮ１８のゲート電極ＶＣＣ−Ｖｔｈは、プ
レートライン駆動信号ＭＰＬ＿ＤＲＶの電圧が、電圧降
下なしにプレートラインに十分に伝達されるように、セ
ルフブースティングスキームに従って乗圧される。プレ
ートライン駆動信号ＭＰＬ＿ＤＲＶがプレートラインに
伝達されるに従って、リード／ライト動作が前述のよう
な方法によって実施される。
ＳＰＬ＿ＰＲＥ−ＥＮはハイロー遷移を有するのに対し
て、プレート駆動ライン信号ＭＰＬ＿ＤＲＶはローハイ
遷移を有する。プレート駆動ライン信号ＭＰＬ＿ＤＲＶ
がローレベルからハイレベルに遷移する時、ＮＭＯＳト
ランジスタＭＮ１８のゲート電極ＶＣＣ−Ｖｔｈは、プ
レートライン駆動信号ＭＰＬ＿ＤＲＶの電圧が、電圧降
下なしにプレートラインに十分に伝達されるように、セ
ルフブースティングスキームに従って乗圧される。プレ
ートライン駆動信号ＭＰＬ＿ＤＲＶがプレートラインに
伝達されるに従って、リード／ライト動作が前述のよう
な方法によって実施される。
【００２４】これに対して、非選択されたメインワード
ラインが全てローレベルに維持されるので、非選択され
たメインワードライン各々に対応するＮＭＯＳトランジ
スタＭＮ１８はタンオフされ、その結果、プレートライ
ン駆動信号ＭＰＬ＿ＤＲＶは、非選択されたメインワー
ドライン各々に対応するプレートラインＳＰＬ０−ＳＰ
Ｌ３に伝達されない。即ち、非選択されたメインワード
ラインに各々対応するプレートラインＳＰＬ０−ＳＰＬ
３は、フローティング状態になる。これは隣接した信号
ラインとのカップリングによって、プレートラインの電
位が変化され得ることを意味する。
ラインが全てローレベルに維持されるので、非選択され
たメインワードライン各々に対応するＮＭＯＳトランジ
スタＭＮ１８はタンオフされ、その結果、プレートライ
ン駆動信号ＭＰＬ＿ＤＲＶは、非選択されたメインワー
ドライン各々に対応するプレートラインＳＰＬ０−ＳＰ
Ｌ３に伝達されない。即ち、非選択されたメインワード
ラインに各々対応するプレートラインＳＰＬ０−ＳＰＬ
３は、フローティング状態になる。これは隣接した信号
ラインとのカップリングによって、プレートラインの電
位が変化され得ることを意味する。
【００２５】しかし、非選択されたメインワードライン
各々に対応するＮＭＯＳトランジスタＭＮ２２が、プレ
ートライン駆動信号ＭＰＬ＿ＤＲＶによってタンオンさ
れるので、非選択されたメインワードライン各々に対応
するプレートラインＳＰＬ０−ＳＰＬ３は、タンオンさ
れたＮＭＯＳトランジスタＭＮ２２を通じて対応する接
地電圧レベルの非選択されたメインワードラインに連結
される。即ちこの場合では、非選択メインワードライン
各々に対応するプレートラインＳＰＬ０−ＳＰＬ３は、
フローティングされるというよりむしろ接地されること
となる。
各々に対応するＮＭＯＳトランジスタＭＮ２２が、プレ
ートライン駆動信号ＭＰＬ＿ＤＲＶによってタンオンさ
れるので、非選択されたメインワードライン各々に対応
するプレートラインＳＰＬ０−ＳＰＬ３は、タンオンさ
れたＮＭＯＳトランジスタＭＮ２２を通じて対応する接
地電圧レベルの非選択されたメインワードラインに連結
される。即ちこの場合では、非選択メインワードライン
各々に対応するプレートラインＳＰＬ０−ＳＰＬ３は、
フローティングされるというよりむしろ接地されること
となる。
【００２６】このような状態下で、任意の選択されたサ
ブワードラインに関したメモリセルに／から、データが
ライト／リードされる。次に、図４に示すように、選択
されたメインワードライン信号ＭＷＬ０とプレートライ
ン駆動信号ＭＰＬ＿ＤＲＶはハイロー遷移を有し、プリ
チャージイネーブル信号ＳＰＬ＿ＰＲＥ−ＥＮはローハ
イ遷移を有する。プリチャージイネーブル信号ＳＰＬ＿
ＰＲＥ−ＥＮのローハイ遷移に従って、各メインワード
ラインのプレートラインＳＰＬ０−ＳＰＬ３に各々連結
されたＮＭＯＳトランジスタＭＮ１０〜ＭＮ１６がタン
オンされ、その結果、プレートラインが接地電圧でプリ
チャージされる。
ブワードラインに関したメモリセルに／から、データが
ライト／リードされる。次に、図４に示すように、選択
されたメインワードライン信号ＭＷＬ０とプレートライ
ン駆動信号ＭＰＬ＿ＤＲＶはハイロー遷移を有し、プリ
チャージイネーブル信号ＳＰＬ＿ＰＲＥ−ＥＮはローハ
イ遷移を有する。プリチャージイネーブル信号ＳＰＬ＿
ＰＲＥ−ＥＮのローハイ遷移に従って、各メインワード
ラインのプレートラインＳＰＬ０−ＳＰＬ３に各々連結
されたＮＭＯＳトランジスタＭＮ１０〜ＭＮ１６がタン
オンされ、その結果、プレートラインが接地電圧でプリ
チャージされる。
【００２７】
【発明の効果】本発明の不揮発性半導体メモリ装置によ
れば、前述のように、正常動作モードの間、非選択され
たメインワードラインとそれに対応するプレートライン
を連結することによって非選択されたメインワードライ
ンに対応するプレートラインがフローティングされるこ
とを防止できる。
れば、前述のように、正常動作モードの間、非選択され
たメインワードラインとそれに対応するプレートライン
を連結することによって非選択されたメインワードライ
ンに対応するプレートラインがフローティングされるこ
とを防止できる。
【図１】１Ｔ／１Ｃ構造のメモリセルの一例を示す回路
図である。
図である。
【図２】強誘電体キャパシタのヒステリシス特性の一例
を示す図である。
を示す図である。
【図３】本発明による不揮発性メモリ装置の一実施の形
態である強誘電体ＲＡＭ装置を示す回路図である。
態である強誘電体ＲＡＭ装置を示す回路図である。
【図４】図３の強誘電体ＲＡＭ装置に使用される制御信
号の動作タイミングを示す図である。
号の動作タイミングを示す図である。
１００〜１０３ サブ−ワードライン駆動及びデコー
ディング回路(SWLデコーダー＆ドライバー) ＭＷＬ メインワードライン ＳＷＬ サブワードライン Ｓ０〜Ｓ３ 選択信号 ＭＣ メモリセル ＳＰＬ プレートライン ＢＬｊ，ＢＬｊＢ ビットライン ＭＮ１０〜ＭＮ２２ トランジスタ ＳＰＬ＿ＰＲＥ＿ＥＮ プリチャージイネーブル信号 ＭＰＬ＿ＤＲＶ プレートライン駆動信号
ディング回路(SWLデコーダー＆ドライバー) ＭＷＬ メインワードライン ＳＷＬ サブワードライン Ｓ０〜Ｓ３ 選択信号 ＭＣ メモリセル ＳＰＬ プレートライン ＢＬｊ，ＢＬｊＢ ビットライン ＭＮ１０〜ＭＮ２２ トランジスタ ＳＰＬ＿ＰＲＥ＿ＥＮ プリチャージイネーブル信号 ＭＰＬ＿ＤＲＶ プレートライン駆動信号
Claims (5)
- 【請求項１】 第１ワードラインと前記第１ワードライ
ンに対応する複数の第２ワードラインと、 前記第２ワードラインに各々対応する複数のプレートラ
インと、 前記第２ワードライン各々に連結され、各々が電荷伝達
トランジスタと強誘電体キャパシタを有する複数のメモ
リセルと、 前記プレートラインに共通に連結されたプレートライン
駆動回路とを含み、 前記プレートライン駆動回路は、前記第１ワードライン
が選択される時、前記プレートラインにプレートライン
駆動信号を伝達し、前記第１ワードラインが選択されな
い時、前記プレートラインを前記非選択された第１ワー
ドラインに連結する、ことを特徴とする不揮発性半導体
メモリ装置。 - 【請求項２】 請求項１に記載の不揮発性半導体メモリ
装置において、 前記プレートライン駆動回路は、 前記第１ワードライン上の信号に応じて、前記プレート
ラインに前記プレートライン駆動信号を同時に伝達する
第１スイッチ素子と、 前記プレートライン駆動信号が活性化される時、前記プ
レートラインと前記第１ワードラインを電気的に連結す
る第２スイッチ素子と、を含む、 ことを特徴とする不揮発性半導体メモリ装置。 - 【請求項３】 請求項２に記載の不揮発性半導体メモリ
装置において、 前記第１及び第２スイッチ素子はＮ-ＭＯＳトランジス
タで各々構成される、 ことを特徴とする不揮発性半導体メモリ装置。 - 【請求項４】 請求項３に記載の不揮発性半導体メモリ
装置において、 前記第１スイッチ素子の制御電極と前記第１ワードライ
ンとの間に連結された第３スイッチ素子をさらに含み、 前記第３スイッチ素子は、前記第１ワードラインが選択
される時、前記制御電極の電圧が乗圧されるようにシャ
ットオフされるＮ-ＭＯＳトランジスタで構成される、
ことを特徴とする不揮発性半導体メモリ装置。 - 【請求項５】 請求項１に記載の不揮発性半導体メモリ
装置において、 前記プレートラインに各々連結され、対応するプレート
ラインを接地させるプリチャージトランジスタをさらに
含み、 前記プリチャージトランジスタは、プリチャージイネー
ブル信号によって共通に制御される、ことを特徴とする
不揮発性半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0064055A KR100381958B1 (ko) | 2000-10-30 | 2000-10-30 | 강유전체 램 장치 |
| KR2000P-64055 | 2000-10-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002184171A true JP2002184171A (ja) | 2002-06-28 |
| JP3998447B2 JP3998447B2 (ja) | 2007-10-24 |
Family
ID=19696202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001311653A Expired - Fee Related JP3998447B2 (ja) | 2000-10-30 | 2001-10-09 | 不揮発性半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6504748B2 (ja) |
| JP (1) | JP3998447B2 (ja) |
| KR (1) | KR100381958B1 (ja) |
| TW (1) | TW519642B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006127741A (ja) * | 2004-10-28 | 2006-05-18 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| US7106616B2 (en) | 2004-04-05 | 2006-09-12 | Oki Electric Industry Co., Ltd. | Ferroelectric memory with improved life span |
| US7978913B2 (en) | 2004-11-26 | 2011-07-12 | Snell & Wilcox Limited | Image segmentation based on processing of a graph |
| US8174901B2 (en) | 2009-03-12 | 2012-05-08 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ITMI20020793A1 (it) * | 2002-04-15 | 2003-10-15 | St Microelectronics Srl | Memoria a semiconduttore feram |
| KR100506059B1 (ko) * | 2002-12-09 | 2005-08-05 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| US7046578B2 (en) | 2004-08-23 | 2006-05-16 | Micron Technology, Inc. | Method and apparatus for memory device wordline |
| KR101783933B1 (ko) * | 2010-11-23 | 2017-10-11 | 한국전자통신연구원 | 메모리 셀 및 이를 이용한 메모리 장치 |
| US10460787B1 (en) * | 2018-05-16 | 2019-10-29 | Palo Alto Research Center Incorporated | Selection circuit usable with ferroelectric memory |
| CN109179837B (zh) * | 2018-10-10 | 2021-07-16 | 铜陵市吉烨净水材料有限公司 | 一种多重过滤污水蒸馏净化收集装置 |
| US10847207B2 (en) | 2019-04-08 | 2020-11-24 | Micron Technology, Inc. | Apparatuses and methods for controlling driving signals in semiconductor devices |
| US10910027B2 (en) | 2019-04-12 | 2021-02-02 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
| US10854272B1 (en) | 2019-06-24 | 2020-12-01 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
| US10854273B1 (en) | 2019-06-24 | 2020-12-01 | Micron Technology, Inc. | Apparatuses and methods for controlling word drivers |
| US10937476B2 (en) | 2019-06-24 | 2021-03-02 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
| US10854274B1 (en) | 2019-09-26 | 2020-12-01 | Micron Technology, Inc. | Apparatuses and methods for dynamic timing of row pull down operations |
| US11205470B2 (en) | 2020-04-20 | 2021-12-21 | Micron Technology, Inc. | Apparatuses and methods for providing main word line signal with dynamic well |
| US11521979B2 (en) * | 2020-12-04 | 2022-12-06 | Micron Technology, Inc. | Power gating in a memory device |
| US11990175B2 (en) | 2022-04-01 | 2024-05-21 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4946710A (en) | 1987-06-02 | 1990-08-07 | National Semiconductor Corporation | Method for preparing PLZT, PZT and PLT sol-gels and fabricating ferroelectric thin films |
| JPH08329686A (ja) * | 1995-03-27 | 1996-12-13 | Sony Corp | 強誘電体記憶装置 |
| US5598366A (en) * | 1995-08-16 | 1997-01-28 | Ramtron International Corporation | Ferroelectric nonvolatile random access memory utilizing self-bootstrapping plate line segment drivers |
| JP3813715B2 (ja) * | 1997-11-18 | 2006-08-23 | 株式会社東芝 | 半導体記憶装置及びそのデータ読み出し方法 |
| US6377494B1 (en) * | 1999-07-07 | 2002-04-23 | Seiko Epson Corporation | Semiconductor device and electronic apparatus |
-
2000
- 2000-10-30 KR KR10-2000-0064055A patent/KR100381958B1/ko not_active IP Right Cessation
-
2001
- 2001-06-18 TW TW090114715A patent/TW519642B/zh not_active IP Right Cessation
- 2001-08-16 US US09/931,617 patent/US6504748B2/en not_active Expired - Fee Related
- 2001-10-09 JP JP2001311653A patent/JP3998447B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8174901B2 (en) | 2009-03-12 | 2012-05-08 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100381958B1 (ko) | 2003-04-26 |
| JP3998447B2 (ja) | 2007-10-24 |
| US20020051377A1 (en) | 2002-05-02 |
| TW519642B (en) | 2003-02-01 |
| KR20020033882A (ko) | 2002-05-08 |
| US6504748B2 (en) | 2003-01-07 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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