KR20050014171A - 불휘발성 강유전체 메모리 장치 - Google Patents

불휘발성 강유전체 메모리 장치

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Abstract

본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로써, 특히 서브 셀 어레이 블럭 단위로 플레이트 라인을 공통으로 사용하여 고집적 셀을 구현할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 리드 동작 모드시 셀 어레이 블럭으로부터 인가된 리드 데이타를 공통 데이타 버스부를 통해 타이밍 데이타 레지스터 어레이부에 저장하고, 라이트 동작 모드시 타이밍 데이타 레지스터 어레이부에 저장된 리드 데이타 또는 타이밍 데이타 버퍼부로부터 인가되는 입력 데이타를 공통 데이타 버스부를 통해 셀 어레이 블럭에 저장하는 불휘발성 강유전체 메모리 장치에 있어서, 셀 어레이 블럭의 플레이트 라인을 공통으로 사용하여 셀 사이즈를 줄일 수 있도록 한다.

Description

불휘발성 강유전체 메모리 장치{Non-volatile ferroelectric memory device}
본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로써, 특히 셀 어레이 블럭의 플레이트 라인 구조를 개선하여 고집적 셀을 구현할 수 있도록 하는 기술이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 대한민국 특허 출원 제 2001-57275호에 개시된 바 있다.
반도체 메모리의 디자인 룰(Design Rule)이 작아지면서 이러한 불휘발성 강유전체 메모리의 셀 사이즈도 점점 작아지게 된다. 그런데, 셀 어레이의 로오 마다 플레이트 라인을 구별하여 사용할 경우 셀 면적을 줄일 수 없게 된다. 특히, 3차원 셀을 형성할 경우 셀 어레이별로 플레이트 라인을 구별하기가 더욱 어렵기 때문에 고집적 셀을 구현하기 어려운 문제점이 있다.
또한, 이러한 종래의 불휘발성 강유전체 메모리는 플레이트 라인을 식각할경우 플라즈마 분위기에 강유전체 물질이 노출됨으로써 강유전체 소자의 막이 플라즈마 데미지(Damage)를 받게 되어 열화된다. 이에 따라, 강유전체 소자의 결정화가 잘 이루어지지 않고, 셀 어레이 내에서 셀 특성 분포에 따른 특성 열화가 발생하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 서브 셀 어레이 블럭 단위로 플레이트 라인을 공통으로 사용하여 고집적 셀을 구현할 수 있도록 하는데 그 목적이 있다.
도 1은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 구성도.
도 2는 도 1의 셀 어레이 블럭에 관한 상세 구성도.
도 3은 도 2의 메인 비트라인 풀업 제어부에 관한 상세 회로도.
도 4는 도 2의 메인 비트라인 센싱 로드부에 관한 상세 회로도.
도 5는 도 2의 컬럼 선택 스위치부에 관한 상세 회로도.
도 6은 도 2의 서브 셀 어레이 블럭에 관한 상세 회로도.
도 7은 도 6의 서브 셀 어레이 블럭에 관한 레이아웃 구성도.
도 8은 도 6의 단위 서브 셀 어레이에 관한 공정 단면도.
도 9 내지 도 12는 본 발명의 서브 셀 어레이 블럭에서 플레이트 라인 및 워드라인 어레이에 관한 실시예들.
도 13은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 모드시 동작 타이밍도.
도 14는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 모드시 동작 타이밍도.
상기한 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 장치는, 하나의 메인 비트라인에 복수개의 서브 비트라인이 연결되고, 서브 비트라인에 각각 복수개의 단위 셀을 갖는 단위 서브 셀 어레이가 구성된 불휘발성 강유전체 메모리 장치에 있어서, 단위 서브 셀 어레이에 포함된 각 단위 셀들에 연결되는 플레이트 라인이 공통으로 연결됨을 특징으로 한다.
또한, 본 발명은 플레이트 라인이 공통 연결된 서브 셀 어레이 블럭을 복수개 구비하는 셀 어레이 블럭; 및 복수개의 서브 셀 어레이 블럭의 일측 방향에 형성되어 플레이트 라인의 디코딩을 제어하여 하나의 서브 셀 어레이 블럭 단위로 플레이트 라인을 구동하는 플레이트 라인 구동부를 구비함을 특징으로 한다.
또한, 본 발명은 복수개의 단위 셀과 연결된 서브 비트라인과, 메인 비트라인을 구비하는 단위 서브 셀 어레이가 복수개 구비되어 하나의 서브 셀 어레이 블럭을 형성하고, 단위 서브 셀 어레이는 복수개의 단위 셀에 각각 포함된 스위칭 소자의 스토리지 노드와 연결된 복수개의 버텀 전극; 복수개의 버텀 전극이 형성된 영역 전체를 커버하는 면적으로 적층된 강유전체층; 강유전체층의 상부에 적층되는 탑 전극; 및 탑 전극의 소정 영역과 컨택플러그를 통하여 전기적 접속을 이루도록 적층된 하나의 플레이트 라인을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 불휘발성 강유전체 메모리 장치에 관한 구성도이다.
본 발명은 타이밍 데이타 버퍼부(100), 데이타 버퍼 버스부(200), 타이밍 데이타 레지스터 어레이부(300), 복수개의 셀 어레이 블럭(400,402) 및 공통 데이타 버스부(500)를 구비한다.
셀 어레이 블럭(400,402)은 데이타 저장을 위한 복수개의 셀 어레이를 구비한다. 특히, 복수개의 셀 어레이 블럭(400)은 공통 데이타 버스부(500)의 상부에 배치되고, 복수개의 셀 어레이 블럭(402)은 공통 데이타 버스부(500)의 하부에 배치된다. 그리고, 복수개의 셀 어레이 블럭(400,402)이 공통 데이타 버스부(500)를 공유하도록 하는 구조를 갖는다.
또한, 본 발명의 셀 어레이 블럭(400)은 서브 비트라인 및 메인 비트라인을 구비하고 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인 센싱전압을 유도하는 비트라인 셀 어레이를 갖는다.
타이밍 데이타 버퍼부(100)는 데이타 버퍼 버스부(200)를 통해 타이밍 데이타 레지스터 어레이부(300)와 연결된다. 타이밍 데이타 레지스터 어레이부(300)는 공통 데이타 버스부(500)의 데이타를 센싱시 데이타의 전압 레벨이 센싱감지 임계전압을 지나는 시간을 기준으로 데이타 하이와 데이타 로우를 판별한다.
이러한 구성을 갖는 본 발명은, 리드 동작 모드시 셀 어레이 블럭(400)에서 리드된 데이타가 공통 데이타 버스부(500)를 통해 타이밍 데이타 레지스터 어레이부(300)에 저장된다. 그리고, 타이밍 데이타 레지스터 어레이부(300)에 저장된 리드 데이타는 데이타 버퍼 버스부(200)를 통해 타이밍 데이타 버퍼부(100)로 출력된다.
반면에, 라이트 동작 모드시 타이밍 데이타 버퍼부(100)를 통해 입력된 입력 데이타는 데이타 버퍼 버스부(200)를 통해 타이밍 데이타 레지스터 어레이부(300)에 저장된다. 그리고, 타이밍 데이타 레지스터 어레이부(300)에 저장된 입력 데이타 또는 리드 데이타는 공통 데이타 버스부(500)를 통해 셀 어레이 블럭(400)에 라이트된다.
도 2는 도 1의 셀 어레이 블럭(400)에 관한 상세 구성도이다.
셀 어레이 블럭(400)은 MBL(Main Bit Line) 풀업(Pull Up) 제어부(410), 메인 비트라인 센싱 로드부(420), 복수개의 서브 셀 어레이 블럭(430) 및 컬럼 선택 스위치부(440)를 구비한다.
여기서, 복수개의 서브 셀 어레이 블럭(430)의 메인 비트라인은 컬럼 선택 스위치부(440)를 통해 공통 데이타 버스부(500)와 연결된다. 그리고, 복수개의 서브 셀 어레이 블럭(430) 각각은 서브 셀 어레이 블럭 SCA_B 단위에서 서브 비트라인 SBL에 연결된 셀을 기준으로 플레이트 영역을 공유하여 사용한다.
도 3은 도 2의 MBL 풀업 제어부(410)에 관한 상세 회로도이다.
MBL 풀업 제어부(410)는 프리차지시 메인 비트라인 MBL을 풀업 시키기 위한 PMOS트랜지스터 P1를 구비한다. PMOS트랜지스터 P1의 소스 단자는 전원전압 VCC 인가단에 연결되고, 드레인 단자는 메인 비트라인 MBL에 연결되며, 게이트 단자를 통해 메인 비트라인 풀업 제어신호 MBLPUC가 인가된다.
도 4는 도 2의 메인 비트라인 센싱 로드부(420)에 관한 상세 회로도이다.
메인 비트라인 센싱 로드부(420)는 메인 비트라인 MBL의 센싱 로드를 제어하는 PMOS트랜지스터 P2를 구비한다. PMOS트랜지스터 P2의 소스 단자는 전원전압 VCC 인가단 사이에 연결되고, 드레인 단자는 메인 비트라인 MBL에 연결되며, 게이트 단자를 통해 메인 비트라인 제어신호 MBLC가 인가된다.
도 5는 도 2의 컬럼 선택 스위치부(440)에 관한 상세 회로도이다.
컬럼 선택 스위치부(440)는 NMOS트랜지스터 N1 및 PMOS트랜지스터 P3를 구비한다. 여기서, NMOS트랜지스터 N1는 메인 비트라인 MBL과 공통 데이타 버스부(500) 사이에 연결되어 게이트 단자를 통해 컬럼 선택 신호 CSN가 인가된다. 또한, PMOS트랜지스터 P3는 메인 비트라인 MBL과 공통 데이타 버스부(500) 사이에 연결되어 게이트 단자를 통해 컬럼 선택 신호 CSP가 인가된다.
도 6은 도 2의 서브 셀 어레이 블럭(430)에 관한 상세 회로도이다.
서브 셀 어레이 블럭(430)은 복수개의 서브 셀 어레이 블럭 SCA_B으로 구성된다. 그리고, 하나의 서브 셀 어레이 블럭 SCA_B은 로오 방향으로 복수개의 단위서브 셀 어레이 SCA를 구비한다.
여기서, 서브 셀 어레이 블럭 SCA_B의 각각의 메인 비트라인 MBL은 복수개의 서브 비트라인 SBL 중에서 하나의 서브 비트라인 SBL과 선택적으로 연결된다. 즉, 복수개의 서브 비트라인 선택 신호 SBSW1 중 어느 하나의 활성화시 해당하는 NMOS트랜지스터 N6가 턴온되어 하나의 서브 비트라인 SBL을 활성화시킨다. 또한, 하나의 서브 비트라인 SBL<0>에는 복수개의 셀 C1,C3이 연결된다. 그리고, 하나의 서브 비트라인 SBL<m>에는 복수개의 셀 C2,C4이 연결된다.
서브 비트라인 SBL은 서브 비트라인 풀다운 신호 SBPD의 활성화시 NMOS트랜지스터 N4의 턴온에 따라 그라운드 레벨로 풀다운 된다. 그리고, 서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL에 공급되는 전원을 제어하기 위한 신호이다. 즉, 저전압에서는 전원전압 VCC 보다 높은 전압을 생성하여 서브 비트라인 SBL에 공급한다.
그리고, 서브 비트라인 선택 신호 SBSW2는 NMOS트랜지스터 N5의 스위칭에 따라 서브 비트라인 풀업 신호 SBPU 인가단과 서브 비트라인 SBL 사이의 연결을 제어한다.
또한, NMOS트랜지스터 N3는 NMOS트랜지스터 N2와 메인 비트라인 MBL 사이에 연결되고, 게이트 단자가 서브 비트라인 SBL과 연결된다. NMOS트랜지스터 N2는 접지전압단과 NMOS트랜지스터 N3 사이에 연결되고, 게이트를 통해 메인 비트라인 풀다운 신호 MBPD가 인가되어 메인 비트라인 MBL의 센싱 전압을 조정한다.
이러한 구성을 갖는 서브 셀 어레이 블럭(430)은 하나의 서브 셀 어레이 블럭 SCA_B에서 플레이트 라인 PL을 공통으로 사용한다. 예를 들어, 서브 셀 어레이 블럭 SCA_B에서 복수개의 단위 셀 C1~C4는 플레이트 라인을 공통으로 사용한다. 이때, 하나의 워드라인 WL<0>이 활성화될 경우 동일한 워드라인 WL<0>에 연결된 단위 셀 C1,C2는 동시에 활성화되고, 나머지 워드라인 WL<n>에 연결된 단위 셀 C3,C4는 비활성화 상태를 유지한다.
도 7은 도 6의 서브 셀 어레이 블럭 SCA_B에 관한 간략한 레이아웃 구성도이다.
서브 셀 어레이 블럭 SCA_B은 컬럼 및 로오 방향으로 배열된 복수개의 단위 셀 C1~C4들이 하나의 플레이트 라인 PL을 공통으로 사용한다. 복수개의 단위 셀 C1~C4들의 탑전극 TE(Top Electrode)은 하나의 플레이트 라인 PL과 공통 연결된다. 그리고, 복수개의 단위 셀 C1~C4들의 버텀 전극 BE(Bottom Electrode)은 각각의 단위 셀 C1~C4 마다 하나씩 구성된다.
도 8은 도 6의 단위 서브 셀 어레이 SCA에 관한 공정 단면도이다.
단위 셀 C의 트랜지스터 T의 일단은 스토리지 노드 SN와 연결되고, 트랜지스터 T의 다른 일단은 서브 비트라인 SBL과 연결되며, 트랜지스터 T의 게이트 단자는 워드라인 WL이 연결된다. 그리고, 스토리지 노드 SN의 상부에는 강유전체층(Ferroelectric Layer) FC의 버텀전극 BE이 각각 형성된다.
또한, 강유전체층 FC의 상부에는 탑 전극 TE이 형성되고, 탑 전극 TE의 상측으로 메인 비트라인 MBL이 형성된다. 탑 전극 TE의 일측 끝단에는 탑 전극 TE과 연결되어 후술하는 플레이트 라인 구동부와 연결되는 하나의 플레이트 라인 PL이형성된다.
여기서, 버텀 전극 BE는 각각의 단위 셀 C마다 한개씩 구성되고, 하나의 플레이트 라인 PL과 연결된 하나의 탑 전극 TE는 복수개의 단위 서브 셀 어레이 SCA에 공통으로 연결된다.
도 9는 본 발명의 서브 셀 어레이 블럭(430)에서 플레이트 라인 PL 어레이에 관한 구성을 나타낸다.
복수개의 서브 셀 어레이 블럭(430)은 로오 및 컬럼 방향으로 복수개의 서브 셀 어레이 블럭 SCA_B이 배열된다. 그리고, 하나의 서브 셀 어레이 블럭 SCA_B은 복수개의 단위 서브 셀 어레이 SCA를 구비한다. 복수개의 서브 셀 어레이 블럭 (430)의 일측 방향에는 플레이트 라인 PL의 디코딩을 제어하여 플레이트 라인 PL을 선택적으로 구동하기 위한 플레이트 라인 구동부(431)를 구비한다.
여기서, 로오 방향으로 복수개 구비된 서브 셀 어레이 블럭 SCA_B과 하나의 플레이트 라인 구동부(431)의 구성을 포함하여 플레이트 라인 어레이 그룹 PLAG으로 정의한다. 이러한 플레이트 라인 어레이 그룹 PLAG은 컬럼 방향으로 복수개 구비된다.
하나의 플레이트 라인 어레이 그룹 PLAG(0)은 플레이트 라인 구동부(431)의 제어에 따라 복수개의 플레이트 라인 구동신호 PL<m>를 출력한다. 각각의 플레이트 라인 구동신호 PL<m>는 이와 대응하는 한개의 서브 셀 어레이 블럭 SCA_B만 구동한다.
즉, 하나의 플레이트 라인 어레이 그룹 PLAG(0)에서 플레이트 라인 구동신호PL<0>는 플레이트 라인 구동부(431)에서 가장 가까운 서브 셀 어레이 블럭 SCA_B(00)만 구동하고, 플레이트 라인 구동신호 PL<m>는 플레이트 라인 구동부(431)에서 가장 먼 서브 셀 어레이 블럭 SCA_B(0m)만 구동한다.
도 10은 본 발명의 서브 셀 어레이 블럭(430)에서 플레이트 라인 PL 및 워드라인 WL 어레이에 관한 구성을 나타낸다.
도 10의 실시예에서 서브 셀 어레이 블럭(430)은 로오 및 컬럼 방향으로 복수개의 서브 셀 어레이 블럭 SCA_B이 배열된다. 그리고, 하나의 서브 셀 어레이 블럭 SCA_B은 복수개의 단위 서브 셀 어레이 SCA를 구비한다. 복수개의 서브 셀 어레이 블럭 SCA_B의 일측 방향에는 플레이트 라인 PL 및 워드라인 WL의 디코딩을 제어하여 플레이트 라인 PL 및 워드라인 WL을 선택적으로 구동하기 위한 워드라인/플레이트 라인 구동부(432)를 구비한다.
워드라인/플레이트 라인 구동부(432)는 복수개의 워드라인 구동신호 WL<n> 및 복수개의 플레이트 라인 구동신호 PL<m>를 출력한다. 여기서, 각각의 워드라인 구동신호 WL<n>는 각각의 서브 셀 어레이 블럭 SCA_B에서 공통으로 사용한다. 즉, 워드라인 구동신호 WL<n>는 워드라인/플레이트 라인 구동부(432)에서 가장 먼 서브 셀 어레이 블럭 SCA_B(00)부터 가장 가까운 서브 셀 어레이 블럭 SCA_B(0m)까지 모두 구동할 수 있도록 한다.
그리고, 각각의 플레이트 라인 구동신호 PL<m>는 이와 대응하는 한개의 서브 셀 어레이 블럭 SCA_B만 구동한다. 즉, 플레이트 라인 구동신호 PL<0>는 워드라인/플레이트 라인 구동부(432)에서 가장 먼 서브 셀 어레이 블럭 SCA_B(00)만 구동하고, 플레이트 라인 구동신호 PL<m>는 워드라인/플레이트 라인 구동부(432)에서 가장 가까운 서브 셀 어레이 블럭 SCA(0m)만 구동한다.
도 11은 본 발명의 서브 셀 어레이 블럭(430)에서 플레이트 라인 PL 및 워드라인 WL 어레이에 관한 다른 실시예를 나타낸다.
도 11의 실시예에서 서브 셀 어레이 블럭(430)은 로오 및 컬럼 방향으로 복수개의 서브 셀 어레이 블럭 SCA_B이 배열된다. 그리고, 하나의 서브 셀 어레이 블럭 SCA_B은 복수개의 단위 서브 셀 어레이 SCA를 구비한다.
서브 셀 어레이 블럭 SCA_B의 일측 방향에는 워드라인 WL의 디코딩을 제어하여 워드라인 WL을 선택적으로 구동하기 위한 워드라인 구동부(433)를 구비한다. 그리고, 서브 셀 어레이 블럭 SCA_B의 다른 일측 방향에는 플레이트 라인 PL의 디코딩을 제어하여 플레이트 라인 PL을 선택적으로 구동하기 위한 플레이트 라인 구동부(434)를 구비한다. 즉, 워드라인 구동부(433)와 플레이트 라인 구동부(434)는 서브 셀 어레이 블럭 SCA_B을 기준으로 서로 반대 방향에 위치한다.
워드라인 구동부(433)는 복수개의 워드라인 구동신호 WL<n>를 출력하고, 플레이트 라인 구동부(434)는 복수개의 플레이트 라인 구동신호 PL<m>를 출력한다. 여기서, 각각의 워드라인 구동신호 WL<n>는 각각의 서브 셀 어레이 블럭 SCA_B에서 공통으로 사용한다. 즉, 워드라인 구동신호 WL<n>는 워드라인 라인 구동부(433)에서 가장 가까운 서브 셀 어레이 블럭 SCA_B(00)부터 가장 먼 서브 셀 어레이 블럭 SCA_B(0m)까지 모두 구동할 수 있도록 한다.
그리고, 각각의 플레이트 라인 구동신호 PL<m>는 이와 대응하는 한개의 서브셀 어레이 블럭 SCA_B만 구동한다. 즉, 플레이트 라인 구동신호 PL<0>는 플레이트 라인 구동부(434)에서 가장 먼 서브 셀 어레이 블럭 SCA_B(00)만 구동하고, 플레이트 라인 구동신호 PL<m>는 플레이트 라인 구동부(434)에서 가장 가까운 서브 셀 어레이 블럭 SCA_B(0m)만 구동한다.
도 12는 본 발명의 서브 셀 어레이 블럭(430)에서 플레이트 라인 PL 및 워드라인 WL 어레이에 관한 또 다른 실시예를 나타낸다.
도 12의 실시예에서 서브 셀 어레이 블럭(430)은 로오 및 컬럼 방향으로 복수개의 서브 셀 어레이 블럭 SCA_B이 배열된다. 그리고, 하나의 서브 셀 어레이 블럭 SCA_B은 복수개의 단위 서브 셀 어레이 SCA를 구비한다.
서브 셀 어레이 블럭 SCA_B의 일측 방향에는 워드라인 WL의 디코딩을 제어하여 워드라인 WL을 선택적으로 구동하기 위한 글로벌 워드라인 구동부(435)를 구비한다. 그리고, 서브 셀 어레이 블럭 SCA_B의 다른 일측 방향에는 플레이트 라인 PL의 디코딩을 제어하여 플레이트 라인 PL을 선택적으로 구동하기 위한 플레이트 라인 구동부(437)를 구비한다. 즉, 워드라인 구동부(433)와 플레이트 라인 구동부(434)는 서브 셀 어레이 블럭 SCA_B을 기준으로 서로 반대 방향에 위치한다. 또한, 각각의 서브 셀 어레이 블럭 SCA_B 사이에는 글로벌 워드라인 G_WL 사이의 연결을 제어하기 위한 로컬 워드라인 구동부(436)를 복수개 구비한다.
글로벌 워드라인 구동부(435)는 복수개의 글로벌 워드라인 구동신호 G_WL<n>를 출력하고, 플레이트 라인 구동부(437)는 복수개의 플레이트 라인 구동신호 PL<m>를 출력한다. 그리고, 로컬 워드라인 구동부(436)는 서브 셀 어레이 블럭SCA_B간의 워드라인 연결을 제어하기 위한 워드라인 구동신호 WL<n>를 출력한다.
여기서, 각각의 글로벌 워드라인 구동신호 G_WL<n>는 각각의 서브 셀 어레이 블럭 SCA_B에서 공통으로 사용한다. 즉, 워드라인 구동신호 WL<n>는 글로벌 워드라인 라인 구동부(435)에서 가장 가까운 서브 셀 어레이 블럭 SCA_B(00)부터 가장 먼 서브 셀 어레이 블럭 SCA_B(0m)까지 모두 구동할 수 있도록 한다.
그리고, 각각의 플레이트 라인 구동신호 PL<m>는 이와 대응하는 한개의 서브 셀 어레이 블럭 SCA_B만 구동한다. 즉, 플레이트 라인 구동신호 PL<0>는 플레이트 라인 구동부(434)에서 가장 먼 서브 셀 어레이 블럭 SCA_B(00)만 구동하고, 플레이트 라인 구동신호 PL<m>는 플레이트 라인 구동부(434)에서 가장 가까운 서브 셀 어레이 블럭 SCA_B(0m)만 구동한다.
또한, 각각의 워드라인 구동신호 WL<n>는 이와 대응하는 한개의 서브 셀 어레이 블럭 SCA_B에 연결된 워드라인 WL만 구동한다. 즉, 로컬 워드라인 구동부(436)는 글로벌 워드라인 G_WL의 입력에 따라 해당하는 서브 셀 어레이 블럭 SCA_B를 제어하기 위한 워드라인 WL을 인에이블시킨다.
한편, 도 13은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 모드시 동작 타이밍도이다.
먼저, t1구간의 진입시 칩 선택 신호 CSB 및 라이트 인에이블 신호 /WE가 로우로 디스에이블 되면, 라이트 모드 엑티브 상태가 된다. 이때, 서브 비트라인 풀다운 신호 SBPD 및 메인 비트라인 제어신호 MBLC가 로우로 디스에이블된다. 그리고, 메인 비트라인 풀업 제어신호 MBLPUC가 하이로 인에이블된다.
이후에, t2구간의 진입시 워드라인 WL 및 플레이트 라인 PL이 펌핑전압 VPP 레벨로 인에이블되면 서브 비트라인 SBL의 전압 레벨이 상승한다. 그리고, 컬럼 선택 신호 CSN가 인에이블되어 메인 비트라인 MBL과 공통 데이타 버스(500)가 연결된다.
다음에, 데이타 센싱 구간인 t3 구간의 진입시 센스앰프 인에이블 신호 SEN가 인에이블되어 메인 비트라인 MBL에 셀 데이타가 인가된다.
이후에, t4 구간의 진입시 플레이트 라인 PL 및 서브 비트라인 SBL이 로우로 디스에이블되고, 서브 비트라인 선택 신호 SBSW2가 하이로 인에이블된다.
t5구간에서는 히든 데이타 "1"을 기록한다. t5구간의 진입시 워드라인 WL 전압이 상승하고, 서브 비트라인 풀업 신호 SBPU신호의 인에이블에 따라 서브 비트라인 선택신호 SBSW2가 펌핑전압 VPP 레벨로 인에이블 된다. 이에 따라, 서브 비트라인 SBL의 전압 레벨이 펌핑전압 VPP 레벨로 상승한다.
다음에, t6 구간에서는 라이트 인에이블 신호 /WE의 인에이블에 따라 데이타를 기록할 수 있다. t6구간의 진입시 플레이트 라인 PL이 다시 하이로 인에이블된다. 그리고, 서브 비트라인 선택 신호 SBSW1가 펌핑전압 VPP 레벨로 상승하고, 서브 비트라인 선택 신호 SBSW2가 디스에이블된다. 이때, 메인 비트라인 제어신호 MBLC가 하이로 인에이블된다.
따라서, 서브 비트라인 선택 신호 SBSW1가 펌핑전압 VPP 레벨인 구간동안, 서브 비트라인 SBL 및 메인 비트라인 MBL에 인가되는 전압 레벨에 따라 데이타를 메모리 셀에 기록할 수 있다.
이후에, t7 구간의 진입시 워드라인 WL, 플레이트 라인 PL, 서브 비트라인 선택 신호 SBSW1 및 서브 비트라인 풀업 신호 SBPU가 디스에이블된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 인에이블되고, 센스앰프 인에이블 신호 SEN가 디스에이블된다. 또한, 메인 비트라인 풀업 제어신호 MBLPUC가 디스에이블되어 메인 비트라인 MBL을 전원전압 VCC 레벨로 프리차지 한다. 이때, 컬럼 선택 신호 CSN가 디스에이블되어 메인 비트라인 MBL 및 공통 데이타 버스(500)의 연결을 차단한다.
도 14는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 모드시 동작 타이밍도이다.
먼저, 리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 VCC 레벨을 유지한다. 그리고, t2,t3 구간은 데이타 센싱 구간이다. 또한, t5구간에서는 히든 데이타 "1"을 기록하고, t5 구간 이후에 데이타 출력 유효 구간을 유지한다.
이때, 셀 어레이 블럭(400,402)은 공통 데이타 버스(500)를 통해 외부로부터 입력되는 입력 데이타를 셀에 기록하는 것이 아니라 타이밍 데이타 레지스터 어레이부(300)에 저장된 리드 데이타를 다시 셀에 재저장한다.
이후에, t6구간에서는 리드된 데이타를 다시 재저장한다. 즉, 서브 비트라인 선택 신호 SBSW1가 하이 레벨일 구간 동안에 피드백 디코더 루프에 의해 서브 비트라인 SBL 및 메인 비트라인 MBL에 전압 레벨을 인가한다. 이에 따라, 메모리 셀에 리드 데이타가 재저장된다.
그리고, t6구간동안 셀 어레이 블럭(400,402)에 저장된 데이타 레벨을 센싱하여 공통 데이타 버스(500)를 통해 출력할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 서브 셀 어레이 블럭 단위로 플레이트 라인을 공통으로 사용하여 고집적 셀을 구현할 수 있도록 한다.
둘째, 플레이트 라인의 식각시 플라즈마 분위기에서 강유전체 물질이 노출되는 것을 방지하여 강유전체 막의 손실을 방지할 수 있도록 한다.
셋째, 셀 주변에 탑 전극인 플레이트 라인이 덮이는 구조를 형성하여 결정화가 잘 이루어질 수 있도록 한다.
넷째, 셀 어레이 내에서 위치에 따른 특성 분포에 기인하는 특성의 열화 현상을 방지할 수 있도록 한다.

Claims (18)

  1. 하나의 메인 비트라인에 복수개의 서브 비트라인이 연결되고, 상기 서브 비트라인에 각각 복수개의 단위 셀을 갖는 단위 서브 셀 어레이가 구성된 불휘발성 강유전체 메모리 장치에 있어서,
    상기 단위 서브 셀 어레이에 포함된 각 단위 셀들에 연결되는 플레이트 라인이 공통으로 연결됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  2. 제 1항에 있어서, 상기 플레이트 라인은
    상기 단위 서브 셀 어레이가 복수개 구비되어 하나의 서브 셀 어레이 블럭을 형성하고, 상기 하나의 서브 셀 어레이 블럭 중에서 각각의 메인비트라인에 귀속된 상기 복수개의 단위 서브 셀 어레이들의 플레이트 라인이 공통으로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  3. 제 2항에 있어서, 상기 하나의 서브 셀 어레이 블럭은 셀 어레이 블럭 내에서 로오 및 컬럼 방향으로 복수개 구비됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  4. 제 3항에 있어서, 복수개의 서브 셀 어레이 블럭의 일측 방향에 형성되어 상기 플레이트 라인의 디코딩을 제어하여 하나의 서브 셀 어레이 블럭 단위로 상기플레이트 라인을 구동하는 플레이트 라인 구동부를 더 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  5. 플레이트 라인이 공통 연결된 서브 셀 어레이 블럭을 복수개 구비하는 셀 어레이 블럭; 및
    복수개의 서브 셀 어레이 블럭의 일측 방향에 형성되어 상기 플레이트 라인의 디코딩을 제어하여 하나의 서브 셀 어레이 블럭 단위로 상기 플레이트 라인을 구동하는 플레이트 라인 구동부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  6. 제 5항에 있어서, 상기 서브 셀 어레이 블럭은
    스위칭 소자와 강유전체 캐패시터 소자를 각각 구비하는 복수개의 단위셀;
    상기 복수개의 단위셀과 상기 스위칭 소자를 통해 연결된 서브 비트라인;
    상기 복수개의 단위셀을 선택적으로 구동시키기 위한 복수개의 워드라인; 및
    메인 비트라인을 구비하는 단위 서브 셀 어레이가 복수개 구비됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  7. 제 5항에 있어서, 로오 방향으로 복수개 구비되는 상기 서브 셀 어레이 블럭과 하나의 플레이트 라인 구동부는 하나의 플레이트 라인 어레이 그룹을 형성함을 특징으로 하는 복수개 구비됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  8. 제 5항에 있어서, 상기 하나의 플레이트 라인 어레이 그룹은 상기 셀 어레이 블럭 내에서 컬럼 방향으로 복수개 구비됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  9. 제 5항에 있어서, 상기 플레이트 라인 구동부는
    복수개의 플레이트 라인 구동신호를 출력하되, 각각의 플레이트 라인 구동신호는 이와 대응하는 한개의 서브 셀 어레이 블럭만 구동함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  10. 제 5항에 있어서, 상기 플레이트 라인 구동부와 동일 방향에 형성되어 워드라인의 디코딩을 제어하여 상기 워드라인을 선택적으로 구동하는 워드라인 구동부를 더 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  11. 제 10항에 있어서, 상기 워드라인 구동부는
    복수개의 워드라인 구동신호를 출력하되, 각각의 워드라인 구동신호는 각각의 서브 셀 어레이 블럭에서 공통으로 사용됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  12. 제 5항에 있어서, 상기 서브 셀 어레이 블럭을 기준으로 상기 플레이트 라인구동부의 반대 방향에 형성되고, 워드라인의 디코딩을 제어하여 상기 워드라인을 선택적으로 구동하는 워드라인 구동부를 더 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  13. 제 12항에 있어서, 상기 워드라인 구동부는
    복수개의 워드라인 구동신호를 출력하되, 각각의 워드라인 구동신호는 각각의 서브 셀 어레이 블럭에서 공통으로 사용됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  14. 제 5항에 있어서,
    상기 서브 셀 어레이 블럭을 기준으로 상기 플레이트 라인 구동부의 반대 방향에 형성되고, 글로벌 워드라인의 디코딩을 제어하여 상기 글로벌 워드라인을 선택적으로 구동하는 글로벌 워드라인 구동부; 및
    상기 복수개의 서브 셀 어레이 블럭에 각각 구비되어 상기 글로벌 워드라인 사이의 연결을 선택적으로 제어하는 복수개의 로컬 워드라인 구동부를 더 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  15. 제 14항에 있어서, 상기 글로벌 워드라인 구동부는
    복수개의 글로벌 워드라인 구동신호를 출력하되, 각각의 글로벌 워드라인 구동신호는 각각의 서브 셀 어레이 블럭에서 공통으로 사용됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  16. 제 15항에 있어서, 상기 로컬 워드라인 구동부는
    상기 복수개의 글로벌 워드라인 구동신호의 입력에 따라 상기 복수개의 서브 셀 어레이 블럭 중 입력된 글로벌 워드라인 구동신호와 대응하는 한개의 서브 셀 어레이 블럭에 연결된 워드라인을 구동함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  17. 복수개의 단위 셀과 연결된 서브 비트라인과, 메인 비트라인을 구비하는 단위 서브 셀 어레이가 복수개 구비되어 하나의 서브 셀 어레이 블럭을 형성하고,
    상기 단위 서브 셀 어레이는
    상기 복수개의 단위 셀에 각각 포함된 스위칭 소자의 스토리지 노드와 연결된 복수개의 버텀 전극;
    상기 복수개의 버텀 전극이 형성된 영역 전체를 커버하는 면적으로 적층된 강유전체층;
    상기 강유전체층의 상부에 적층되는 탑 전극; 및
    상기 탑 전극의 소정 영역과 컨택플러그를 통하여 전기적 접속을 이루도록 적층된 하나의 플레이트 라인을 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  18. 제 17항에 있어서, 상기 하나의 서브 셀 어레이 블럭 중에서 각각의 메인비트라인에 귀속된 상기 복수개의 단위 서브 셀 어레이들의 플레이트 라인이 공통으로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
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