JP2005050495A - 不揮発性強誘電体メモリ装置 - Google Patents

Abstract

【課題】本発明は不揮発性強誘電体メモリ装置に関し、特にサブセルアレイブロック単位でプレートラインを共通に用い高集積セルが具現できるようにする技術を開示する。
【解決手段】このような本発明は、リード動作モード時セルアレイブロックから印加されたリードデータを共通データバス部を介しタイミングデータレジスタアレイ部に格納し、ライト動作モード時タイミングデータレジスタアレイ部に格納されたリードデータ又はタイミングデータバッファ部から印加される入力データを、共通データバス部を介しセルアレイブロックに格納する不揮発性強誘電体メモリ装置において、セルアレイブロックのプレートラインを共通に用いてセルサイズを縮小することができるようにする。
【選択図】図６

Description

本発明は、不揮発性強誘電体メモリ装置に関し、特に半導体メモリ素子でセルアレイブロックのプレートライン構造を改善して高集積セルを具現することができるようにする技術を開示する。

一般に、不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はディラム（ＤＲＡＭ：Dynamic Random Access Memory）ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。

このようなＦｅＲＡＭは、ディラムと殆ど類似の構造を有する記憶素子であり、キャパシタの材料に高い残留分極特性を有する強誘電体を用いる。ＦｅＲＡＭは、このような残留分極特性により電界を除去してもデータが消失されない。

前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された大韓民国出願番号第２００２−８５５３３号に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略する。

半導体メモリデザインルール（Design Rule）が小さくなりながらこのような不揮発性強誘電体メモリのセルサイズも次第に小さくなる。ところが、セルアレイのローごとにプレートラインを区別して用いる場合、セル面積を縮小することができなくなる。特に、３次元セルを形成する場合、セルアレイ別にプレートラインを区別することが難しいため高集積セルを具現することが困難な問題点がある。

さらに、このような従来の不揮発性強誘電体メモリはプレートラインをエッチングする場合、プラズマ雰囲気に強誘電体物質が露出されることにより、強誘電体素子の膜がプラズマダメージ（Damage）を受けることになり劣化される。これに従い、強誘電体素子の結晶化が良く成されず、セルアレイ内でセル特性分布に伴う特性劣化が発生することになる問題点がある。
USP 6,314,016 USP 6,301,145 USP 6,067,244

本発明は前記のような問題点を解決するため案出されたものであり、サブセルアレイブロック単位でプレートラインを共通に用いて高修正セルが具現できるようにすることにその目的を有する。

本発明の不揮発性強誘電体メモリ装置は、一つのメインビットラインに複数のサブビットラインが連結され、サブビットラインに各々複数の単位セルが連結された構造の単位サブセルアレイを含む不揮発性強誘電体メモリ装置において、単位サブセルアレイに含まれた各単位セル等はプレートラインを共有することを特徴とする
さらに、本発明はプレートラインが共通連結されたサブセルアレイのブロックを複数備えるサブセルアレイブロック；及び複数のサブセルアレイブロックの一側方向に形成されたプレートラインのデコーディングを制御し、一つのサブセルアレイブロック単位でプレートラインを駆動するプレートライン駆動部を備えることを特徴とする。
さらに、本発明は複数の端子セルと連結されたサブビットラインと、メインビットラインを備える単位サブセルアレイが複数備えられて一つのサブセルアレイブロックを形成し、単位サブセルアレイは複数の単位セルに各々含まれたスイッチング素子のストレージノードと連結された複数のボトム電極；複数のボトム電極が上部の前面に積層された強誘電体層；強誘電体層の上部に積層されたトップ電極；及びトップ電極の所定領域とコンタクトプラグを介し電気的接続をなすよう積層された一つのプレートラインを備えることを特徴とする。

本発明は次のような効果を提供する。

第一、サブセルアレイブロック単位でプレートラインを共通に用いて高集積セルを具現することができるようにする。

第二、プレートラインのエッチング時プラズマ雰囲気で強誘電体物質が露出されることを防止し、強誘電体膜の損失を防止することができるようにする。

第三、セル周辺にトップ電極のプレートラインが覆われる構造を形成して結晶化が良く成されるようにする。

第四、セルアレイ内で位置に従う特性分布に基づく特性の劣化現象を防止することができるようにする。

図１は、本発明に係る不揮発性強誘電体メモリ装置に関する構成図である。

本発明はタイミングデータバッファ部１００、データバッファバス部２００、タイミングデータレジスタアレイ部３００、複数のセルアレイブロック４００、４０２及び共通データバス部５００を備える。

セルアレイブロック４００、４０２はデータ格納のための複数のセルアレイを備える。特に、複数のセルアレイブロック４００は共通データバス部５００の上部に配置され、複数のセルアレイブロック４０２は共通データバス部５００の下部に配置される。そして、複数のセルアレイブロック４００、４０２が共通データバス部５００を共有するようにする構造を有する。

さらに、本発明のセルアレイブロック４００はサブビットライン及びメインビットラインを備え、サブビットラインのセンシング電圧を電流に変換させてメインビットラインセンシング電圧を誘導するビットラインセルアレイを有する。

タイミングデータバッファ部１００は、データバッファバス部２００を介しタイミングデータレジスタアレイ部３００と連結される。タイミングデータレジスタアレイ部３００は共通データバス部５００のデータのセンシング時に、データの電圧レベルがセンシング感知臨界電圧を通過する時間を基準にデータハイとデータローを判別する。

このような構成を有する本発明は、リード動作モード時セルアレイブロック４００でリードされたデータが共通データバス部５０００を介しタイミングデータレジスタアレイ部３００に格納される。そして、タイミングデータレジスタアレイ部３００に格納されたリードデータは、データバッファバス部２００を介しタイミングデータバッファ部１００に出力される。

その反面、ライト動作モード時タイミングデータバッファ部１００を介し入力された入力データは、データバッファバス部２００を介しタイミングデータレジスタアレイ部３００に格納される。そして、タイミングデータレジスタアレイ部３００に格納された入力データ又はリードデータは、共通データバス部５００を介しセルアレイブロック４００にライトされる。

図２は、図１のセルアレイブロック４００に関する詳細構成図である。

セルアレイブロック４００はＭＢＬ（Main Bit Line）プルアップ（Pull Up）制御部４１０、メインビットラインセンシングロード部４２０、複数のサブセルアレイブロック４３０及びカラム選択スイッチ部４４０を備える。

ここで、複数のサブセルアレイブロック４３０のメインビットラインは、カラム選択スイッチ部４４０を介し共通データバス部５００と連結される。また、複数のサブセルアレイブロック４３０各々はサブセルアレイブロックＳＣＡ＿Ｂ単位でサブビットラインＳＢＬに連結されたセルを基準にプレート領域を共有して用いる。

図３は、図２のＭＢＬプルアップ制御部４１０に関する詳細回路図である。

ＭＢＬプルアップ制御部４１０はプリチャージ時メインビットラインＭＢＬをプルアップさせるためのＰＭＯＳトランジスタＰ１を備える。ＰＭＯＳトランジスタＰ１のソース端子は電源電圧ＶＣＣ印加端に連結され、ドレイン端子はメインビットラインＭＢＬに連結され、ゲート端子を介しメインビットラインプルアップ制御信号ＭＢＬＰＵＣが印加される。

図４は、図２のメインビットラインセンシングロード部４２０に関する詳細回路図である。

メインビットラインセンシングロード部４２０はメインビットラインＭＢＬのセンシングロードを制御するＰＭＯＳトランジスタＰ２を備える。ＰＭＯＳトランジスタＰ２のソース端子は電源電圧ＶＣＣ印加端の間に連結され、ドレイン端子はメインビットラインＭＢＬに連結され、ゲート端子を介しメインビットライン制御信号ＭＢＬＣが印加される。

図５は、図２のカラム選択スイッチ部４４０に関する詳細回路図である。

カラム選択スイッチ部４４０はＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ３を備える。ここで、ＮＭＯＳトランジスタＮ１はメインビットラインＭＢＬと共通データバス部５００の間に連結され、ゲート端子を介しカラム選択信号ＣＳＮが印加される。さらに、ＰＭＯＳトランジスタＰ３はメインビットラインＭＢＬと共通データバス部５００の間に連結され、ゲート端子を介しカラム選択信号ＣＳＰが印加される。

図６は、図２のサブセルアレイブロック４３０に関する詳細回路図である。

サブセルアレイブロック４３０は、複数のサブセルアレイブロックＳＣＡ＿Ｂで構成される。そして、一つのサブセルアレイブロックＳＣＡ＿Ｂはロー方向に複数の単位サブセルアレイＳＣＡを備える。

ここで、サブセルアレイブロックＳＣＡ＿Ｂの各々のメインビットラインＭＢＬは、複数のサブビットラインＳＢＬのうちで一つのサブビットラインＳＢＬと選択的に連結される。即ち、複数のサブビットライン選択信号ＳＢＳＷ１のうちいずれか一つの活性化時に該当するＮＭＯＳトランジスタＮ６がターンオンされ、一つのサブビットラインＳＢＬを活性化させる。さらに、一つのサブビットラインＳＢＬ＜０＞には複数のセルＣ１、Ｃ３が連結される。そして、一つのサブビットラインＳＢＬ＜ｍ＞には複数のセルＣ２、Ｃ４が連結される。

サブビットラインＳＢＬはサブビットラインプルダウン信号ＳＢＰＤの活性化時、ＮＭＯＳトランジスタＮ４のターンオンに従いグラウンドレベルにプルダウンされる。そして、サブビットラインプルアップ信号ＳＢＰＵは、サブビットラインＳＢＬに供給される電源を制御するための信号である。即ち、低電圧では電源電圧ＶＣＣより高い電圧を生成し、サブビットラインＳＢＬに供給する。

そして、サブビットライン選択信号ＳＢＳＷ２はＮＭＯＳトランジスタＮ５のスイッチングに従い、サブビットラインプルアップ信号ＳＢＰＵ印加端とサブビットラインＳＢＬ間の連結を制御する。

さらに、ＮＭＯＳトランジスタＮ３はＮＭＯＳトランジスタＮ２とメインビットラインＭＢＬ間に連結され、ゲート端子がサブビットラインＳＢＬと連結される。ＮＭＯＳトランジスタＮ２は接地電圧端とＮＭＯＳトランジスタＮ３の間に連結され、ゲートを介しメインビットラインプルダウン信号ＭＢＰＤが印加されてメインビットラインＭＢＬのセンシング電圧を調整する。

このような構成を有するサブセルアレイブロック４３０は、一つのサブセルアレイブロックＳＣＡ＿ＢでプレートラインＰＬを共通に用いる、例えば、サブセルアレイブロックＳＣＡ＿Ｂで複数の単位セルＣ１〜Ｃ４はプレートラインを共通に用いる。このとき、一つのワードラインＷＬ＜０＞が活性化される場合、同一のワードラインＷＬ＜０＞に連結された単位セルＣ１、Ｃ２は同時に活性化され、残りワードラインＷＬ＜ｎ＞に連結された端子セルＣ３、Ｃ４は非活性化状態を維持する。

図７は、図６のサブセルアレイブロックＳＣＡ＿Ｂに関する簡略なレイアウト構成図である。

サブセルアレイブロックＳＣＡ＿Ｂは、カラム及びロー方向に配列された複数の単位セルＣ１〜Ｃ４が一つのプレートラインＰＬを共通に用いる。複数の単位セルＣ１〜Ｃ４のトップ電極ＴＥ（Top Electrode）は一つのプレートラインＰＬと共通連結される。そして、複数の単位セルＣ１〜Ｃ４のボトム電極ＢＥ（Bottom Electrode）は各々の単位セルＣ１〜Ｃ４ごとに一つずつ構成される。

図８は、図６の単位サブセルアレイＳＣＡに関する工程断面図である。

単位セルＣのトランジスタＴの一端はストレージノードＳＮと連結され、トランジスタＴの他の一端はサブビットラインＳＢＬと連結され、トランジスタＴのゲート端子はワードラインＷＬが連結される。そして、ストレージノードＳＮの上部には強誘電体層（Ferroelectric Layer）ＦＣのボトム電極ＢＥが各々形成される。

さらに、強誘電体層ＦＣの上部にはトップ電極ＴＥが形成され、トップ電極ＴＥの上側にメインビットラインＭＢＬが形成される。トップ電極ＴＥの一側端にはトップ電極ＴＥと連結され、後述するプレートライン駆動部と連結される一つのプレートラインＰＬが形成される。

ここで、ボトム電極ＢＥは各々の単位セルＣごとに一つずつ構成され、一つのプレートラインＰＬと連結された一つのトップ電極ＴＥは複数の単位サブセルアレイＳＣＡに共通に連結される。

図９は、本発明のサブセルアレイブロック４３０でプレートラインＰＬアレイに関する構成を示す。

複数のサブセルアレイブロック４３０はロー及びカラム方向に複数のサブセルアレイブロックＳＣＡ＿Ｂが配列される。そして、一つのサブセルアレイブロックＳＣＡ＿Ｂは複数の単位サブセルアレイＳＣＡを備える。複数のサブセルアレイブロック４３０の一側方向にはプレートラインＰＬのデコーディングを制御し、プレートラインＰＬを選択的に駆動するためのプレートライン駆動部４３１を備える。

ここで、ロー方向に複数備えられたサブセルアレイブロックＳＣＡ＿Ｂと一つのプレートライン駆動部４３１の構成を含んでプレートラインアレイグループＰＬＡＧに定義する。このようなプレートラインアレイグループＰＬＡＧは、カラム方向に複数備えられる。

一つのプレートラインアレイグループＰＬＡＧ（０）は、プレートライン駆動部４３１制御に従い複数のプレートライン駆動信号ＰＬ＜ｍ＞を出力する。各々のプレートライン駆動信号ＰＬ＜ｍ＞は、これと対応する一つのサブセルアレイブロックＳＣＡ＿Ｂだけ駆動する。

即ち、一つのプレートラインアレイグループＰＬＡＧ（０）でプレートライン駆動信号ＰＬ＜０＞は、プレートライン駆動部４３１から一番近いサブセルアレイブロックＳＣＡ＿Ｂ（００）のみ駆動し、プレートライン駆動信号ＰＬ＜ｍ＞はプレートライン駆動部４３１から一番遠いサブセルアレイブロックＳＣＡ＿Ｂ（０ｍ）のみ駆動する。

図１０は、本発明のサブセルアレイブロック４３０でプレートラインＰＬ及びワードラインＷＬアレイに関する構成を示す。

図１０の実施例でサブセルアレイブロック４３０は、ロー及びカラム方向に複数のサブセルアレイブロックＳＣＡ＿Ｂが配列される。そして、一つのサブセルアレイブロックＳＣＡ＿Ｂは複数の単位サブセルアレイＳＣＡを備える。複数のサブセルアレイブロックＳＣＡ＿Ｂの一側方向にはプレートラインＰＬ及びワードラインＷＬのデコーディングを制御し、プレートラインＰＬ及びワードラインＷＬを選択的に駆動するためのワードライン／プレートライン駆動部４３２を備える。

ワードライン／プレートライン駆動部４３２は、複数のワードライン駆動信号ＷＬ＜ｎ＞及び複数のプレートライン駆動信号ＰＬ＜ｍ＞を出力する。ここで、各々のワードライン駆動信号ＷＬ＜ｎ＞は各々のサブセルアレイブロックＳＣＡ＿Ｂで共通に用いる。即ち、ワードライン駆動信号ＷＬ＜ｎ＞はワードライン／プレートライン駆動部４３２から一番遠いサブセルアレイブロックＳＣＡ＿Ｂ（００）から一番近いサブセルアレイブロックＳＣＡ＿Ｂ（０ｍ）まで全て駆動することができるようにする。

さらに、各々のプレートライン駆動信号ＰＬ＜ｍ＞はこれと対応する一つのサブセルアレイブロックＳＣＡ＿Ｂだけ駆動する。即ち、プレートライン駆動信号ＰＬ＜０＞はワードライン／プレートライン駆動部４３２から一番遠いサブセルアレイブロックＳＣＡ＿Ｂ（００）のみ駆動する。そして、プレートライン駆動信号ＰＬ＜ｍ＞は、ワードライン／プレートライン駆動部４３２から一番近いサブセルアレイブロックＳＣＡ（０ｍ）のみ駆動する。

図１１は、本発明のサブセルアレイブロック４３０でプレートラインＰＬ及びワードラインＷＬアレイに関する他の実施例を示す。

図１１の実施例でサブセルアレイブロック４３０はロー及びカラム方向に複数のサブセルアレイブロックＳＣＡ＿Ｂが配列される。そして、一つのサブセルアレイブロックＳＣＡ＿Ｂは複数の単位サブセルアレイＳＣＡを備える。

サブセルアレイブロックＳＣＡ＿Ｂの一側方向にはワードラインＷＬのデコーディングを制御し、ワードラインＷＬを選択的に駆動するためのワードライン駆動部４３３を備える。さらに、サブセルアレイブロックＳＣＡ＿Ｂの他の一側方向にはプレートラインＰＬのデコーディングを制御し、プレートラインＰＬを選択的に駆動するためのプレートライン駆動部４３４を備える。即ち、ワードライン駆動部４３３とプレートライン駆動部４３４は、サブセルアレイブロックＳＣＡ＿Ｂを基準に互いに逆方向に位置する。

ワードライン駆動部４３３は複数のワードライン駆動信号ＷＬ＜ｎ＞を出力し、プレートライン駆動部４３４は複数のプレートライン駆動信号ＰＬ＜ｍ＞を出力する。ここで、各々のワードライン駆動信号ＷＬ＜ｎ＞は各々のサブセルアレイブロックＳＣＡ＿Ｂで共通に用いる。即ち、ワードライン駆動信号ＷＬ＜ｎ＞はワードライン駆動部４３３から一番近いサブセルアレイブロックＳＣＡ＿Ｂ（００）から一番遠いサブセルアレイブロックＳＣＡ＿Ｂ（０ｍ）まで全て駆動することができるようにする。

そして、各々のプレートライン駆動信号ＰＬ＜ｍ＞はこれと対応する一つのサブセルアレイブロックＳＣＡ＿Ｂだけ駆動する。即ち、プレートライン駆動信号ＰＬ＜０＞はプレートライン駆動部４３４から一番遠いサブセルアレイブロックＳＣＡ＿Ｂ（００）のみ駆動する。そして、プレートライン駆動信号ＰＬ＜ｍ＞はプレートライン駆動部４３４から一番近いサブセルアレイブロックＳＣＡ＿Ｂ（０ｍ）のみ駆動する。

図１２は、本発明のサブセルアレイブロック４３０でプレートラインＰＬ及びワードラインＷＬアレイに関するさらに他の実施例を示す。

図１２の実施例でサブセルアレイブロック４３０はロー及びカラム方向に複数のサブセルアレイブロックＳＣＡ＿Ｂが配列される。そして、一つのサブセルアレイブロックＳＣＡ＿Ｂは複数の単位サブセルアレイＳＣＡを備える。

サブセルアレイブロックＳＣＡ＿Ｂの一側方向にはワードラインＷＬのデコーディングを制御し、ワードラインＷＬを選択的に駆動するためのグローバルワードライン駆動部４３５を備える。そして、サブセルアレイブロックＳＣＡ＿Ｂの他の一側方向にはプレートラインＰＬのデコーディングを制御し、プレートラインＰＬを選択的に駆動するためのプレートライン駆動部４３７を備える。即ち、ワードライン駆動部４３３とプレートライン駆動部４３４は、サブセルアレイブロックＳＣＡ＿Ｂを基準に互いに逆方向に位置する。さらに、各々のサブセルアレイブロックＳＣＡ＿Ｂの間には、グローバルワードラインＧ＿ＷＬ間の連結を制御するためのローカルワードライン駆動部４３６を複数備える。

グローバルワードライン駆動部４３５は複数のグローバルワードライン駆動信号Ｇ＿ＷＬ＜ｎ＞を出力し、プレートライン駆動部４３７は複数のプレートライン駆動信号ＰＬ＜ｍ＞を出力する。そして、ローカルワードライン駆動部４３６はサブセルアレイブロックＳＣＡ＿Ｂ間のワードライン連結を制御するためのワードライン駆動信号ＷＬ＜ｎ＞を出力する。

ここで、各々のグローバルワードライン駆動信号Ｇ＿ＷＬ＜ｎ＞は、各々のサブセルアレイブロックＳＣＡ＿Ｂで共通に用いる。即ち、ワードライン駆動信号ＷＬ＜ｎ＞はグローバルワードライン駆動部４３５から一番近いサブセルアレイブロックＳＣＡ＿Ｂ（００）から一番遠いサブセルアレイブロックＳＣＡ＿Ｂ（０ｍ）まで全て駆動することができるようにする。

そして、各々のプレートライン駆動信号ＰＬ＜ｍ＞はこれと対応する一つのサブセルアレイブロックＳＣＡ＿Ｂのみ駆動する。即ち、プレートライン駆動信号ＰＬ＜０＞はプレートライン駆動部４３４から一番遠いサブセルアレイブロックＳＣＡ＿Ｂ（００）のみ駆動する。そして、プレートライン駆動信号ＰＬ＜ｍ＞は、プレートライン駆動部４３４から一番近いサブセルアレイブロックＳＣＡ＿Ｂ（０ｍ）のみ駆動する。

さらに、各々のプレートライン駆動信号ＷＬ＜ｎ＞はこれと対応する一つのサブセルアレイブロックＳＣＡ＿Ｂに連結されたワードラインＷＬのみ駆動する。即ち、ローカルワードライン駆動部４３６はグローバルワードラインＧ＿ＷＬの入力に従い該当するサブセルアレイブロックＳＣＡ＿Ｂを制御するためのワードラインＷＬをイネーブルさせる。

一方、図１３は本発明に係る不揮発性強誘電体メモリ装置のライトモード時の動作タイミング図である。

先ず、ｔ１区間の進入時チップ選択信号ＣＳＢ及びライトイネーブル信号／ＷＥがローにディスエーブルされると、ライトモードアクティブ状態となる。このとき、サブビットラインプルダウン信号ＳＢＰＤ及びメインビットライン制御信号ＭＢＬＣがローにディスエーブルされる。そして、メインビットラインプルアップ制御信号ＭＢＬＰＵＣがハイにイネーブルされる。

以後、ｔ２区間の進入時ワードラインＷＬ及びプレートラインＰＬがポンピング電圧ＶＰＰレベルにイネーブルされると、サブビットラインＳＢＬの電圧レベルが上昇する。そして、カラム選択信号ＣＳＮがイネーブルされメインビットラインＭＢＬと共通データバス５０が連結される。

次に、データセンシング区間のｔ３区間の進入時センスアンプイネーブル信号ＳＥＮがイネーブルされ、メインビットラインＭＢＬにセルデータが印加される。

以後、ｔ４区間の進入時プレートラインＰＬ及びサブビットラインＳＢＬがローにディスエーブルされ、サブビットライン選択信号ＳＢＳＷ２がハイにイネーブルされる。

ｔ５区間ではヒドンデータ“１”を記録する。ｔ５区間の進入時ワードラインＷＬ電圧が上昇し、サブビットラインプルアップ信号ＳＢＰＵ信号のイネーブルに従いサブビットライン選択信号ＳＢＳＷ２がポンピング電圧ＶＰＰレベルにイネーブルされる。これに伴い、サブビットラインＳＢＬの電圧レベルがポンピング電圧ＶＰＰレベルに上昇する。

次に、ｔ６区間ではライトイネーブル信号／ＷＥのイネーブルに従いデータを記録することができる。ｔ６区間の進入時プレートラインＰＬが再びハイにイネーブルされる。そして、サブビットライン選択信号ＳＢＳＷ１がポンピング電圧ＶＰＰレベルに上昇し、サブビットライン選択信号ＳＢＳＷ２がディスエーブルされる。このとき、メインビットライン制御信号ＭＢＬＣがハイにイネーブルされる。

従って、サブビットライン選択信号ＳＢＳＷ１がポンピング電圧ＶＰＰレベルの区間の間、サブビットラインＳＢＬ及びメインビットラインＭＢＬに印加される電圧レベルに従いデータをメモリセルに記録することができる。

以後、ｔ７区間の進入時ワードラインＷＬ、プレートラインＰＬ，サブビットライン選択信号ＳＢＳＷ１及びサブビットラインプルアップ信号ＳＢＰＵがディスエーブルされる。そして、サブビットラインプルダウン信号ＳＢＰＤがイネーブルされ、センスアンプイネーブル信号ＳＥＮがディスエーブルされる。さらに、メインビットラインプルアップ制御信号ＭＢＬＰＵＣがディスエーブルされ、メインビットラインＭＢＬを電源電圧ＶＣＣレベルにプリチャージする。このとき、カラム選択信号ＣＳＮがディスエーブルされ、メインビットラインＭＢＬ及び共通データバス５００の連結を遮断する。

図１４は、本発明に係る不揮発性強誘電体メモリ装置のリード動作時の動作タイミング図である。

先ず、リードモード時はライトイネーブル信号／ＷＥが電源電圧ＶＣＣレベルを維持する。そして、ｔ２、ｔ３区間はデータセンシング区間である。さらに、ｔ５区間ではヒドンデータ“１”を記録し、ｔ５区間以後にデータ出力有効区間を維持する。

このとき、セルアレイブロック４００、４０２は共通データバス５００を介し外部から入力される入力データをセルに記録するのではなく、タイミングデータレジスタアレイ部３００に格納されたリードデータを再びセルに再格納する。

以後、ｔ６区間ではリードされたデータを再び再格納する。即ち、サブビットライン選択信号ＳＢＳＷ１がハイレベルの区間の間、フィードバックデコーダループによりサブビットラインＳＢＬ及びメインビットラインＭＢＬに電圧レベルを印加する。これに伴い、メモリセルにリードデータが再格納される。

さらに、ｔ６区間の間セルアレイブロック４００、４０２に格納されたデータレベルをセンシングし、共通データバス５００を介して出力することができるようになる。

本発明に係る不揮発性強誘電体メモリ装置の構成図である。 図１のセルアレイブロックに関する詳細構成図である。 図２のメインビットラインプルアップ制御部に関する詳細回路図である。 図２のメインビットラインセンシングロード部に関する詳細回路図である。 図２のカラム選択スイッチ部に関する詳細回路図である。 図２のサブセルアレイブロックに関する詳細回路図である。 図６のサブセルアレイブロックに関するレイアウト構成図である。 図６の単位サブセルアレイに関する工程断面図である。 本発明のサブセルアレイブロックでプレートライン及びワードラインアレイに関する実施例等である。 本発明のサブセルアレイブロックでプレートライン及びワードラインアレイに関する実施例等である。 本発明のサブセルアレイブロックでプレートライン及びワードラインアレイに関する実施例等である。 本発明のサブセルアレイブロックでプレートライン及びワードラインアレイに関する実施例等である。 本発明に係る不揮発性強誘電体メモリ装置のライトモード時の動作タイミング図である。 本発明に係る不揮発性強誘電体メモリ装置のリードモード時の動作タイミング図である。

符号の説明

１００ タイミングデータバッファ部
２００ データバッファバス部
３００ タイミングデータレジスタアレイ部
４００、４０２ セルアレイブロック
４１０ メインビットラインプルアップ制御部
４２０ メインビットラインセンシングロード部
４３０ サブセルアレイブロック
４３１ プレートライン駆動部
４３２ ワードライン／プレートライン駆動部
４３３ ワードライン駆動部
４３４、４３７ プレートライン駆動部
４３５ グローバルワードライン駆動部
４３６ ローカルワードライン駆動部
４４０ カラム選択スイッチ部
５００ 共通データバス部

Claims (18)

1. 一つのメインビットラインに複数のサブビットラインが連結され、前記サブビットラインに各々複数の単位セルが連結された構造の単位サブセルアレイを含む不揮発性強誘電体メモリ装置において、
   前記単位サブセルアレイに含まれた各単位セル等は、プレートラインを共有することを特徴とする不揮発性強誘電体メモリ装置。
2. 前記プレートラインは
   前記単位サブセルアレイが複数備えられて一つのサブセルアレイブロックを形成し、前記一つのサブセルアレイブロックのうちで各々のメインビットラインに帰属された前記複数の単位セルアレイのプレートラインが共通に構成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
3. 前記一つのサブセルアレイブロックは、セルアレイブロック内でロー及びカラム方向に複数備えられることを特徴とする請求項２記載の不揮発性強誘電体メモリ装置。
4. 複数のサブセルアレイブロックの一側方向に形成され、前記プレートラインのデコーディングを制御して一つのサブセルアレイブロック単位で前記プレートラインを駆動するプレートライン駆動部をさらに備えることを特徴とする請求項３記載の不揮発性強誘電体メモリ装置。
5. プレートラインが共通に連結されたサブセルアレイブロックを複数備えるセルアレイブロック；及び
   複数のサブセルアレイブロックの一側方向に形成され、前記プレートラインのデコーディングを制御して一つのサブセルアレイブロック単位で前記プレートラインを駆動するプレートライン駆動部をさらに備えることを特徴とする不揮発性強誘電体メモリ装置。
6. 前記サブセルアレイブロックは複数の単位サブセルアレイを備え、前記複数の単位サブセルアレイ各々は、
   スイッチング素子と強誘電体キャパシタ素子を各々備える複数の単位セル；
   前記複数の単位セルと前記スイッチング素子を介し連結されたサブビットライン；
   前記複数の単位セルを選択的に駆動させるための複数のワードライン；及び
   前記サブビットラインから印加されるセンシング電圧に従い制御されるメインビットラインを備えることを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
7. ロー方向に複数備えられる前記サブセルアレイブロックと一つのプレートライン駆動部は、一つのプレートラインアレイグループを形成することを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
8. 前記一つのプレートラインアレイグループは、前記セルアレイブロック内でカラム方向に複数備えられることを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
9. 前記プレートライン駆動部は
   複数のプレートライン駆動信号を出力するが、各々のプレートライン駆動信号はこれと対応する一つのサブセルアレイブロックのみ駆動することを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
10. 前記プレートライン駆動部と同一方向に形成されワードラインのデコーディングを制御し、前記ワードラインを選択的に駆動するワードライン駆動部をさらに備えることを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
11. 前記ワードライン駆動部は
    複数のワードライン駆動信号を出力するが、各々のワードライン駆動信号は各々のサブセルアレイブロックで共通に用いられることを特徴とする請求項１０記載の不揮発性強誘電体メモリ装置。
12. 前記サブセルアレイブロックを基準に前記プレートライン駆動部の逆方向に形成され、ワードラインのデコーディングを制御して前記ワードラインを選択的に駆動するワードライン駆動部をさらに備えることを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
13. 前記ワードライン駆動部は
    複数のワードライン駆動信号を出力するが、各々のワードライン駆動信号は各々のサブセルアレイブロックで共通に用いられることを特徴とする請求項１２記載の不揮発性強誘電体メモリ装置。
14. 前記サブセルアレイブロックを基準に前記プレートライン駆動部の逆方向に形成され、グローバルワードラインのデコーディングを制御して前記グローバルワードラインを選択的に駆動するグローバルワードライン駆動部；及び
    前記複数のサブセルアレイブロックに各々備えられ、前記グローバルワードラインの間の連結を選択的に制御する複数のローカルワードライン駆動部をさらに備えることを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
15. 前記グルーバルワードライン駆動部は
    複数のグローバルワードライン駆動信号を出力するが、各々のグローバルワードライン駆動信号は各々のサブセルアレイブロックで共通に用いられることを特徴とする請求項１４記載の不揮発性強誘電体メモリ装置。
16. 前記ローカルワードライン駆動部は
    前記複数のグローバルワードライン駆動信号の入力に従い、前記複数のサブセルアレイブロックのうち入力されたグローバルワードライン駆動信号と対応する一つのサブセルアレイブロックに連結されたワードラインを駆動することを特徴とする請求項１５記載の不揮発性強誘電体メモリ装置。
17. 複数の単位セルと連結されたサブビットラインと、メインビットラインを備える単位サブセルアレイが複数備えられて一つのサブセルアレイブロックを形成し、
    前記単位サブセルアレイは
    前記複数の単位セルに各々含まれたスイッチング素子のストレージノードと連結された複数のボトム電極；
    前記複数のボトム電極が上部の前面に積層された強誘電体層；
    前記強誘電体の上部に積層されるトップ電極；及び
    前記トップ電極の所定領域とコンタクトプラグを介し電気的接続をなすよう積層された一つのプレートラインを備えることを特徴とする不揮発性強誘電体メモリ装置。
18. 前記一つのサブセルアレイブロックの中で各々のメインビットラインに帰属された前記複数の単位サブセルアレイのプレートラインが共通に構成されることを特徴とする請求項１７記載の不揮発性強誘電体メモリ装置。
    
    

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