JP2000022010A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2000022010A
JP2000022010A JP10198123A JP19812398A JP2000022010A JP 2000022010 A JP2000022010 A JP 2000022010A JP 10198123 A JP10198123 A JP 10198123A JP 19812398 A JP19812398 A JP 19812398A JP 2000022010 A JP2000022010 A JP 2000022010A
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Abstract

(57)【要約】 【課題】 不揮発性の強誘電体メモリにおいて、高密度
化して、セルの強誘電体キャパシタ面積が縮小し、メモ
リセルの強誘電体キャパシタの分極量が減少しても、セ
ルサイズ，チップサイズの増大を抑えつつ、さらにソフ
トエラーを抑えつつ、十分な読み出し信号電圧を確保し
て、安定なメモリ動作を可能にする。 【解決手段】 セルブロックを複数配設してメモリセル
アレイを構成した強誘電体メモリであって、セルブロッ
クは、セルトランジスタＱと強誘電体キャパシタＣＦを
並列接続してなる不揮発性のメモリセルが複数個直列接
続されたブロックユニットと、このブロックユニットの
一端にゲート端子が接続され、ドレイン端子がビット線
ＢＬ，／ＢＬに接続された増幅用トランジスタＱ５，Ｑ
６と、ブロックユニットの一端にソース端子が接続さ
れ、ドレイン端子がビット線ＢＬ，／ＢＬに接続された
書き込み用トランジスタＱ７，Ｑ８とを備えた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特に強誘電体キャパシタを用いた不揮発性の半
導体記憶装置に関する。
【０００２】
【従来の技術】今日、半導体メモリは、大型コンピュー
タの主記憶から、パーソナルコンピュータ，家電製品，
携帯電話等、至る所で利用されている。半導体メモリの
種類としては、揮発性のＤＲＡＭ（Dynamic ＲＡＭ），
ＳＲＡＭ（StaticＲＡＭ）、不揮発性のＭＲＯＭ（Mask
ＲＯＭ），ＥＥＰＲＯＭ（Electricaly Erasable Promg
ramable ＲＯＭ）等が市場に出まわっている。特にＤＲ
ＡＭは、その低コスト性（ＳＲＡＭに比べてセル面積が
１／４），高速性（ＥＥＰＲＯＭに比べて）の点で優れ
ており、揮発性メモリであるにも拘わらず市場の殆どを
占めているのが現状である。
【０００３】書き換え可能で不揮発性のＥＥＰＲＯＭ
は、不揮発で、電源を切ることが可能ではあるが、書き
換え回数（Ｗ／Ｅ回数）が１０の６乗程度しかなく、書
き込む時間がマイクロ秒程度かかり、さらに書き込みに
高電圧（１２Ｖ〜２２Ｖ）を印加する必要がある等の欠
点があるため、ＤＲＡＭ程は市場は開けていない。
【０００４】これに対して、強誘電体キャパシタ（Ferr
oelectric Capacitor ）を用いた不揮発性メモリＦＲＡ
Ｍ（Ferroelectric ＲＡＭ）は、１９８０年に提案され
て以来、不揮発性で、しかも書き換え回数が１０の１２
乗、読み出し書き込み時間がＤＲＡＭ程度、３Ｖ〜５Ｖ
動作等の長所があるため、全メモリ市場を置き換える可
能性があり、各メーカが開発を行っている。現状、学会
レベルでは、１ＭｂＦＲＡＭの発表が行われている（H.
Koike et al., 1996 IEEE International Solid-State
Circuit Conference Digest of Technical Paper, pp.
368-369, Feb,1996 ）。ＦＲＡＭのセルは、開発当初の
ＳＲＡＭ＋ＳＭ（Shadow Memory ）構成から、２トラン
ジスタ＋２キャパシタ構成と、ＤＲＡＭの開発と同じく
時代と共に、セル構成の簡略化，微細化により、セルサ
イズが縮小されてきた。
【０００５】図２３０（ａ）に従来ＦＲＡＭの１トラン
ジスタ＋１キャパシタ構成のメモリセルの等価回路を示
す。この従来ＦＲＡＭの１トランジスタ＋１キャパシタ
構成のメモリセルにおいては、もはやＤＲＡＭのトラン
ジスタとキャパシタを直列接続する１トランジスタ＋１
キャパシタ構成と同様である。異なる点は、ＤＲＡＭで
はキャパシタとして常誘電体キャパシタを用いるが、Ｆ
ＲＡＭではヒステリス特性を持つ強誘電体性のキャパシ
タを用いる点である。よって、セルアレイ構成もＤＲＡ
Ｍと同等で、フォールデッドＢＬ構成を取り、図２３０
（ｂ）の断面図に示すように、最小セルサイズは２Ｆ×
４Ｆ＝８Ｆ2 となり、これ以上小さくしにくい。ここ
で、Ｆは最小加工寸法を示す。
【０００６】無理に４Ｆ2 サイズを実現した例として、
縦型トランジスタや縦型ＴＦＴ（Thin Film Transisto
r）を用いて、４Ｆ2 サイズを実現するもの等が存在す
るが、その製造は極めて困難である。また、セルトラン
ジスタを直列接続し、各々のセルトランジスタとプレー
ト電極間にキャパシタを接続して、ほぼ４Ｆ2 サイズを
実現するもの（ＮＡＮＤ型セル）が提案されているが、
これはランダムアクセスができず汎用性に乏しい。
【０００７】このように従来ＦＲＡＭセルにおいては、
（１）小さい４Ｆ2 サイズのメモリセル、（２）製造が
容易な平面トランジスタ、（３）汎用性のあるランダム
アクセス機能、の３点を両立できないという第１の問題
点が存在した。
【０００８】また、動作方式で言えば、ＤＲＡＭでは、
キャパシタの一端のプレート電極を(1/2)Ｖddに固定す
るが、ＦＲＡＭでは、０Ｖ〜Ｖdd間で変動させる点のみ
異なる。この点に関しても、図２３０（ｃ）に示すよう
な、プレート電極を変動する方式（T.Sumi et al., 199
4 IEEE International Solid-State Circuit Conferenc
e Digest of Technical Paper, pp.268-269, Feb,1994
等）から、図２３０（ｄ）に示すような、 (1/2)Ｖddに
固定する方式（H. Koike et al., 1996 IEEE Internati
onal Solid-State Circuit Conference Digest of Tech
nical Paper, pp.368-369, Feb,1996 や、K. Takeuchi
et al., IEICE Trans, Electron., Vol.E79-C,No.2, Fe
b,1996）に切り替わりつつある。
【０００９】プレート電極を０Ｖ〜Ｖdd間を駆動する方
式は、プレート電極には多くのメモリセルが接続され、
負荷容量が大きく、駆動時間が非常に長いため、従来Ｄ
ＲＡＭと比べて、アクセスタイムとサイクルタイムの両
方共動作が遅くなるのが現状である。プレートを (1/2)
Ｖddに固定する方式は負荷容量の重いプレートを駆動す
る必要が無いため、ＤＲＡＭと同等のアクセスタイムと
サイクルタイムが実現できる。
【００１０】しかしながら、従来のＦＲＡＭのメモリセ
ルは、ＤＲＡＭと同じくトランジスタと強誘電体キャパ
シタを直列接続した構成を取っており、図２３０（ｄ）
の回路図に示すように、ストレージノード（ＳＮ）は電
源投入後のスタンドバイ時にフローティングになる。よ
って、ＳＮに“１”データ保持時、ＳＮがセルトランジ
スタのｐｎ接合部のジャンクションリークにより、Ｖss
に降下するため、プレート電極が (1/2)Ｖdd固定の場
合、セル情報が破壊される。よって、 (1/2)Ｖddセルプ
レート方式においては、ＤＲＡＭと同様なリフレッシュ
動作が必要になり、パワーの増加の問題やセルリークス
ペックが厳しくなる問題が生じ、製造が困難になる。
【００１１】このように、従来のＦＲＡＭにおいては、
高速動作（ＰＬ電位固定）と、リフレッシュ不要の両立
が困難であるという、第２の問題点が存在した。
【００１２】上記の第１及び第２の問題点に対して発明
者らは、不揮発性の強誘電体メモリで、（１）小さい４
Ｆ2 サイズのメモリセル、（２）製造が容易な平面トラ
ンジスタ、（３）汎用性のあるランダムアクセス機能、
の３点が両立でき、しかもＰＬ電位固定で高速化を保ち
つつ、スタンドバイ中でも、データ保持が可能でリフレ
ッシュ動作を不要とする半導体記憶装置を既に提案して
いる（特願平９−１５３１３７号）。さらに、ＰＬ駆動
方式であっても、高速動作が実現できる半導体記憶装置
を既に提案している（特願平９−３４６４０４号）。
【００１３】しかしながら、従来ＦＲＡＭはもちろん、
上記した先願においても、高密度化してメモリセルの１
個１個の強誘電体キャパシタ面積が縮小した場合、メモ
リセル１個１個当りの強誘電体キャパシタの分極量が減
少してしまい、結果として読み出し信号電圧が低下し
て、大容量化，高密度化が困難になる大きな問題点を抱
えていた。この問題は、ＤＲＡＭ等でも同じであるが、
特にＦＲＡＭにおいては、図２３５に示すような本質的
問題点を抱えているため深刻である。
【００１４】図２３５（ａ）は強誘電体キャパシタを示
しており、図２３５（ｂ）は（ａ）に比べて強誘電体膜
の厚みが半分のキャパシタを示している。図２３５
（ｃ）はこれら２つの強誘電体キャパシタのヒステリシ
ス特性を示している。強誘電体材料においては、膜厚を
薄くしても残留分極量は変化せず、抗電界一定のため膜
厚を薄くした分、抗電圧が低下するだけである。これ
は、低電圧動作には良いが、高密度化してメモリセルの
キャパシタ面積が縮小した場合、セル分極量が低下して
しまう問題点につながる。現在、強誘電体材料として、
ＰＺＴ，ＳＢＴ，Stained ＢＳＴ等が提案されている
が、残留分極量は、７〜３０μＣ／ｃｍ2 と材料により
固定であり、これ以上の分極量を持つ材料が発見されて
いないのが現状である。材料の単結晶化等の材質を改善
するしか現状方法が無い。
【００１５】図２３６は、横軸に設計ルール、縦軸にＦ
ＲＡＭのビット線容量とセル１個当りの残留分極量を示
している。ここで、ビット線容量は５１２ WL/BLを仮定
しており、微細化（設計ルールの縮小）により、僅かに
減少していく。従来必要分極量Ｐｒの線は、読み出し信
号：Ｖｓを１１０ｍＶと仮定して、Ｖｓ＝Ｐｒ／Ｃｂの
式から、１セル当りに最低限必要な分極量Ｐｒを示して
いる。ビット線容量Ｃｂの低下に比例して、微細化に伴
い減少しているが、緩やかな減少である。
【００１６】これに対して、強誘電体材料の残留分極量
を２０μＣ／ｃｍ2 と仮定した場合の、設計ルールでの
平面キャパシタで実現した場合の得られる残留分極量を
平面Ｃａｐの線に示し、立体キャパシタで、底辺と高さ
のアスペクト比ＡＲを１〜０．７に取った場合の得られ
る残留分極量を立体Ｃａｐ（ＡＲ＝１〜０．７）に示
し、立体キャパシタで、底辺と高さのアスペクト比を２
〜１．４に取った場合の得られる残留分極量を立体Ｃａ
ｐ（ＡＲ＝２〜１．４）に示す。ここで、強誘電体キャ
パシタの底辺の面積を３Ｆ2 と仮定している（Ｆは設計
ルール）。
【００１７】このように、実際得られる１セル当りの残
留分極量は、設計ルールの２乗にほぼ比例して低下する
ため、設計ルール縮小に伴い急激に減少する。この図
は、強誘電体キャパシタを平面で形成した場合、０．２
μｍルールの２５６ＭｂＦＲＡＭで限界が来ることを示
している。強誘電体キャパシタは、分極に異方性及び軸
性を持つものが多く、立体キャパシタで十分な残留分極
を得ることは難しく、いまだ立体キャパシタを実現した
例が報告されていない。たとえ立体キャパシタが実現で
きたとしても、図２３６に示すように、１ＧｂＦＲＡ
Ｍ，４ＧｂＦＲＡＭが限界点と言える。これは、従来の
最大３Ｆ2 の底辺の面積を実現できるＦＲＡＭに当ては
まり、セルサイズは４Ｆ2 と従来比の５０％を実現でき
るが、キャパシタの底辺面積がＦ2 しか取れない、先願
の発明ではさらに苦しい。
【００１８】また、従来ＤＲＡＭにおいても、セル蓄積
電荷量Ｑｓ＝Ｃｓ× (1/2)Ｖdd＝ε×Ｓ÷Ｔ× (1/2)Ｖ
ddで定義される。ここでεは誘電率、Ｓはキャパシタ面
積、Ｔはキャパシタ絶縁膜厚である。電源電圧の低下、
キャパシタ面積の低下により急減にセル蓄積電荷量Ｑｓ
は減少する。設計ルール縮小にも拘わらず電源電圧を緩
やかに低下させた場合、Ｔが一定の場合、セル蓄積電荷
量Ｑｓの低下の比率は図２３６の強誘電体メモリと等価
で、ＤＲＡＭにおいては、Ｔを薄膜化する分だけ容量が
増加するメリットがあり、さらにＢＳＴ膜等で立体Ｃａ
ｐを実現できることから、１ＧｂＤＲＡＭ，４ＧｂＤＲ
ＡＭ程度は実現できることが予測されている。
【００１９】しかしながら、ＢＳＴ膜においても薄膜化
に限界があり、膜厚１０ｎｍ程度（酸化膜厚換算０．１
ｎｍ）で限界が生じる。これは第１に薄膜化自身の限界
と、第２に薄膜化により、容量のバイアス電圧依存性が
顕著になるためである。具体的に言うと、薄膜化すると
より低電圧では容量が大きくなるが、動作バイアス電圧
では容量があまり増加ないためである。ＤＲＡＭセルデ
ータ読み出しでは、動作点が１／Ｖddから読み出し信号
電位Ｖｓまでの間の容量が有効であり、薄膜化でＶｓ以
下の部分の容量が増加してもメリットが無いためであ
る。このように、従来ＤＲＡＭにおいても１Ｇｂ〜４Ｇ
ｂＤＲＡＭが限界点である。
【００２０】無理をしてアスペクト比を非常に大ききす
ればそれ以上も実現できるが、コスト増，製造の困難さ
等から考えて現実的であることが分かる。たとえＢＳＴ
の替わりにＰＺＴを用いても下限はそれほど低下しな
い。基本的に高誘電体材料や、強誘電体材料は同じ材料
グループで、原子が移動することにより、強誘電体性を
持ったり、誘電率が増加するわけであり、原子の移動に
は限界があると言うわけである。よって、高誘電体であ
っても、薄膜化して、最大分極化させると限界は、強誘
電体の場合と同じになるわけである。
【００２１】また、従来のＥＥＰＲＯＭ等においても、
１０年間のデータリテンションを実現するには、蓄積電
荷が酸化膜を通して抜けないためには８ｎｍ程度の酸化
膜が必要であり、微細化に限界がある。ＥＥＰＲＯＭに
おいても、多値技術を用いたとしても１Ｇｂフラッシュ
メモリが限界点である。
【００２２】また、従来上記ＦＲＡＭの問題点に対し
て、図２３７に示すような、自己増幅機能をもつメモリ
セルが各種提案されている。図２３７においては、各種
（ａ）（ｂ）（ｃ）（ｄ）の４種類の自己増幅機能を持
つメモリセルに対して、４種類の問題が、問題であるか
無いかと、セルサイズの比較が示してある。
【００２３】図２３７の（ａ）のメモリセルは、１トラ
ンジスタ形のＭＦＳＦＥＴ形或いは、ＭＦ（Ｍ）ＩＳＦ
ＥＴ形のトランジスタを示している。ＭＦＳＦＥＴ形は
ゲート絶縁膜に強誘電体膜を用いるトランジスタであ
り、格子定数が強誘電体膜とＳｉ基板と異なるため製造
が極めて困難である。ＭＦＩＳＦＥＴ形は、ゲート絶縁
膜に強誘電体膜を用い、Ｓｉ基板との界面に常誘電体の
バッファ膜を形成したトランジスタである。ＭＦＭＩＳ
ＦＥＴ形は、ゲート絶縁膜に強誘電体膜を用い、Ｓｉ基
板との界面には、導体と常誘電体のバッファ膜を形成し
たトランジスタである。この場合でも製造は難しい上
に、カップリング比の問題、リークの問題、誤書き込み
等、実用化する上での本質的問題が山積みである。
【００２４】カップリング比の問題は、通常強誘電体膜
の誘電率は、常誘電体膜の誘電率に比べて非常に大きい
ため、図２３７の右上図の等価回路に示すように、いく
ら常誘電体側を薄膜化しても、強誘電体膜側の容量が常
誘電体側の容量より大きくなってしまい、データ書き込
みのためゲートに電圧を印加しても、容量の小さい常誘
電体側に書き込み電圧の殆どが印加されてしまい。結果
として、書き込みに対して、従来の低電圧動作が可能な
ＦＲＡＭに比べて、７Ｖ〜１５Ｖと高電圧を印加する必
要が生じる。
【００２５】リークの問題は、これは致命的な問題点で
ある。例えば、ＭＦＭＩＳＦＥＴのゲートに電圧を印加
して、強誘電体膜を分極反転させ、その後、ゲートを０
Ｖに戻したあとのトランジスタの様子を図２３７の右下
図に示す。強誘電体膜の分極反転によりゲート側には正
の電荷が集められ、強誘電体膜と常誘電体膜の間の導電
体の強誘電体膜側には、負の電荷が集められる。する
と、導電体内部の電荷保存則により、あまった正の電荷
がいかにも単独で導電体内部に存在しているかのように
なる。この正の電荷により、常誘電体膜を介してチャネ
ル側に負の電荷が誘起される。この負の電荷の誘起，非
誘起により、トランジスタのしきい値電圧が変化して、
非破壊読み出しメモリセルとして機能するわけである。
【００２６】理想的にはこれで良いのであるが、実際は
導電体内部の正の電荷により導電体内部ノードの電位が
上がり、導電体−ゲート間，導電体−チャネル間には電
界が発生する。これにより、電子が強誘電体膜或いは常
誘電体膜のどちらからでも、これを通して導電体に入り
込んでしまうと、セル情報が破壊される問題が存在す
る。このセルデータの保存（データリテンション）は不
揮発性メモリでは１０年保持せねばならず、８ｎｍのゲ
ート酸化膜でもやっとなのに、バリアハイトの小さい強
誘電体膜や、高誘電体膜では殆ど１０年保証は困難と言
える。今までの実測でも室温で数１０秒となっており、
とても高温１０年は難しい。
【００２７】誤書き込みの問題は、選択セルにデータを
書き込む場合、どうしても非選択セルに接続されるビッ
ト線の電位も振幅せざるをえない。このときの方式にも
よるが、選択セルの少なくとも１／３〜１／２の電位が
非選択セルのドレイン端子に印加してしまい誤書き込み
を生じる。フラッシュメモリでも同様な問題があるが、
フラッシュメモリの場合、印加電圧に対して指数関数的
にＦ−Ｎトンネリング，ホットキャリアによる電流が変
化するため、あまり問題ないが、印加電圧にリニアで分
極反転する強誘電体形トランジスタでは深刻な問題であ
る。
【００２８】この図２３７（ａ）のメモリセルは理論的
には４Ｆ2 サイズが実現できるが、データ書き込み時に
ウェル電位をコントロールする必要があり、実際的に
は、ビット線とウェルを接続するため、４Ｆ2 より大き
くなってしまう。現在６Ｆ2 のセルまでは提案されてい
る。
【００２９】図２３７の（ｂ）の回路は、（ａ）の強誘
電体形トランジスタに選択トランジスタを介してビット
線に接続した２トランジスタ型のメモリセルで、カップ
リング比問題，リーク問題，製造容易性，誤書き込み等
の問題の内、非選択セルの選択トランジスタをＯＦＦし
ておくことにより誤書き込みの問題を解決できる。しか
しながら、カップリング比問題，リーク問題，製造容易
性の問題は残る上、セル面積が８Ｆ2 以上と、従来ＦＲ
ＡＭと同等にまで大きくなってしまう。
【００３０】図２３７の（ｃ）の回路は、リーク問題，
製造容易性の問題を解決するため、強誘電体ＦＥＴを用
いずに、通常のトランジスタと強誘電体キャパシタを用
いて構成している。トランジスタとして、書き込み用ト
ランジスタと増幅読み出し用トランジスタを備えてい
る。書き込みトランジスタをＯＮして、ＰＬ−ＢＬ間に
電圧を印加して分極反転させ、書き込みトランジスタを
ＯＦＦして、書き込みを終了する。読み出しは、ＰＬを
駆動して、分極反転させ、“１”，“０”データにより
読み出しトランジスタのゲート電圧が異なることを利用
して、これをトランジスタで増幅してビット線に読み出
す。しかしながら、この構成でも、強誘電体キャパシタ
容量がゲート容量に比べて大きいため、カップリング比
の問題が残る上に、セルサイズが１２Ｆ2 以上と従来Ｆ
ＲＡＭより大ききなってしまう。
【００３１】図２３７（ｄ）の回路は、（ｃ）の回路に
さらに、常誘電体キャパシタを接続した場合を示し、こ
の負荷容量により分極反転読み出しが容易になり、問題
無い動作が期待できる。しかし、強誘電体キャパシタと
同程度の容量或いはさらに大きな容量の常誘電体キャパ
シタが必要であり、１６Ｆ2 以上、さらに大きなセル面
積が必要になり、コスト的に実用化は困難と言える。
【００３２】このように従来の自己増幅機能をもつメモ
リセルにおいては、正常動作と高密度の両立は極めて困
難な問題点があった。なお、この自己増幅機能を持つセ
ルはＤＲＡＭにも適用できるが、この場合も最低２トラ
ンジスタ＋１キャパシタ構成が必要で、従来ＤＲＡＭよ
り大きくなる問題点を抱えていた。
【００３３】
【発明が解決しようとする課題】以上述べたように、従
来ＦＲＡＭはもちろん先願においても、高密度化してメ
モリセルの１個１個の強誘電体キャパシタ面積が縮小し
た場合、残留分極量は薄膜化しても増加しないため、メ
モリセル1個１個当りの強誘電体キャパシタの分極量が
減少してしまい、結果として読み出し信号電圧が低下し
て、大容量化，高密度化が困難になる大きな問題点を抱
えていた。これにより、ＦＲＡＭにおいては、平面キャ
パシタで２５６ＭｂＦＲＡＭが限界点、立体キャパシタ
でも１Ｇｂ〜４ＧｂＦＲＡＭが限界点となる。
【００３４】この問題は、絶縁膜の薄膜化に限界を持つ
ＤＲＡＭ等でも同様であり、ＤＲＡＭにおいても１Ｇｂ
〜４ＧｂＤＲＡＭが限界点となる。また、他のフラッシ
ュメモリでも酸化膜の薄膜化に限界があり、１Ｇｂフラ
ッシュメモリが限界である。つまり、従来のデータの読
み書きができる半導体メモリにおいては、どれを取って
も１Ｇｂ〜４Ｇｂで限界を迎える問題点があった。
【００３５】一方、自己増幅機能を持つ従来の強誘電体
メモリにおいても、カップリング比問題，リーク問題，
製造容易性，誤書き込み等の本質的な問題点を抱えてお
り、これらを解決するには、セル面積が１６Ｆ2 以上と
非常に大ききなる問題点を抱えていた。
【００３６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、不揮発性の強誘電体メ
モリにおいて、高密度化してセルの強誘電体キャパシタ
面積が縮小し、メモリセルの強誘電体キャパシタの分極
量が減少しても、セルサイズやチップサイズの増大を抑
えつつ、さらにソフトエラーを抑えつつ、十分な読み出
し信号電圧を確保して、安定なメモリ動作を可能にする
半導体記憶装置を提供することにある。
【００３７】また本発明の他の目的は、高密度化，製造
の容易化，高速ランダムアクセル機能を保ちつつ、上記
効果を実現する半導体記憶装置を提供するすることにあ
る。また本発明のさらに他の目的は、ダイナミック型半
導体メモリにおいても、高密度化してメモリセルの強誘
電体キャパシタの分極量が減少しても、セルサイズ，チ
ップサイズの増大を抑えつつ、さらにデータリテンショ
ンは向上しないが、ソフトエラーを抑えつつ、十分な読
み出し信号電圧を確保して、安定なメモリ動作を可能に
する半導体記憶装置を提供することにある。
【００３８】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は、次のような構成を採用している。
【００３９】（１）セルブロックを複数配設してメモリ
セルアレイを構成した半導体記憶装置であって、前記セ
ルブロックは、セルトランジスタと強誘電体キャパシタ
を並列接続してなる不揮発性のメモリセルが複数個直列
接続されたブロックユニットと、このブロックユニット
の一端に入力端が接続され、出力端がビット線に接続さ
れた増幅回路とを具備してなることを特徴とする。
【００４０】（２）セルブロックを複数配設してメモリ
セルアレイを構成した半導体記憶装置であって、前記セ
ルブロックは、セルトランジスタと強誘電体キャパシタ
を並列接続してなる不揮発性のメモリセルが複数個直列
接続されたブロックユニットと、このブロックユニット
の一端にゲート端子が接続され、ドレイン端子がビット
線に接続された増幅用トランジスタとを具備してなるこ
とを特徴とする。
【００４１】(2-1) ビット線は、セルブロックにデータ
を書き込むビット線と同一であること。 (2-2) ビット線は、セルブロックにデータを書き込むビ
ット線とビット線対を成す他のビット線であること。
【００４２】(2-3) 増幅用トランジスタのドレイン端子
は、書き込み用トランジスタを介してビット線に接続さ
れること。 (2-4) セルトランジスタのゲートはワード線に接続され
ること。
【００４３】(2-5) スタンドバイ時、セルトランジスタ
のドレイン，ソース端子は０Ｖになること。 (2-6) ビット線は、アクティブ時に０Ｖから VBLH の間
を振幅し、スタンドバイ時に(1/2)VBLH にプリチャージ
されること。
【００４４】(2-7) １個のメモリセルで１ビットの情報
を記憶すること。 (2-8) ２個のメモリセルで１ビットの情報を記憶するこ
と。
【００４５】(2-9) メモリセルアレイにはダミーセルが
含まれ、ダミーセルは、少なくとも１個以上複数直列接
続されたトランジスタから構成されるダミーユニットを
含み、ダミーユニットの一端はビット線に接続され、他
端は接地電源線或いは内部電源線に接続され、ダミーユ
ニットを構成するトランジスタのゲート電圧を制御する
ことにより、ダミーユニットを流れる電流は、“１”デ
ータ読み出し時は増幅用トランジスタに流れる電流より
小さく、“０”データ読み出し時は増幅用トランジスタ
に流れる電流より大きいこと。
【００４６】（３）セルブロックを複数配設してメモリ
セルアレイを構成した半導体記憶装置であって、前記セ
ルブロックは、セルトランジスタと強誘電体キャパシタ
を並列接続してなる不揮発性のメモリセルが複数個直列
接続されたブロックユニットと、このブロックユニット
の一端にゲート端子が接続され、ドレイン端子がビット
線に接続された増幅用トランジスタと、前記ブロックユ
ニットの一端にソース端子が接続され、ドレイン端子が
前記ビット線に接続された書き込み用トランジスタとを
具備してなることを特徴とする。
【００４７】(3-1) ブロックユニットの他端は、プレー
ト線に接続されること。 (3-2) ブロックユニットの他端は、選択用トランジスタ
を介してプレート線に接続されること。
【００４８】(3-3) ブロックユニットの一端と内部電源
線との間に、メモリセルの強誘電体キャパシタとは別の
強誘電体キャパシタ、或いは常誘電体キャパシタが接続
されること。 (3-4) セルトランジスタのゲートはワード線に接続され
ること。
【００４９】(3-5) スタンドバイ時、セルトランジスタ
のドレイン，ソース端子は０Ｖになること。 (3-6) ビット線は、アクティブ時に０Ｖから VBLH の間
を振幅し、スタンドバイ時に(1/2)VBLH にプリチャージ
されること。
【００５０】(3-7) １個のメモリセルで１ビットの情報
を記憶すること。 (3-8) ２個のメモリセルで１ビットの情報を記憶するこ
と。
【００５１】(3-9) メモリセルの読み出しセル信号は、
増幅用トランジスタで増幅されてビット線に読み出さ
れ、ビット線からメモリセルへのデータの書き込みは書
き込み用トランジスタを介して行うこと。
【００５２】(3-10)メモリセルアレイにはダミーセルが
含まれ、ダミーセルは、少なくとも１個以上複数直列接
続されたトランジスタから構成されるダミーユニットを
含み、ダミーユニットの一端はビット線に接続され、他
端は接地電源線或いは内部電源線に接続され、ダミーユ
ニットを構成するトランジスタのゲート電圧を制御する
ことにより、ダミーユニットを流れる電流は、“１”デ
ータ読み出し時は増幅用トランジスタに流れる電流より
小さく、“０”データ読み出し時は増幅用トランジスタ
に流れる電流より大きいこと。
【００５３】（４）セルブロックを複数配設してメモリ
セルアレイを構成した半導体記憶装置であって、前記セ
ルブロックは、セルトランジスタと強誘電体キャパシタ
を並列接続してなる不揮発性のメモリセルが複数個直列
接続された第１，第２のブロックユニットと、第１のブ
ロックユニットの一端にゲート端子が接続され、ドレイ
ン端子が第２のビット線に接続された第１の増幅用トラ
ンジスタと、第１のブロックユニットの一端にソース端
子が接続され、ドレイン端子が第１のビット線に接続さ
れた第１の書き込み用トランジスタと、第２のブロック
ユニットの一端にゲート端子が接続され、ドレイン端子
が第１のビット線に接続された第２の増幅用トランジス
タと、第２のブロックユニットの一端にソース端子が接
続され、ドレイン端子が第２のビット線に接続された第
２の書き込み用トランジスタとを具備してなることを特
徴とする。
【００５４】(4-1) 第１，第２のビット線は対をなし、
同一のセンスアンプ回路に接続されること。 (4-2) 第１，第２のブロックユニットの各他端は、それ
ぞれプレート線に接続されること。 (4-3) 第１のブロックユニットの他端は、第１の選択用
トランジスタを介してプレート線に接続され、第２のブ
ロックユニットの他端は、第２の選択用トランジスタを
介してプレート線に接続されること。
【００５５】(4-4) 第１のブロックユニットの他端は第
１のプレート線に接続され、第２のブロックユニットの
他端は第２プレート線に接続されること。 (4-5) 第１のブロックユニットの他端は、第１の選択用
トランジスタを介して第１のプレート線に接続され、第
２のブロックユニットの他端は、第２の選択用トランジ
スタを介して第２のプレート線に接続されること。
【００５６】(4-6) 第１のブロックユニットの一端と内
部電源線との間に、メモリセルの強誘電体キャパシタと
は別の強誘電体キャパシタ、或いは常誘電体キャパシタ
が接続され、第２のブロックユニットの一端と内部電源
線との間に、メモリセルの強誘電体キャパシタとは別の
強誘電体キャパシタ、或いは常誘電体キャパシタが接続
されること。
【００５７】(4-7) セルトランジスタのゲートはワード
線に接続されること。 (4-8) スタンドバイ時、セルトランジスタのドレイン，
ソース端子は０Ｖになること。 (4-9) 第１，第２のビット線は、アクティブ時に０Ｖか
ら VBLH の間を振幅し、スタンドバイ時に(1/2)VBLH に
プリチャージされること。
【００５８】(4-10)メモリセルの読み出しセル信号は、
第１の増幅用トランジスタで増幅されて第２ビット線に
読み出されるか、或いは第２の増幅用トランジスタで増
幅されて第１のビット線に読み出されるか、又はその両
方であること。 (4-11)第１のビット線からメモリセルへのデータの書き
込みは第１の書き込み用トランジスタを介して行い、第
２のビット線からメモリセルへのデータの書き込みは第
２の書き込み用トランジスタを介して行うこと。
【００５９】(4-12)１個のメモリセルで１ビットの情報
を記憶すること。 (4-13)２個のメモリセルで１ビットの情報を記憶するこ
と。
【００６０】(4-14)メモリセルアレイにはダミーセルが
含まれ、ダミーセルは、少なくとも１個以上複数直列接
続されたトランジスタから構成されるダミーユニットを
含み、ダミーユニットの一端は第１のビット線或いは第
２のビット線に接続され、他端は接地電源線或いは内部
電源線に接続され、ダミーユニットを構成するトランジ
スタのゲート電圧を制御することにより、ダミーユニッ
トを流れる電流は、“１”データ読み出し時は増幅用ト
ランジスタに流れる電流より小さく、“０”データ読み
出し時は増幅用トランジスタに流れる電流より大きいこ
と。
【００６１】（５）セルブロックを複数配設してメモリ
セルアレイを構成した半導体記憶装置であって、前記セ
ルブロックは、セルトランジスタと強誘電体キャパシタ
を並列接続してなる不揮発性のメモリセルが複数個直列
接続された第１，第２，第３，第４のブロックユニット
と、第１及び第３のブロックユニットの共通接続された
各一端にゲート端子が接続され、ドレイン端子が第２の
ビット線に接続された第１の増幅用トランジスタと、第
１及び第３のブロックユニットの共通接続された前記一
端にソース端子が接続され、ドレイン端子が第１のビッ
ト線に接続された第１の書き込み用トランジスタと、第
２及び第４のブロックユニットの共通接続された各一端
にゲート端子が接続され、ドレイン端子が第１のビット
線に接続された第２の増幅用トランジスタと、第２及び
第４のブロックユニットの共通接続された前記一端にソ
ース端子が接続され、ドレイン端子が第２のビット線に
接続された第２の書き込み用トランジスタとを具備して
なることを特徴とする。
【００６２】(5-1) 第１，第２のビット線は対をなし、
同一のセンスアンプ回路に接続されること。 (5-2) 第１のブロックユニットの他端は第１のプレート
線に接続され、第２のブロックユニットの他端は第２の
プレート線に接続されること。
【００６３】(5-3) 第１のブロックユニットの他端は、
第１選択用トランジスタを介して第１のプレート線に接
続され、第２のブロックユニットの他端は、第２の選択
用トランジスタを介して第１のプレート線に接続され、
第３のブロックユニットの他端は、第３の選択用トラン
ジスタを介して第２のプレート線に接続され、第４のブ
ロックユニットの他端は、第４の選択用トランジスタを
介して第２のプレート線に接続されること。
【００６４】(5-4) 第１のブロックユニットの他端は第
１のプレート線に接続され、第２のブロックユニットの
他端は第２プレート線に接続され、第３のブロックユニ
ットの他端は第３のプレート線に接続され、第４のブロ
ックユニットの他端は第４プレート線に接続されるこ
と。
【００６５】(5-5) 第１のブロックユニットの他端は、
第１の選択用トランジスタを介して第１のプレート線に
接続され、第２のブロックユニットの他端は、第２の選
択用トランジスタを介して第２のプレート線に接続さ
れ、第３のブロックユニットの他端は、第３の選択用ト
ランジスタを介して第３のプレート線に接続され、第４
のブロックユニットの他端は、第４の選択用トランジス
タを介して第４のプレート線に接続されること。
【００６６】(5-6) 第１のブロックユニットの一端と内
部電源線との間に、メモリセルの強誘電体キャパシタと
は別の強誘電体キャパシタ、或いは常誘電体キャパシタ
が接続され、第２のブロックユニットの一端と内部電源
線との間に、メモリセルの強誘電体キャパシタとは別の
強誘電体キャパシタ、或いは常誘電体キャパシタが接続
されること。
【００６７】(5-7) セルトランジスタのゲートはワード
線に接続されること。 (5-8) スタンドバイ時、セルトランジスタのドレイン，
ソース端子は０Ｖになること。 (5-9) 第１，第２のビット線は、アクティブ時に０Ｖか
ら VBLH の間を振幅し、スタンドバイ時に(1/2)VBLH に
プリチャージされること。
【００６８】(5-10)メモリセルの読み出しセル信号は、
第１の増幅用トランジスタで増幅されて第２ビット線に
読み出されるか、或いは第２の増幅用トランジスタで増
幅されて第１のビット線に読み出されるか、又はその両
方であること。 (5-11)第１のビット線からメモリセルへのデータの書き
込みは第１の書き込み用トランジスタを介して行い、第
２のビット線からメモリセルへのデータの書き込みは第
２の書き込み用トランジスタを介して行うこと。
【００６９】(5-12)１個のメモリセルで１ビットの情報
を記憶すること。 (5-13)２個のメモリセルで１ビットの情報を記憶するこ
と。
【００７０】(5-14)メモリセルアレイにはダミーセルが
含まれ、ダミーセルは、少なくとも１個以上複数直列接
続されたトランジスタから構成されるダミーユニットを
含み、ダミーユニットの一端は第１のビット線或いは第
２のビット線接続され、他端は接地電源線或いは内部電
源線に接続され、ダミーユニットを構成するトランジス
タのゲート電圧を制御することにより、ダミーユニット
を流れる電流は、“１”データ読み出し時は増幅用トラ
ンジスタに流れる電流より小さく、“０”データ読み出
し時は増幅用トランジスタに流れる電流より大きいこ
と。
【００７１】（６）セルブロックを複数配設してメモリ
セルアレイを構成した半導体記憶装置であって、前記セ
ルブロックは、セルトランジスタと強誘電体キャパシタ
を並列接続してなる不揮発性のメモリセルが複数個直列
接続された第１，第２のブロックユニットと、第１及び
第２のブロックユニットの共通接続された各一端にゲー
ト端子が接続され、ドレイン端子がビット線に接続され
た増幅用トランジスタと、第１及び第２のブロックユニ
ットの共通接続された各一端にソース端子が接続され、
ドレイン端子が前記ビット線に接続された書き込み用ト
ランジスタとを具備してなることを特徴とする。
【００７２】(6-1) 第１のブロックユニットの他端は第
１のプレート線に接続され、第２のブロックユニットの
他端は第２のプレート線に接続されること。 (6-2) 第１のブロックユニットの他端は第１の選択用ト
ランジスタを介して第１のプレート線に接続され、第２
のブロックユニットの他端は第２の選択用トランジスタ
を介して第２のプレート線に接続されること。
【００７３】(6-3) 第１のブロックユニットの一端と内
部電源線との間に、メモリセルの強誘電体キャパシタと
は別の強誘電体キャパシタ、或いは常誘電体キャパシタ
が接続されること。
【００７４】(6-4) セルトランジスタのゲートはワード
線に接続されること。 (6-5) スタンドバイ時、セルトランジスタのドレイン，
ソース端子は０Ｖになること。 (6-6) ビット線は、アクティブ時に０Ｖから VBLH の間
を振幅し、スタンドバイ時に(1/2)VBLH にプリチャージ
されること。 (6-6) 第１，第２のビット線は、アクティブ時に０Ｖか
ら VBLH の間を振幅し、スタンドバイ時に(1/2)VBLH に
プリチャージされること。
【００７５】(6-7) メモリセルの読み出しセル信号は、
増幅用トランジスタで増幅されてビット線に読み出さ
れ、ビット線からメモリセルへのデータの書き込みは書
き込み用トランジスタを介して行うこと。 (6-8) メモリセルの読み出しセル信号は、第１の増幅用
トランジスタで増幅されて第２ビット線に読み出される
か、或いは第２の増幅用トランジスタで増幅されて第１
のビット線に読み出されるか、又はその両方であるこ
と。
【００７６】(6-9) 第１のビット線からメモリセルへの
データの書き込みは第１の書き込み用トランジスタを介
して行い、第２のビット線からメモリセルへのデータの
書き込みは第２の書き込み用トランジスタを介して行う
こと。
【００７７】(6-10)１個のメモリセルで１ビットの情報
を記憶すること。 (6-11)２個のメモリセルで１ビットの情報を記憶するこ
と。
【００７８】(6-12)メモリセルアレイにはダミーセルが
含まれ、ダミーセルは、少なくとも１個以上複数直列接
続されたトランジスタから構成されるダミーユニットを
含み、ダミーユニットの一端はビット線に接続され、他
端は接地電源線或いは内部電源線に接続され、ダミーユ
ニットを構成するトランジスタのゲート電圧を制御する
ことにより、ダミーユニットを流れる電流は、“１”デ
ータ読み出し時は増幅用トランジスタに流れる電流より
小さく、“０”データ読み出し時は増幅用トランジスタ
に流れる電流より大きいこと。
【００７９】（７）強誘電体キャパシタを用いた不揮発
性のメモリセルを用いた半導体記憶装置であって、ワー
ド線をゲート端子に接続したセルトランジスタに強誘電
体キャパシタを並列接続して不揮発性のメモリセルを構
成し、前記メモリセルを複数個直列接続したブロックユ
ニットと少なくとも１つの選択トランジスタを直列接続
してセルブロックを構成し、前記複数のセルブロック
と、各セルブロックの一端が表面に接続されるサブビッ
ト線と、該サブビット線に入力端が接続され、出力端が
ビット線に接続される増幅回路とを含んでセルセグメン
トを構成し、前記ビット線の複数本と、該ビット線の各
々に接続される複数のセルセグメントとをワード線方向
に配設してメモリセルアレイを構成してなることを特徴
とする。
【００８０】（８）強誘電体キャパシタを用いた不揮発
性のメモリセルを用いた半導体記憶装置であって、ワー
ド線をゲート端子に接続したセルトランジスタに強誘電
体キャパシタを並列接続して不揮発性のメモリセルを構
成し、前記メモリセルを複数個直列接続したブロックユ
ニットと少なくとも１つの選択トランジスタを直列接続
してそれぞれ複数の第１，第２のセルブロックを構成
し、第１，第２のセルブロックと、第１のセルブロック
の各一端に接続される第１のサブビット線と、第２のセ
ルブロックの各一端に接続される第２のサブビット線
と、第１のサブビット線にゲート端子が接続され、ドレ
イン端子が第２のビット線に接続された第１の増幅用ト
ランジスタと、第１のサブビット線にソース端子が接続
され、ドレイン端子が第２のビット線と対を成す第１の
ビット線に接続された第１の書き込み用トランジスタ
と、第２のサブビット線にゲート端子が接続され、ドレ
イン端子が第１のビット線に接続された第２の増幅用ト
ランジスタと、第２のサブビット線にソース端子が接続
され、ドレイン端子が第２のビット線に接続された第２
の書き込み用トランジスタとを含んでセルセグメントを
構成し、第１及び第２のビット線の複数対と、該ビット
線対に接続される複数のセルセグメントとをワード線方
向に配設してメモリセルアレイを構成してなることを特
徴とする。
【００８１】(8-1) セルセグメントにおいて、第１のサ
ブビット線にドレイン端子が接続され、ソース端子が接
地線或いは内部電源線に接続された第１のプリチャージ
用トランジスタと、第２のサブビット線にドレイン端子
が接続され、ソース端子が接地線或いは内部電源線に接
続された第２のプリチャージ用トランジスタとを含むこ
と。
【００８２】(8-2) セルアレイにおいて、第１のビット
線と第２のビット線が同一のセンスアンプに接続され、
センスアンプがワード線方向に複数配設されること。 (8-3) セルブロックの他端はプレート電極に接続される
こと。
【００８３】(8-4) 第１のサブビット線に読み出された
メモリセルのセル信号は、第１の増幅用トランジスタで
増幅されて第２ビット線に読み出され、第２のサブビッ
ト線に読み出されたメモリセルのセル信号は、第２の増
幅用トランジスタで増幅されて第１のビット線に読み出
されること。
【００８４】(8-5) 第１のビット線からメモリセルへの
データの書き込みは第１の書き込み用トランジスタを介
して行い、第２のビット線からメモリセルへのデータの
書き込みは第２の書き込み用トランジスタを介して行う
こと。
【００８５】(8-6) 第１，第２のビット線は、アクティ
ブ時に０Ｖから VBLH の間を振幅し、スタンドバイ時に
(1/2)VBLH にプリチャージされること。 (8-7) 選択されたセルセグメントにおける第１，第２の
サブビット線のいずれか一方或いは両方は、アクティブ
時に０Ｖから VBLH の間を振幅し、スタンドバイ時に０
Ｖにプリチャージされること。
【００８６】(8-8) １個の前記メモリセルで１ビットの
情報を記憶すること。 (8-9) ２個のメモリセルで１ビットの情報を記憶するこ
と。
【００８７】(8-10)第１の増幅用トランジスタのドレイ
ン端子は第１の読み出し用トランジスタを介して第２の
ビット線に接続され、第２の増幅用トランジスタのドレ
イン端子は第２の読み出し用トランジスタを介して第１
のビット線に接続されること。
【００８８】(8-11)メモリセルアレイにはダミーセルが
含まれ、ダミーセルは、少なくとも１個以上複数直列接
続されたトランジスタから構成されるダミーユニットを
含み、ダミーユニットの一端は第１のビット線或いは第
２のビット線接続され、他端は接地電源線或いは内部電
源線に接続され、ダミーユニットを構成するトランジス
タのゲート電圧を制御することにより、ダミーユニット
を流れる電流は、“１”データ読み出し時は増幅用トラ
ンジスタに流れる電流より小さく、“０”データ読み出
し時は増幅用トランジスタに流れる電流より大きいこ
と。
【００８９】（９）強誘電体キャパシタを用いた不揮発
性のメモリセルを用いた半導体記憶装置であって、ワー
ド線をゲート端子に接続したセルトランジスタに強誘電
体キャパシタを並列接続して不揮発性のメモリセルを構
成し、前記メモリセルを複数個直列接続したブロックユ
ニットと少なくとも１つの選択トランジスタを直列接続
してそれぞれ複数の第１，第２のセルブロックを構成
し、第１，第２のセルブロックと、第１のセルブロック
の各一端に接続される第１のサブビット線と、第２のセ
ルブロックの各一端に接続される第２のサブビット線
と、第１のサブビット線にゲート端子が接続され、ドレ
イン端子が第１のビット線に接続された第１の増幅用ト
ランジスタと、第１のサブビット線にソース端子が接続
され、ドレイン端子が第１のビット線に接続された第１
の書き込み用トランジスタと、第２のサブビット線にゲ
ート端子が接続され、ドレイン端子が第１のビット線と
対を成す第２のビット線に接続された第２の増幅用トラ
ンジスタと、第２のサブビット線にソース端子が接続さ
れ、ドレイン端子が第２のビット線に接続された第２の
書き込み用トランジスタとを含んでセルセグメントを構
成し、第１及び第２のビット線の複数対と、該ビット線
対に接続される複数のセルセグメントとをワード線方向
に配設してメモリセルアレイを構成してなることを特徴
とする。
【００９０】(9-1) セルセグメントにおいて、第１のサ
ブビット線にドレイン端子が接続され、ソース端子が接
地線或いは内部電源線に接続された第１のプリチャージ
用トランジスタと、第２のサブビット線にドレイン端子
が接続され、ソース端子が接地線或いは内部電源線に接
続された第２のプリチャージ用トランジスタとを含むこ
と。
【００９１】(9-2) セルアレイにおいて、第１のビット
線と第２のビット線が同一のセンスアンプに接続され、
センスアンプがワード線方向に複数配設されること。 (9-3) セルブロックの他端はプレート電極に接続される
こと。
【００９２】(9-4) 第１のサブビット線に読み出された
メモリセルのセル信号は、第１の増幅用トランジスタで
増幅されて第１ビット線に読み出され、第２のサブビッ
ト線に読み出されたメモリセルのセル信号は、第２の増
幅用トランジスタで増幅されて第２のビット線に読み出
されること。
【００９３】(9-5) 第１のビット線からメモリセルへの
データの書き込みは第１の書き込み用トランジスタを介
して行い、第２のビット線からメモリセルへのデータの
書き込みは第２の書き込み用トランジスタを介して行う
こと。
【００９４】(9-6) 第１，第２のビット線は、アクティ
ブ時に０Ｖから VBLH の間を振幅し、スタンドバイ時に
(1/2)VBLH にプリチャージされること。 (9-7) 選択されたセルセグメントにおける第１，第２の
サブビット線のいずれか一方或いは両方は、アクティブ
時に０Ｖから VBLH の間を振幅し、スタンドバイ時に０
Ｖにプリチャージされること。
【００９５】(9-8) １個の前記メモリセルで１ビットの
情報を記憶すること。 (9-9) ２個のメモリセルで１ビットの情報を記憶するこ
と。
【００９６】(9-10)第１の増幅用トランジスタのドレイ
ン端子は第１の読み出し用トランジスタを介して第１の
ビット線に接続され、第２の増幅用トランジスタのドレ
イン端子は第２の読み出し用トランジスタを介して第２
のビット線に接続されること。
【００９７】(9-11)メモリセルアレイにはダミーセルが
含まれ、ダミーセルは、少なくとも１個以上複数直列接
続されたトランジスタから構成されるダミーユニットを
含み、ダミーユニットの一端は第１のビット線或いは第
２のビット線接続され、他端は接地電源線或いは内部電
源線に接続され、ダミーユニットを構成するトランジス
タのゲート電圧を制御することにより、ダミーユニット
を流れる電流は、“１”データ読み出し時は増幅用トラ
ンジスタに流れる電流より小さく、“０”データ読み出
し時は増幅用トランジスタに流れる電流より大きいこ
と。
【００９８】（10）強誘電体キャパシタを用いたフハツ
セイのメモリセルを用いた半導体記憶装置であって、ワ
ード線にゲート端子が接続され、ドレイン端子がサブビ
ット線に接続されたセルトランジスタと、このセルトラ
ンジスタのソース端子に一端が接続され、他端がプレー
ト線に他端を接続された強誘電体キャパシタとから１個
の不揮発性メモリセルを構成し、前記サブビット線と、
該サブビット線に複数接続される前記メモリセルと、前
記サブビット線に入力端が接続され、出力端がビット線
に接続された増幅回路とを含んでセルセグメントを構成
し、前記ビット線の複数本と、該ビット線の各々に接続
される複数のセルセグメントとをワード線方向に配設し
てメモリセルアレイを構成してなることを特徴とする。
【００９９】（11）強誘電体キャパシタを用いたフハツ
セイのメモリセルを用いた半導体記憶装置であって、ワ
ード線にゲート端子が接続され、ドレイン端子が第１或
いは第２のサブビット線に接続されセルトランジスタ
と、このセルトランジスタのソース端子に一端が接続さ
れ、他端がプレート線に接続された強誘電体キャパシタ
とから１個の不揮発性メモリセルを構成し、第１及び第
２のサブビット線と、第１のサブビット線の各々に接続
される複数の前記メモリセルと、第２のサブビット線の
各々に接続される前記複数のメモリセルと、第１のサブ
ビット線にゲート端子が接続され、ドレイン端子が第２
のビット線に接続された第１の増幅用トランジスタと、
第１のサブビット線にソース端子が接続され、ドレイン
端子が第２のビット線と対を成す第１のビット線に接続
された第１の書き込み用トランジスタと、第２のサブビ
ット線にゲート端子が接続され、ドレイン端子が第１の
ビット線に接続された第２の増幅用トランジスタと、第
２のサブビット線にソース端子が接続され、ドレイン端
子が第２のビット線に接続された第２の書き込み用トラ
ンジスタとを含んでセルセグメントを構成し、第１及び
第２のビット線の複数対と、該ビット線対に接続される
複数のセルセグメントとをワード線方向に配設してメモ
リセルアレイを構成してなることを特徴とする。
【０１００】(11-1)セルセグメントにおいて、第１のサ
ブビット線にドレイン端子が接続され、ソース端子が接
地線或いは内部電源線に接続された第１の読み出し用ト
ランジスタと、第２のサブビット線にドレイン端子が接
続され、ソース端子が接地線或いは内部電源線に接続さ
れた第２の読み出し用トランジスタとを含むこと。 (11-2)セルアレイにいて、第１のビット線と第２のビッ
ト線が同一のセンスアンプに接続され、センスアンプが
ワード線方向に複数配設されていること。
【０１０１】(11-3)第１のサブビット線に読み出された
メモリセルのセル信号は第１の増幅用トランジスタで増
幅されて第２ビット線に読み出され、第２のサブビット
線に読み出されたメモリセルのセル信号は第２の増幅用
トランジスタで増幅されて第１のビット線に読み出され
ること。 (11-4)第１のビット線からメモリセルへのデータの書き
込みは第１の書き込み用トランジスタを介して行い、第
２のビット線からメモリセルへのデータの書き込みは第
２の書き込み用トランジスタを介して行うこと。
【０１０２】(11-5)第１，第２のビット線は、アクティ
ブ時に０Ｖから VBLH の間を振幅し、スタンドバイ時に
(1/2)VBLH にプリチャージされること。 (11-6)選択されたセルセグメントにおける第１，第２の
サブビット線のいずれか一方或いは両方は、アクティブ
時に０Ｖから VBLH の間を振幅し、スタンドバイ時に０
Ｖにプリチャージされること。
【０１０３】(11-7)１個のメモリセルで１ビットの情報
を記憶すること。 (11-8)２個のメモリセルで１ビットの情報を記憶するこ
と。
【０１０４】(11-9)第１の増幅用トランジスタのドレイ
ン端子は、第１の読み出し用トランジスタを介して第２
のビット線に接続され、第２の増幅用トランジスタのド
レイン端子は、第２の読み出し用トランジスタを介して
第１のビット線に接続されること。
【０１０５】(11-10) メモリセルアレイにはダミーセル
が含まれ、ダミーセルは、少なくとも１個以上複数直列
接続されたトランジスタから構成されるダミーユニット
を含み、ダミーユニットの一端は第１のビット線或いは
第２のビット線接続され、他端は接地電源線或いは内部
電源線に接続され、ダミーユニットを構成するトランジ
スタのゲート電圧を制御することにより、ダミーユニッ
トを流れる電流は、“１”データ読み出し時は増幅用ト
ランジスタに流れる電流より小さく、“０”データ読み
出し時は増幅用トランジスタに流れる電流より大きいこ
と。
【０１０６】（12）強誘電体キャパシタを用いた不揮発
性のメモリセルを用いた半導体記憶装置であって、ワー
ド線にゲート端子が接続され、ドレイン端子が第１或い
は第２のサブビット線に接続されセルトランジスタと、
このセルトランジスタのソース端子に一端が接続され、
他端がプレート線に接続された強誘電体キャパシタとか
ら１個の不揮発性メモリセルを構成し、第１及び第２の
サブビット線と、第１のサブビット線の各々に接続され
る複数の前記メモリセルと、第２のサブビット線の各々
に接続される前記複数のメモリセルと、第１のサブビッ
ト線にゲート端子が接続され、ドレイン端子が第１のビ
ット線に接続された第１の増幅用トランジスタと、第１
のサブビット線にソース端子が接続され、ドレイン端子
が第１のビット線に接続された第１の書き込み用トラン
ジスタと、第２のサブビット線にゲート端子が接続さ
れ、ドレイン端子が第１のビット線と対を成す第２のビ
ット線に接続された第２の増幅用トランジスタと、第２
のサブビット線にソース端子が接続され、ドレイン端子
が第２のビット線に接続された第２の書き込み用トラン
ジスタとを含んでセルセグメントを構成し、第１及び第
２のビット線の複数対と、該ビット線対に接続される複
数のセルセグメントとをワード線方向に配設してメモリ
セルアレイを構成してなることを特徴とする。
【０１０７】(12-1)セルセグメントにおいて、第１のサ
ブビット線にドレイン端子が接続され、ソース端子が接
地線或いは内部電源線に接続された第１の読み出し用ト
ランジスタと、第２のサブビット線にドレイン端子が接
続され、ソース端子が接地線或いは内部電源線に接続さ
れた第２の読み出し用トランジスタとを含むこと。 (12-2)セルアレイにいて、第１のビット線と第２のビッ
ト線が同一のセンスアンプに接続され、センスアンプが
ワード線方向に複数配設されていること。
【０１０８】(12-3)第１のサブビット線に読み出された
メモリセルのセル信号は、第１の増幅用トランジスタで
増幅されて第１ビット線に読み出され、第２のサブビッ
ト線に読み出されたメモリセルのセル信号は、第２の増
幅用トランジスタで増幅されて第２のビット線に読み出
されること。
【０１０９】(12-4)第１のビット線からメモリセルへの
データの書き込みは第１の書き込み用トランジスタを介
して行い、第２のビット線からメモリセルへのデータの
書き込みは第２の書き込み用トランジスタを介して行う
こと。
【０１１０】(12-5)第１，第２のビット線は、アクティ
ブ時に０Ｖから VBLH の間を振幅し、スタンドバイ時に
(1/2)VBLH にプリチャージされること。 (12-6)選択されたセルセグメントにおける第１，第２の
サブビット線のいずれか一方或いは両方は、アクティブ
時に０Ｖから VBLH の間を振幅し、スタンドバイ時に０
Ｖにプリチャージされること。
【０１１１】(12-7)１個のメモリセルで１ビットの情報
を記憶すること。 (12-8)２個のメモリセルで１ビットの情報を記憶するこ
と。
【０１１２】(12-9)第１の増幅用トランジスタのドレイ
ン端子は、第１の読み出し用トランジスタを介して第１
のビット線に接続され、第２の増幅用トランジスタのド
レイン端子は、第２の読み出し用トランジスタを介して
第２のビット線に接続されること。
【０１１３】(12-10) メモリセルアレイにはダミーセル
が含まれ、ダミーセルは、少なくとも１個以上複数直列
接続されたトランジスタから構成されるダミーユニット
を含み、ダミーユニットの一端は第１のビット線或いは
第２のビット線接続され、他端は接地電源線或いは内部
電源線に接続され、ダミーユニットを構成するトランジ
スタのゲート電圧を制御することにより、ダミーユニッ
トを流れる電流は、“１”データ読み出し時は増幅用ト
ランジスタに流れる電流より小さく、“０”データ読み
出し時は増幅用トランジスタに流れる電流より大きいこ
と。
【０１１４】（13）トランジスタとキャパシタからなる
メモリセルを用いた半導体記憶装置であって、ワード線
にゲート端子が接続され、ドレイン端子がサブビット線
に接続されたセルトランジスタと、このセルトランジス
タのソース端子に一端が接続され、他端がプレート線に
接続された常誘電体キャパシタとから１個のメモリセル
を構成し、前記サブビット線と、該サブビット線に複数
接続される前記メモリセルと、前記サブビット線に入力
端が接続され、出力端がビット線に接続された増幅回路
とを含んでセルセグメントを構成し、前記ビット線の複
数本と、該ビット線の各々に接続される複数のセルセグ
メントとをワード線方向に配設してメモリセルアレイを
構成してなることを特徴とする。
【０１１５】（14）トランジスタとキャパシタからなる
メモリセルを用いた半導体記憶装置であって、ワード線
にゲート端子が接続され、ドレイン端子が第１或いは第
２のサブビット線に接続されたセルトランジスタと、こ
のセルトランジスタのソース端子に一端が接続され、他
端がプレート線に接続された常誘電体キャパシタとから
１個のメモリセルを構成し、第１及び第２のサブビット
線と、第１のサブビット線の各々に接続される複数の前
記メモリセルと、第２のサブビット線の各々に接続され
る複数の前記メモリセルと、第１のサブビット線にゲー
ト端子が接続され、ドレイン端子が第２のビット線に接
続された第１の増幅用トランジスタと、第１のサブビッ
ト線にソース端子が接続され、ドレイン端子が第２のビ
ット線と対を成す第１のビット線に接続された第１の書
き込み用トランジスタと、第２のサブビット線にゲート
端子が接続され、ドレイン端子が第１のビット線に接続
された第２の増幅用トランジスタと、第２のサブビット
線にソース端子が接続され、ドレイン端子が第２のビッ
ト線に接続された第２の書き込み用トランジスタとを含
んでセルセグメントを構成し、第１及び第２のビット線
の複数対と、該ビット線対に接続される複数のセルセグ
メントとをワード線方向に配設してメモリセルアレイを
構成してなることを特徴とする。
【０１１６】(14-1)セルセグメントにおいて、第１のサ
ブビット線にドレイン端子が接続され、ソース端子が接
地線或いは内部電源線に接続された第１の読み出し用ト
ランジスタと、第２のサブビット線にドレイン端子が接
続され、ソース端子が接地線或いは内部電源線に接続さ
れた第２の読み出し用トランジスタとを含むこと。 (14-2)セルアレイにいて、第１のビット線と第２のビッ
ト線が同一のセンスアンプに接続され、センスアンプが
ワード線方向に複数配設されていること。
【０１１７】(14-3)第１のサブビット線に読み出された
メモリセルのセル信号は第１の増幅用トランジスタで増
幅されて第２ビット線に読み出され、第２のサブビット
線に読み出されたメモリセルのセル信号は第２の増幅用
トランジスタで増幅されて第１のビット線に読み出され
ること。 (14-4)第１のビット線からメモリセルへのデータの書き
込みは第１の書き込み用トランジスタを介して行い、第
２のビット線からメモリセルへのデータの書き込みは第
２の書き込み用トランジスタを介して行うこと。
【０１１８】(14-5)第１，第２のビット線は、アクティ
ブ時に０Ｖから VBLH の間を振幅し、スタンドバイ時に
(1/2)VBLH にプリチャージされること。 (14-6)選択されたセルセグメントにおける第１，第２の
サブビット線のいずれか一方或いは両方は、アクティブ
時に０Ｖから VBLH の間を振幅し、スタンドバイ時に０
Ｖにプリチャージされること。
【０１１９】(14-7)１個のメモリセルで１ビットの情報
を記憶すること。 (14-8)２個のメモリセルで１ビットの情報を記憶するこ
と。
【０１２０】(14-9)第１の増幅用トランジスタのドレイ
ン端子は、第１の読み出し用トランジスタを介して第２
のビット線に接続され、第２の増幅用トランジスタのド
レイン端子は、第２の読み出し用トランジスタを介して
第１のビット線に接続されること。
【０１２１】(14-10) メモリセルアレイにはダミーセル
が含まれ、ダミーセルは、少なくとも１個以上複数直列
接続されたトランジスタから構成されるダミーユニット
を含み、ダミーユニットの一端は第１のビット線或いは
第２のビット線接続され、他端は接地電源線或いは内部
電源線に接続され、ダミーユニットを構成するトランジ
スタのゲート電圧を制御することにより、ダミーユニッ
トを流れる電流は、“１”データ読み出し時は増幅用ト
ランジスタに流れる電流より小さく、“０”データ読み
出し時は増幅用トランジスタに流れる電流より大きいこ
と。
【０１２２】（15）トランジスタとキャパシタからなる
メモリセルを用いた半導体記憶装置であって、ワード線
にゲート端子が接続され、ドレイン端子が第１或いは第
２のサブビット線に接続されたセルトランジスタと、こ
のセルトランジスタのソース端子に一端が接続され、他
端がプレート線に接続された常誘電体キャパシタとから
１個のメモリセルを構成し、第１及び第２のサブビット
線と、第１のサブビット線の各々に接続される複数の前
記メモリセルと、第２のサブビット線の各々に接続され
る前記複数のメモリセルと、第１のサブビット線にゲー
ト端子が接続され、ドレイン端子が第１のビット線に接
続された第１の増幅用トランジスタと、第１のサブビッ
ト線にソース端子が接続され、ドレイン端子が第１のビ
ット線に接続された第１の書き込み用トランジスタと、
第２のサブビット線にゲート端子が接続され、ドレイン
端子が第１のビット線と対を成す第２のビット線に接続
された第２の増幅用トランジスタと、第２のサブビット
線にソース端子が接続され、ドレイン端子が第２のビッ
ト線に接続された第２の書き込み用トランジスタとを含
んでセルセグメントを構成し、第１及び第２のビット線
の複数対と、該ビット線対に接続される複数のセルセグ
メントとをワード線方向に配設してメモリセルアレイを
構成してなることを特徴とする。
【０１２３】(15-1)セルセグメントにおいて、第１のサ
ブビット線にドレイン端子が接続され、ソース端子が接
地線或いは内部電源線に接続された第１の読み出し用ト
ランジスタと、第２のサブビット線にドレイン端子が接
続され、ソース端子が接地線或いは内部電源線に接続さ
れた第２の読み出し用トランジスタとを含むこと。 (15-2)セルアレイにいて、第１のビット線と第２のビッ
ト線が同一のセンスアンプに接続され、センスアンプが
ワード線方向に複数配設されていること。
【０１２４】(15-3)第１のサブビット線に読み出された
メモリセルのセル信号は、第１の増幅用トランジスタで
増幅されて第１ビット線に読み出され、第２のサブビッ
ト線に読み出されたメモリセルのセル信号は、第２の増
幅用トランジスタで増幅されて第２のビット線に読み出
されること。 (15-4)第１のビット線からメモリセルへのデータの書き
込みは第１の書き込み用トランジスタを介して行い、第
２のビット線からメモリセルへのデータの書き込みは第
２の書き込み用トランジスタを介して行うこと。
【０１２５】(15-5)第１，第２のビット線は、アクティ
ブ時に０Ｖから VBLH の間を振幅し、スタンドバイ時に
(1/2)VBLH にプリチャージされること。 (15-6)選択されたセルセグメントにおける第１，第２の
サブビット線のいずれか一方或いは両方は、アクティブ
時に０Ｖから VBLH の間を振幅し、スタンドバイ時に０
Ｖにプリチャージされること。
【０１２６】(15-7)１個のメモリセルで１ビットの情報
を記憶すること。 (15-8)２個のメモリセルで１ビットの情報を記憶するこ
と。
【０１２７】(15-9)第１の増幅用トランジスタのドレイ
ン端子は、第１の読み出し用トランジスタを介して第１
のビット線に接続され、第２の増幅用トランジスタのド
レイン端子は、第２の読み出し用トランジスタを介して
第２のビット線に接続されること。
【０１２８】(15-10) メモリセルアレイにはダミーセル
が含まれ、ダミーセルは、少なくとも１個以上複数直列
接続されたトランジスタから構成されるダミーユニット
を含み、ダミーユニットの一端は第１のビット線或いは
第２のビット線接続され、他端は接地電源線或いは内部
電源線に接続され、ダミーユニットを構成するトランジ
スタのゲート電圧を制御することにより、ダミーユニッ
トを流れる電流は、“１”データ読み出し時は増幅用ト
ランジスタに流れる電流より小さく、“０”データ読み
出し時は増幅用トランジスタに流れる電流より大きいこ
と。
【０１２９】（作用）本発明（請求項１〜４）よれば、
強誘電体キャパシタとセルトランジスタを並列接続し
て、１セルとしてこれを複数直列接続して、ブロックユ
ニットを構成することにより、４Ｆ2 サイズの高密度の
セルを実現しつつ、平面トランジスタで製造の容易化を
実現し、さらに高速なランダムアクセス機能を有するこ
とが可能となる。さらに、このブロックユニットの一端
を増幅トランジスタのゲートに入力して、ドレイン端子
をビット線に接続することにより、メモリセルの分極反
転読み出しにより、ブロックユニットの一端に読み出さ
れたデータを増幅して、ビット線に伝えることができ
る。
【０１３０】高密度化して、セルの強誘電体キャパシタ
面積が縮小し、メモリセルの強誘電体キャパシタの分極
量が減少しても、それに対応してブロックユニットの一
端の負荷容量を小さくでき、この効果により、ブロック
ユニットの一端に読み出される電荷は小さくなるが、十
分大きな読み出し信号電圧を確保できる。この信号を前
記増幅トランジスタを用いて、このトランジスタのドレ
イン端子をビット線に接続することにより、負荷容量の
大きなビット線の電位を放電してやれば、正常にメモリ
動作が実現できる。増幅後、書き込みトランジスタをＯ
Ｎしてやることにより、データの再書き込みが容易に実
現できる。
【０１３１】従来の自己増幅機能のあるメモリセルでは
安定動作，正常動作させるには、メモリセル面積が非常
に大きくなる問題点が有ったが、本発明によれば、１個
のブロックユニット内のセル数を増加するほど、複数の
メモリセルで、前記増幅トランジスタと書き込みトラン
ジスタを共用でき、セルサイズのオーバヘッドを小さな
ものにできる。さらに、ビット線につながるセルブロッ
ク数をいくら多くしても、基本的に時間さえ許せばビッ
ト線に読み出す信号を確保できるため、センスアンプ回
路数を大幅に低減できる効果があり、チップサイズの増
大を抑え、設計によってはチップサイズを先願より小さ
くできる。
【０１３２】ブロックユニットの一端に読み出される信
号は大きいままだが、その反面電荷が小さくなり、この
読み出し時のソフトエラーが問題となる。従来の自己増
幅機能を有するメモリセルでは、この問題は致命的であ
るが、本発明においては、設計ルールが緩く、ソフトエ
ラーが厳しい状況では、ブロックユニットの一端に大き
な負荷容量を追加してやれば、この問題はクリアでき
る。この負荷容量も複数のセルで共有できるため、オー
バヘッドを抑えることができるし、設計ルールが小さく
なるに従って、ソフトエラーレートが下がるに従って小
さくすることができる。
【０１３３】このように本発明により、製造容易な平面
強誘電体キャパシタでも高密度の強誘電体メモリ動作が
実現できる。
【０１３４】本発明（請求項５，６）よれば、請求項１
〜４の効果に加え、第１に、２つのブロックユニットで
増幅トランジスタと書き込みトランジスタを共有するた
め、さらに１セル当りのオーバヘッドを小さくできる。
第２に、選択したブロックユニット内の選択したメモリ
セルの位置により、ブロックユニットの一端の負荷容量
が大きく変化する問題が請求項１〜４にはあり、安定動
作には余分な負荷容量を追加する必要性が生じるが、本
発明によれば、一方のブロックユニット選択時に他方の
ブロックユニットの内部容量が負荷容量になるため、請
求項１〜４よりも安定な動作が可能になるし、余分な負
荷容量を追加する必要性が必ずしも生じない。これによ
り、安定動作とセルサイズのオーバヘッドを防げる。
【０１３５】第３に、ブロックユニットの一端に読み出
される信号は大きいままだが、その反面電荷が小さくな
り、ソフトエラー増加する問題に対して設計ルールが緩
く、ソフトエラーが厳しい状況では、ブロックユニット
内の直列セル数を多くすれば、自動的に負荷容量を確保
できる。さらに、設計ルールが小さくなるに従ってセル
分極量が２乗で減り、読み出し電荷が減り、ソフトエラ
ーレートが下がるに従って直列接続数を減らせば、ブロ
ックユニットの一端に読み出される信号を確保できる。
このように、ソフトエラの下限考慮しつつ直列セル数を
選べば、ソフトエラの問題は回避できる。
【０１３６】このように本発明により、製造容易な平面
強誘電体キャパシタでも高密度の強誘電体メモリ動作が
実現できる。
【０１３７】本発明（請求項７〜９）よれば、強誘電体
キャパシタとセルトランジスタを並列接続して、１セル
としてこれを複数直列接続して、さらに選択トランジス
タを介して、サブビット線に接続してセルブロックを構
成することにより、４Ｆ2 サイズの高密度のセルを実現
しつつ、平面トランジスタで製造の容易化を実現し、さ
らに高速なランダムアクセス機能を有することが可能と
なる。さらに、サブビット線と、これに接続される複数
セルブロックと、サブビット線をゲートに入力して、ド
レイン端子をビット線に接続する増幅トランジスタを、
含む素子でセルセグメントを構成することにより、メモ
リセルの分極反転読み出しにより、サブビット線に読み
出されたデータを増幅して、ビット線に伝えることがで
きる。
【０１３８】高密度化して、セルの強誘電体キャパシタ
面積が縮小し、メモリセルの強誘電体キャパシタの分極
量が減少しても、それに対応して１個のセルセグメント
内のセルブロック数を減少させてやれば、サブビット線
に読み出される電荷は小さくなるが、十分大きな読み出
し信号電圧を確保できる。この信号電圧を前記増幅トラ
ンジスタを用いて、このトランジスタのドレイン端子を
ビット線に接続することにより、負荷容量の大きなビッ
ト線の電位を放電してやれば、正常にメモリ動作が実現
できる。増幅後、書き込みトランジスタをＯＮしてやる
ことにより、ビット線からサブビット線へ、さらにメモ
リセルへのデータの再書き込みが容易に実現できる。
【０１３９】従来の自己増幅機能のあるメモリセルでは
安定動作，正常動作させるには、メモリセル面積が非常
に大きくなる問題点が有ったが、本発明によれば、１個
のセルセグメント内のセルブロック数を増加するほど、
複数のメモリセルで、前記増幅トランジスタと書き込み
トランジスタを共用でき、セルサイズのオーバヘッドを
小さなものにできる。さらに、ビット線につながるセル
ブロック数をいくら多くしても、基本的に時間さえ許せ
ばビット線に読み出す信号を確保できるため、センスア
ンプ回路数を大幅に低減できる効果があり、チップサイ
ズの増大を抑えることができる。
【０１４０】ソフトエラー増加する問題に対して本発明
に於いては、設計ルールが緩く、ソフトエラーが厳しい
状況では、セルセグメント内のセルブロック数を多くす
れば、自動的に負荷容量を確保できるし、設計ルールが
小さくなるに従ってセル分極量が２乗で減り、読み出し
電荷が減り、ソフトエラーレートが下がるに従ってセル
ブロック数を減らせば、サブビット線に読み出される信
号を確保できる。このように、ソフトエラーの下限考慮
しつつセルセグメント内のセル数を選べば、ソフトエラ
ーの問題は回避できる。
【０１４１】このように本発明により、製造容易な平面
強誘電体キャパシタでも高密度の強誘電体メモリ動作が
実現できる。
【０１４２】本発明（請求項１０〜１２）よれば、従来
の強誘電体メモリと同じように、強誘電体キャパシタと
セルトランジスタを直列接続して１セルを構成し、さら
に、サブビット線と、これに接続される複数のメモリセ
ルと、サブビット線をゲートに入力して、ドレイン端子
をビット線に接続する増幅トランジスタを、含む素子で
セルセグメントを構成することにより、メモリセルの分
極反転読み出しにより、サブビット線に読み出されたデ
ータを増幅して、ビット線に伝えることができる。
【０１４３】高密度化して、セルの強誘電体キャパシタ
面積が縮小し、メモリセルの強誘電体キャパシタの分極
量が減少しても、それに対応して１個のセルセグメント
内のセル数を減少させてやれば、サブビット線に読み出
される、電荷は小さくなるが、十分大きな読み出し信号
電圧を確保できる。この信号を前記増幅トランジスタを
用いて、このトランジスタのドレイン端子をビット線に
接続することにより、負荷容量の大きなビット線の電位
を放電してやれば、正常にメモリ動作が実現できる。増
幅後、書き込みトランジスタをＯＮしてやることによ
り、ビット線から、サブビット線へ、さらにメモリセル
へのデータの再書き込みが容易に実現できる。
【０１４４】従来の自己増幅機能のあるメモリセルで
は、安定動作，正常動作させるには、メモリセル面積が
非常に大きくなる問題点が有ったが、本発明によれば、
１個のセルセグメント内のセル数を増加するほど、複数
のメモリセルで、前記増幅トランジスタと書き込みトラ
ンジスタを共用でき、セルサイズのオーバヘッドを小さ
なものにできる。さらに、ビット線につながるセルブロ
ック数をいくら多くしても、基本的に時間さえ許せばビ
ット線に読み出す信号を確保できるため、センスアンプ
回路数を大幅に低減できる効果があり、チップサイズの
増大を抑えることができる。
【０１４５】ソフトエラー増加する問題に対して本発明
においては、設計ルールが緩くソフトエラーが厳しい状
況では、セルセグメント内のセル数を多くすれば、自動
的に負荷容量を確保できるし、設計ルールが小さくなる
に従ってセル分極量が２乗で減り、読み出し電荷が減
り、ソフトエラーレートが下がるに従ってセル数を減ら
せば、サブビット線に読み出される信号を確保できる。
このように、ソフトエラーの下限考慮しつつセルセグメ
ント内のセル数を選べば、ソフトエラーの問題は回避で
きる。
【０１４６】このように本発明により、製造容易な平面
強誘電体キャパシタでも高密度の強誘電体メモリ動作が
実現できる。
【０１４７】本発明（請求項１３〜１５）よれば、従来
のＤＲＡＭと同じように、常誘電体キャパシタとセルト
ランジスタを直列接続して１セルを構成し、さらに、サ
ブビット線と、これに接続される複数のメモリセルと、
サブビット線をゲートに入力して、ドレイン端子をビッ
ト線に接続する増幅トランジスタを、含む素子でセルセ
グメントを構成することにより、メモリセルからサブビ
ット線に読み出されたデータを増幅して、ビット線に伝
えることができる。
【０１４８】高密度化して、セルのキャパシタ面積が縮
小し、メモリセルの蓄積容量が減少しても、それに対応
して１個のセルセグメント内のセル数を減少させてやれ
ば、サブビット線に読み出される電荷は小さくなるが、
十分大きな読み出し信号電圧を確保できる。この信号を
前記増幅トランジスタを用いて、このトランジスタのド
レイン端子をビット線に接続することにより、負荷容量
の大きなビット線の電位を放電してやれば、正常にメモ
リ動作が実現できる。増幅後、書き込みトランジスタを
ＯＮしてやることにより、ビット線からサブビット線
へ、さらにメモリセルへのデータの再書き込みが容易に
実現できる。
【０１４９】従来の自己増幅機能のあるメモリセルで
は、安定動作，正常動作させるには、メモリセル面積が
非常に大きくなる問題点が有ったが、本発明によれば、
１個のセルセグメント内のセル数を増加するほど、複数
のメモリセルで、前記増幅トランジスタと書き込みトラ
ンジスタを共用でき、セルサイズのオーバヘッドを小さ
なものにできる。さらに、ビット線につながるセルブロ
ック数をいくら多くしても、基本的に時間さえ許せばビ
ット線に読み出す信号を確保できるため、センスアンプ
回路数を大幅に低減できる効果があり、チップサイズの
増大を抑えることができる。
【０１５０】ソフトエラー増加する問題に対して本発明
においては、設計ルールが緩く、ソフトエラーが厳しい
状況では、セルセグメント内のセル数を多くすれば、自
動的に負荷容量を確保できるし、設計ルールが小さくな
るに従ってセル分極量が２乗で減り、読み出し電荷が減
り、ソフトエラーレートが下がるに従ってセル数を減ら
せば、サブビット線に読み出される信号を確保できる。
このように、ソフトエラの下限考慮しつつセルセグメン
ト内のセル数を選べば、ソフトエラーの問題は回避でき
る。
【０１５１】但し、セル容量低下により、セル面積が減
少した分ｐｎ接合面積も縮小するため、データリテンシ
ョンは一定を保ち、従来のＤＲＡＭのような世代毎に２
倍にｔＲＥＦmax （データ保持時間）を増加することは
できない。しかし、欠陥密度の低下、ＳＯＩ等のデータ
リテンションを良くする構造を実現することにより、こ
の問題点は回避可能となる。
【０１５２】
【発明の実施の形態】まず、発明の実施形態を説明する
前に、本発明者らが既に提案した先願について説明す
る。
【０１５３】（従来の技術）の項で説明した第１，第２
の大きな問題点に対して本発明者らは、特願平９−１５
３１３７号において、不揮発性の強誘電体メモリで、
(1) 小さい４Ｆ2 サイズのメモリセル、(2) 製造が容易
な平面トランジスタ、(3) 汎用性のあるランダムアクセ
ス機能、の３点が両立でき、しかもＰＬ電位固定で高速
化を保ちつつ、スタンドバイ中でもデータ保持が可能で
リフレッシュ動作を不要とする半導体記憶装置を既に提
供している。さらに、特願平９−３４６４０４号におい
ては、ＰＬ駆動方式であっても、高速動作が実現できる
半導体記憶装置を既に提案している。
【０１５４】先願の概要を簡単に述べる。図２３１に、
特願平９−１５３１３７号の発明のメモリセルの構成回
路とセル構造、図２３２にその動作例を示す。図２３１
（ａ）に等価回路図、（ｂ）に素子構造断面図を示すよ
うに、１個のメモリセルは、セルトランジスタと強誘電
体キャパシタの並列接続で構成され、１つのメモリセル
ブロックは、この並列接続のメモリセルを複数直列接続
して、一端はブロック選択トランジスタを介してビット
線に接続され、他端はプレートに接続される。この構成
により、平面トランジスタを用いて、４Ｆ2 サイズのメ
モリセルが実現できる。
【０１５５】図２３２（ａ）に示すように、スタンドバ
イ時には、全てのメモリセルトランジスタをＯＮにして
おき、ブロック選択トランジスタをＯＦＦにしておく。
こうすることにより、強誘電体キャパシタの両端は、Ｏ
Ｎしているセルトランジスタにより電気的にショートさ
れるため、両端の電位差は発生しない。よって、“１”
の分極データは、図２３２（ａ）のヒステリス曲線の
“１”の点、“０”の分極データは、ヒステリス曲線の
“０”の点に安定に保持される。これにより、スタンド
バイ時、ｐｎ接合リーク等の各種リーク電流があろう
と、プレートの駆動方式が、０Ｖ〜Ｖｄｄ駆動方式であ
ろうと、 (1/2)Ｖdd固定方式であろうと、セルデータは
安全に保持される。
【０１５６】図２３２（ｂ）に示すように、アクティブ
時は、読み出したい強誘電体キャパシタに並列に接続さ
れるメモリセルトランジスタのみＯＦＦにして、ブロッ
ク選択トランジスタをＯＮにする。この時、ＰＬとＢＬ
間の電位差が、ＯＦＦしたメモリセルトランジスタに並
列接続した強誘電体キャパシタの両端にのみ印加され、
強誘電体キャパシタの分極情報がビット線に読み出され
る。よって、セルを直列接続しても、任意のワード線を
選択することにより、任意の強誘電体キャパシタのセル
情報が読み出され、完全なランダムアクセスが実現でき
るわけである。これにより、図２３１に示すセルブロッ
クにより、オープンＢＬ構成が実現できる。
【０１５７】図２３１に示すセルブロックを２個対にし
て、各々をビット線対（／ＢＬ，ＢＬ）のどちらかに接
続して、２個のセルブロックで同じワード線に接続され
る２個のメモリセルを組みにして、２トランジスタ／２
強誘電体キャパシタ（＝２Ｔ／２Ｃ）で１ビットを記憶
すれば、フォールデッドＢＬ方式が実現できる。また、
図２３３に示すように、ブロック選択トランジスタを２
個直列接続して、一方をデプレッション型トランジスタ
にし、ブロック選択トランジスタ（ＢＳ０，ＢＳ1）の
どちらか一方をＨｉｇｈにすると、２つのセルブロック
の一方のデータしかビット線に読み出されず、ビット線
対の他方をリファレンスビット線にすれば、これもフォ
ールデッドＢＬ構成が実現できる。この場合、プレート
電極は、(1/2)Ｖddに固定される。図２３３の下図はフ
ォールデッドＢＬ方式の動作例に示す。
【０１５８】また、特願平９−３４６４０４号において
は、ＰＬ駆動方式であっても、高速動作及び非選択メモ
リセルへのノイズを無くすることができる半導体記憶装
置を既に提供している。これを図２３４に示す。図２３
３と比べて、ＰＬ線を２種類に分割している。例えば、
下図の動作例に示すように、／ＢＬに接続するセルを選
択する場合、ＰＬ（／ＢＬ）のみを０ＶからＶddに駆動
して、ＰＬ（ＢＬ）は０Ｖ固定のままである。これによ
り、図２３３において同様に／ＢＬに接続するセルを選
択した場合で、ＰＬを駆動した場合ＢＬに接続され、選
択ワード線をＯＦＦした時に同じ選択ワード線に接続さ
れ、ＢＬ側に接続されるセルに、ＰＬ駆動により、セル
トランジスタがＯＦＦしているため、セルの強誘電体キ
ャパシタに不要な電圧が印加さえるのを防ぐことができ
る。
【０１５９】しかしながら、上記した先願においても先
に説明したように、高密度化してメモリセルの１個１個
の強誘電体キャパシタ面積が縮小した場合、メモリセル
１個１個当りの強誘電体キャパシタの分極量が減少して
しまい、結果として読み出し信号電圧が低下して、大容
量化，高密度化が困難になる大きな問題点を抱えてい
る。
【０１６０】以下、本発明の詳細を図示の実施形態によ
つて説明する。
【０１６１】（第１の実施形態）図１は、本発明の第１
の実施形態に係わる半導体記憶装置を示す回路構成図で
あり、特に強誘電体メモリのセルブロック構成を示して
いる。本実施形態は、先願である特願平９−１５３１３
７号及び特願平９−３４６４０４号と同様に、１個のメ
モリセルは、セルトランジスタと強誘電体キャパシタの
並列接続で構成され、セルトランジスタのゲートは、ワ
ード線ＷＬＡ０〜ＷＬＡ３，ＷＬＢ０〜ＷＬＢ３に接続
される。
【０１６２】１つのメモリセルのブロックユニットは、
４個の直列接続されたメモリセルで構成されている。こ
こまでは先願と同じである。本実施形態においては、１
個のセルブロックは４個のブロックユニットによって構
成され、左上のブロックユニットと右上のブロックユニ
ットはサブビット線（／ＳＢＬ）に接続され、左下のブ
ロックユニットと右上のブロックユニットはサブビット
線（ＳＢＬ）に接続される。左上のブロックユニットは
トランジスタＱ１を介してプレート線／ＰＬＡに接続さ
れ、左下のブロックユニットはトランジスタＱ２を介し
てＰＬＡに接続され、右上のブロックユニットはトラン
ジスタＱ３を介してプレート線／ＰＬＢに接続され、右
下のブロックユニットはトランジスタＱ４を介してＰＬ
Ｂに接続されている。
【０１６３】トランジスタＱ５は、サブビット線／ＳＢ
Ｌをゲート入力として、ソースをＶＳＥ電位に接続し
て、ドレインをビット線ＢＬに接続しており、このトラ
ンジスタＱ５を用いて／ＳＢＬの電位を増幅してビット
線ＢＬに伝える。トランジスタＱ７は逆に、再書き込み
時或いは書き込み時、ブロック書き込み選択信号ＢＳ０
をＨｉｇｈにして、ビット線／ＢＬからの書き込み電位
を、トランジスタＱ７を介してサブビット線／ＳＢＬに
伝え、セルにデータを再書き込みするのに用いている。
【０１６４】トランジスタＱ６は、サブビット線（ＳＢ
Ｌ）をゲート入力として、ソースをＶＳＥ電位に接続し
て、ドレインをビット線／ＢＬに接続しており、このト
ランジスタＱ６を用いてＳＢＬの電位を増幅してビット
線／ＢＬに伝える。トランジスタＱ８は逆に、再書き込
み時或いは書き込み時、ブロック書き込み選択信号ＢＳ
１をＨｉｇｈにして、ビット線ＢＬからの書き込み電位
を、トランジスタＱ８を介してサブビット線ＳＢＬに伝
え、セルにデータを再書き込みするのに用いている。
【０１６５】図２は、図１の具体的な動作例を示す信号
波形図であり、特にセルトランジスタＱ９と強誘電体キ
ャパシタＣＦ１で構成されるメモリセルのデータを読み
出し，再書き込みする場合の動作例を示している。
【０１６６】まず、スタンドバイ時は、全てのワード線
ＷＬＡ０〜３，ＷＬＢ０〜３は昇圧電位Ｖｐｐ、全ての
プレート／ＰＬＡ，ＰＬＡ，／ＰＬＢ，ＰＬＢは０Ｖ、
プレート選択信号ＰＳＡ，ＰＬＢをＶppにしておくこと
により、セルトランジスタは全てＯＮしており、全ての
セルの強誘電体キャパシタの両端は電気的にショートさ
れて、さらにこの両端の電位及びサブビット線／ＳＢ
Ｌ，ＳＢＬの電位は、プレート選択信号がＨｉｇｈのた
め、プレートに接続され０Ｖになっている。また、ブロ
ック書き込み選択信号ＢＳ０，ＢＳ１は０Ｖにしておく
ことにより、トランジスタＱ７，Ｑ８はＯＦＦしてお
り、／ＳＢＬ，ＳＢＬが０Ｖ、ＶＳＥが０Ｖのため、増
幅トランジスタＱ５，Ｑ６もＯＦＦしている。よって、
ビット線／ＢＬ，ＢＬとサブビット線／ＳＢＬ，ＳＢＬ
は完全に分離されている。
【０１６７】ビット線／ＢＬ，ＢＬは従来ＦＲＡＭにお
いては、０Ｖにプリチャージする必要があったが、本実
施形態においては、従来ＤＲＡＭと同様に、 (1/2)VBLH
にプリチャージすることができる。ここで、 VBLH はビ
ット線振幅のＨｉｇｈレベルを示す。
【０１６８】動作時は、選択したセルブロックの例え
ば、左上のブロックユニットのメモリセル（Ｑ９，ＣＦ
１）選択時の動作を説明する。まず、選択メモリセルに
つながるワード線ＷＬＡ０を０Ｖに下げセルトランジス
タＱ９をＯＦＦする。同時に、或いは前後して、右上，
右下のブロックユニットとプレート／ＰＬＢ，ＰＬＢを
切り離すため、プレート選択信号ＰＳＢを０Ｖに下げト
ランジスタＱ３，Ｑ４をＯＦＦする。さらに、ビット線
／ＢＬ，ＢＬを (1/2)VBLHのままフローティングにす
る。ここでＱ１，Ｑ２はＯＮのままである。これによ
り、セルトランジスタＱ９はＯＦＦ、トランジスタＱ３
はＯＦＦしているため、選択したセルの強誘電体キャパ
シタＣＦ１の右側の端子から／ＳＢＬ、さらに右上のブ
ロックユニットのセル内部ノードは全てつながり、かつ
０Ｖでフローティングになる。
【０１６９】次に、選択した左上のブロックユニットに
接続されるプレート／ＰＬＡのみを０Ｖから VBLH に上
げる。ＰＬＡから選択した強誘電体キャパシタの左側端
子まで VBLH 電位が印加される。このとき、ＣＦ１の右
側の端子から／ＳＢＬ、さらに右上のブロックユニット
のセル内部ノードの容量が負荷容量ＣＬとなり、強誘電
体キャパシタに“１”データが書き込んであれば、分極
反転して、セルデータがサブビット線／ＳＢＬ（正確に
は、ＣＦ１の右側の端子から／ＳＢＬ、さらに、右上の
ブロックユニットのセル内部ノード）に読み出され／Ｓ
ＢＬの電位が０Ｖから２Ｖｓ＋Ｖｏに上がる。
【０１７０】強誘電体キャパシタに“０”データが書き
込んであれば、分極反転せず、ＣＦ１の常誘電体成分容
量とＣＬの容量比分だけサブビット線／ＳＢＬの電位が
上がり、／ＳＢＬの電位はＶｏとなる。このとき、対を
成すサブビット線ＳＢＬの電位はＰＬＡが０Ｖのままな
ので、０Ｖのままである。また、ＶＳＥ電位を０Ｖに設
定しておくと、増幅トランジスタＱ５のゲート電位は、
“１”データ時は２Ｖｓ＋Ｖｏ、“０”データ時はＶ
ｏ、ソース電位（＝ＶＳＥ）は０Ｖ、ドレイン電位（＝
／ＢＬ）は (1/2)VBLHとなる。
【０１７１】そして、トランジスタＱ５のしきい値電圧
ＶｔをＶｏ＜Ｖｔ＜２Ｖｓ＋Ｖｏに設計しておくと、図
２に示すように、“１”データ時にトランジスタＱ５は
ＯＮしているため、 (1/2)VBLHにプリチャージされてい
るＢＬは増幅トランジスタＱ５を介して、ＶＳＥに電流
が流れることにより、 (1/2)VBLHから電位が下がり始め
る。ここで、センスアンプ動作前の下がった電位を (1/
2)VBLH−２Ｖst定義する。
【０１７２】逆に、“０”データ時はトランジスタＱ５
はＯＦＦしているため、 (1/2)VBLHにプリチャージされ
ているＢＬは増幅トランジスタＱ５を介して、ＶＳＥに
電流が流れず、 (1/2)VBLHのままである。このとき、定
電流駆動トランジスタを用いたダミーセル等を用いて、
／ＢＬ電位を“１”データ時にＢＬ側が下がる電位の半
分の電位下げるように設定すると（即ちセンス動作前、
(1/2)VBLH−Ｖst）、センスアンプ動作前の“１”デー
タ時、ＢＬは (1/2)VBLH−２Ｖst、／ＢＬは (1/2)VBLH
−Ｖstとなり、Ｖstの電位差が図１の右のセンスアンプ
に入力され、フリップフロップ型のセンスアンプで増幅
され、ＢＬは０Ｖ、／ＢＬは VBLHとなる。また、
“０”データ時、ＢＬは (1/2)VBLH、／ＢＬは (1/2)VB
LH−Ｖstとなり、Ｖstの電位差が図１の右のセンスアン
プに入力され、フリップフロップ型のセンスアンプで増
幅され、ＢＬはVBLH、／ＢＬは０Ｖとなる。
【０１７３】なお、上記増幅トランジスタのしきい値電
圧は、Ｖｔ＜Ｖｏの領域であった場合、／ＢＬとＢＬの
両方が増幅トランジスタがＯＮして、／ＢＬ，ＢＬ電位
が下がるわけであるが、この場合でも駆動電流に大きな
違いがあり、ダミーセルの駆動電流を適切に設計すれば
問題無い。また、ＶＳＥの電位は０Ｖでも良いし、しき
い値の補正のため、ある一定の電位でも良い（即ち、Ｖ
ＳＥを０Ｖから上げた分見かけ上増幅トランジスタのし
きい値電圧を上げることができる）。
【０１７４】データの再書き込み時、サブビット線／Ｓ
ＢＬに接続されるブロック書き込み制御信号ＢＳ０のみ
Ｖppに上げる。すると、０Ｖ或いは VBLH に増幅された
ビット線／ＢＬの電位が／ＳＢＬに書き込まれ、“１”
データ時、／ＳＢＬは VBLHとなり、“０”データ時／
ＳＢＬは０Ｖになる。このとき、プレート電位（＝選択
強誘電体キャパシタの左側の端子）は VBLH のため、
“０”データ時、強誘電体キャパシタには−VBLHの電圧
（強誘電体キャパシタの右側の端子を正と定義）が印加
され、“０”データが再書き込みされる。“１”データ
時は、その後、プレート／ＰＬＡが０Ｖに下げられ、選
択強誘電体キャパシタの左側の端子も０Ｖになった時、
強誘電体キャパシタには VBLH の電圧（強誘電体キャパ
シタの右側の端子を正と定義）が印加され、“１”デー
タが再書き込みされる。
【０１７５】これら一連の動作において、ＳＢＬ電位は
ずっと０Ｖのままなので、下のブロックユニットのデー
タは保持されたまま、安定である。例えば、外部から異
なるデータを書き込む場合（Write Mode）や、データの
読み出し後外部データを書き込む場合（Read Modified
Write ）、ＢＳ０がＨｉｇｈになったあと書き込めば良
い。
【０１７６】再書き込み終了後は、まずブロック書き込
み選択信号ＢＳ０をＨｉｇｈから０Ｖに下げる。これに
より、／ＢＬ側から／ＳＢＬへの干渉は無くなる。その
後、ＷＬＡ０を上げ、同時に或いは前後して、プレート
制御信号ＰＳＡを上げると、選択されていたセルの強誘
電体キャパシタは電気的にショートされ、右上，左上の
ブロックユニットの内部ノードと／ＳＢＬノードは０Ｖ
になる。これら動作と同時に或いは前後して、ビット線
対／ＢＬ，ＢＬを電気的にショートしてやれは、ビット
線対は (1/2)VBLHになり、スタンドバイ状態に戻る。
【０１７７】本実施形態においては、ビット線のプリチ
ャージ電位を (1/2)VBLHにしているが、これができるの
は、セル情報分極反転読み出すための負荷容量はサブビ
ット線／ＳＢＬ，ＳＢＬで行い、ビット線／ＢＬ，ＢＬ
はセル情報分極反転読み出すための負荷容量では無いた
めである。このため、ビット対を電気的にショートする
だけでプリチャージ電位である (1/2)VBLHが得られ、ビ
ット線の充放電による消費電力を従来ＤＲＡＭ同様従来
ＦＲＡＭの半分に低減できるし、ビット線の充放電によ
るノイズを低減できる。
【０１７８】以上、図１の回路図と図２の動作例で説明
した本実施形態は、先願と同様に、強誘電体キャパシタ
とセルトランジスタを並列接続して、１セルとしてこれ
を複数直列接続して、ブロックユニットを構成すること
により、４Ｆ2 サイズの高密度のセルを実現しつつ、平
面トランジスタで製造の容易化を実現し、さらに高速な
ランダムアクセス機能を有することが可能となる。
【０１７９】ここで、従来のＦＲＡＭにおいては、高密
度化して設計ルールが縮小し、セルの強誘電体キャパシ
タ面積が設計ルールのほぼ２乗で縮小し、メモリセルの
強誘電体キャパシタの分極量が減少するにも拘わらずビ
ット線容量がそれほど減少しないため、読み出し信号量
が減少して、動作が困難になる問題点が有った。これに
対し本実施形態では、ブロックユニットの一端を増幅ト
ランジスタのゲートに入力して、ドレイン端子をビット
線に接続することにより、メモリセルの分極反転読み出
しにより、ブロックユニットの一端に読み出されたデー
タを増幅して、ビット線に伝えることができる。
【０１８０】このとき、強誘電体キャパシタが分極反転
するときの負荷容量ＣＬは、ＣＦ１の右側の端子から／
ＳＢＬ、さらに右上のブロックユニットのセル内部ノー
ドの容量となり、ビット線容量に比べて大幅に小さい値
を取ることができ、強誘電体キャパシタサイズが小さく
なっても、／ＳＢＬに読み出される信号量、即ち“１”
データ時２Ｖｓ＋Ｖｏ、“０”データ時Ｖｏの差の１／
２であるＶｓの値は、大きな値を取ることが可能にな
る。これを増幅トランジスタＱ５で増幅するため、いく
らビット線／ＢＬ，ＢＬの容量が大きくても安定動作が
可能となる。例えば、セルブロック内の容量が従来ＦＲ
ＡＭのビット線容量の１／１０であれば、強誘電体キャ
パシタの面積を１／１０程度に縮小しても動作すると言
うわけである。
【０１８１】これは逆に言うと本実施形態によれば、ビ
ット線容量を増加しても、増幅トランジスタがビット線
に読み出す信号を増幅するのに時間がかかるだけで、い
くらでもビット線容量を増加できることになる。即ち、
１本のビット線に接続されるセルブロック数をいくらで
も増加できるため、従来ＦＲＡＭのような、チップ面積
に占めるセンスアンプ面積が１５％〜２０％もある問題
を解決して、ビット線に接続されるセルブロック数を増
加させ、センスアンプ数を減らし、センスアンプ面積の
オーバヘッドを殆ど無くすることによりチップサイズを
小さくする効果がある。
【０１８２】本実施形態におけるセルブロック内部の負
荷容量ＣＬは、ブロックユニット内の直列セル数の増減
により変更が容易である。このことは、強誘電体キャパ
シタサイズが大きい時は、直列セル数を増加してＣＬを
大きくして設計し、強誘電体キャパシタサイズが小さい
時は、直列セル数を減らしてＣＬを小さくして設計し、
サブビット線に読み出される信号量を確保すれば良いこ
とを示す。負荷容量ＣＬが小さい場合、サブビット線に
読み出される電位は確かに大きく確保できるが、総電荷
量が小さいため、セルデータ読み出し時のサブビット線
の拡散層に当るソフトエラーが問題となる。
【０１８３】この問題に対して、上記直列セル数の調整
が有効である。即ち、設計ルールが緩く、ソフトエラが
厳しい状況では、ブロックユニットの直列セル数を増加
させ、負荷容量を追加してやれば、Ｑｓ＝Ｖｓ×ＣＬで
あり、多少Ｖｓが減ってもＱｓが多くなり、より多くの
反転電荷がサブビット線に読み出され、この問題はクリ
アできる。設計ルールが小さくなるに従って、ソフトエ
ラーレートが下がるに従って、ソフトエラーが問題無い
程度に、直列セル数を徐々に減らして、サブビット線に
読み出される信号量を確保すれば良いことが分かる。
【０１８４】従来の自己増幅機能のあるメモリセルでは
この調整をしようとすると、図２３７（ｄ）のセルに限
定される上、常誘電体キャパシタ面積が非常に大ききな
り、コスト的に困難である。従来の自己増幅機能のある
メモリセルと比較すると、常誘電体キャパシタの大きな
図２３７（ｄ）のセルと同じ安定動作，正常動作を可能
にしつつ、本実施形態よれば、１個のブロックユニット
内のセル数を増加するほど、複数のメモリセルで前記増
幅トランジスタと書き込みトランジスタを共用でき、セ
ルサイズのオーバヘッドを極めて小さなものにできる。
【０１８５】さらに図１の回路においては、左右のブロ
ックユニットで増幅トランジスタやブロック書き込み選
択トランジスタを共有しているわけで、これらのオーバ
ヘッドは小さい。本実施形態のセルブロック構造では、
ブロックユニット内の選択したセルの位置により、ＣＬ
の値が変化する問題に対して、少なくとも、選択したブ
ロックユニットの反対側のブロックユニットの内部容量
がその他の増幅トランジスタ等の容量に加算されて負荷
容量になるため、選択ワード線の位置のＣＬ値依存性は
１／２以下に抑えられる。この左右ブロックユニットの
サブビット線共有は、図１に示すような、プレート選択
トランジスタを導入して、選択ブロックユニットと反対
側のブロックユニットのプレート選択トランジスタをＯ
ＦＦすれば実現できることが図２の動作で分かる。
【０１８６】図１、図２の動作のもう１つの特徴は、セ
ル信号により／ＳＢＬの電位が上がると、増幅トランジ
スタにより、ビット線対の反対側のＢＬの電位を下げる
方式である。
【０１８７】ビット線に読み出された信号をセンスアン
プで増幅すると、／ＢＬ側を上げる結果となり、ブロッ
ク書き込み選択トランジスタを介して／ＳＢＬ電位を正
に上げるように、再書き込みでき、つじつまが合う。こ
の方式の場合、必ず増幅トランジスタのソース側がＶＳ
Ｅとなり、サブビット線（／ＳＢＬ，ＳＢＬ）の電位が
そのままゲート−ソース間電位となり、ビット線の電位
に拘わらず、“１”データの場合は増幅トランジスタが
常にＯＮ、“０”データの場合は常にＯＦＦと、制御し
易いことが特徴である。言葉を変えると、ビット線電位
が増幅され下がってもゲート−ソース間電位は一定であ
り、ドレイン−ソース電位が (１/2)VBLHと大きく、５
極管動作であり定電流駆動であるため、ダミーセルが製
造し易いことを意味する。
【０１８８】もちろん図１の回路は１セルに1個の情報
を記憶する１トランジスタ＋１キャパシタ方式である
が、２セルに１個の情報を記憶する２トランジスタ＋２
キャパシタ方式が動作を変えるだけで実現できる。これ
は図２において、／ＰＬＡばかりでなくＰＬＡも駆動し
て、ＢＳ０ばかりでなくＢＳ１もＬｏｗ→Ｈｉｇｈ→Ｌ
ｏｗと駆動すれば容易に実現できる。例えば、１トラン
ジスタ＋１キャパシタ方式でテストを行い、欠陥セルを
スクリーニングして、リダンダンシー回路で置換え、実
際の製品としては、信頼性の高い２トランジスタ＋２キ
ャパシタ方式で動作させる方法とかがこれに当てはま
る。
【０１８９】また本実施形態によれは、図２に示すよう
に、従来ＦＲＡＭに比べて、ブロック書き込み制御信号
をセル読み出し後にクロッキングするオーバヘッド以外
は動作が遅くなる要因が無く、高速動作が期待できる。
本方式おいて、ＷＬＡ０を下げるタイミングとビット線
のイコライズを解除するタイミングが同時に行えるメリ
ットを考慮すると、上のオーバヘッドは相殺できる。
【０１９０】また従来ＦＲＡＭは、各セル毎にプレート
を分離する必要がある上、プレートの強誘電体キャパシ
タの負荷が大きい点、プレート抵抗が大きい点、プレー
トドライバサイズを大きくできない（大きくすると、ワ
ード線１本毎にプレートドライバがあるためチップサイ
ズ増）ためドライバの駆動能力低い等、プレート動作が
遅い問題点が有った。これに対し本実施形態は先願と同
じく、プレートドライバが複数のワード線で共有でき、
駆動能力大、プレート線が本数が少ないため、メタル配
線にしたり、配線幅が大きくできたりと抵抗成分が小さ
い上、負荷容量は殆ど強誘電体キャパシタ容量で決まる
ため変わらず、結果として高速プレート駆動が可能とな
る。
【０１９１】以上、図１と図２の効果をまとめると、 １）先願と同様に、４Ｆ2 サイズの高密度のセルを実現
しつつ、平面トランジスタで製造の容易化を実現し、さ
らに高速なランダムアクセス機能を有することが可能。
【０１９２】２）設計ルールが縮小して、強誘電体キャ
パシタ面積が縮小しても、それに合わせて分極反転時の
負荷容量であるサブビット線容量が低減でき、十分な読
み出し信号電圧が得られ、増幅トランジスタを用いてビ
ット線を増幅するため、安定動作が可能。
【０１９３】３）(1/2)Vdd(=VBLH) ビット線プリチャー
ジが適用でき、低消費電力，低ノイズ化が可能。 ４）従来ＦＲＡＭと同様に動作原理が単純で、しかも高
速プレート動作により高速動作が可能。
【０１９４】５）ビット線容量が大きくても読み出し可
能であるため、ビット線に接続できるセルブロック数を
多くでき、結果としてセンスアンプ面積を低減できる。 ６）ルール縮小により、強誘電体キャパシタの分極量の
減少に合わせて、ブロックユニット内の直列セル数を減
らせば、最適化が可能。
【０１９５】７）設計ルールが緩く、ソフトエラーが厳
しい状況では、ブロックユニットの直列セル数を増加さ
せ、負荷容量を追加して読み出し電荷を増やせば、ソフ
トエラーを抑えられ、設計ルールが小さくなるに従っ
て、ソフトエラーレートが下がるに従って、ソフトエラ
ーが問題無い程度に、強誘電体キャパシタサイズと、直
列セル数を徐々に減らして、サブビット線に読み出され
る信号量を確保すれば、良い。
【０１９６】８）ブロックユニット内の複数のセルで、
増幅トランジスタと書き込みトランジスタを共用するこ
とにより、セルサイズのオーバヘッドを極めて小さなも
のにできる。
【０１９７】９）左右のブロックユニットで増幅トラン
ジスタやブロック書き込み選択トランジスタを共有すれ
ば、さらにこれらのオーバヘッドは小さい。 10）分極反転のための負荷容量として、選択したブロッ
クユニットの反対側のブロックユニットの内部容量を用
いることにより、ほぼ安定に動作が可能。
【０１９８】11）ブロックユニットのセル数を変えるこ
とにより、自由に負荷容量の調整が可能。 12）サブビット線の信号でビット線対の反対側のビット
線を増幅トランジスタで駆動することにより、安定な増
幅動作が可能となる。
【０１９９】図３は、図１の他の具体的な動作例を示す
信号波形図である。図２と異なる点は、ビット線／Ｂ
Ｌ，ＢＬがＶddプリチャージ方式である点（ VBLH にプ
リチャージ）されているのみである。図２に対するデメ
リットは、Ｖdd プリチャージであるため、消費電力，
電源ノイズが増大する点である。図２に対するメリット
は、図１の増幅トランジスタＱ５，Ｑ６のドレイン電圧
はこれらトランジスタ動作前 VBLH にプリチャージされ
ているので、ドレイン−ソース間電圧Ｖds＝VBLHと図２
の２倍印加されているため、増幅トランジスタに流れる
電流が２倍となり、ビット線対／ＢＬ，ＢＬの電位差が
開く速度が２倍になる点である。
【０２００】図４は、本実施形態に適用できる動作点設
計を説明するための図である。図１の回路においては、
設計ルールが縮小して強誘電体キャパシタ面積が２乗で
縮小しても、セルブロック内の負荷容量は緩やかに縮小
するため、ブロックユニット内のセル数が一定の場合、
ある設計ルールの時しか解が無い。特に、従来の自己増
幅機能を持つ強誘電体メモリセルの場合、セルサイズ一
定では、ある設計ルールの時しか解が無い。これに対し
て、ブロックユニット内の直列セル数を４，１６，３
２，６４，１２８，２５６と変えることにより、最適な
負荷容量ＣＬを設定できるため、平面強誘電体キャパシ
タでも、低集積から高集積まで解を持つことができる。
【０２０１】図４（ｂ）は、セル直列数を変えて、ＣＬ
を変化させた場合のサブビット線に読み出される信号電
圧の値を示す。強誘電体キャパシタと常誘電体キャパシ
タの分極／容量比により、信号電圧は最大値を持ち得る
ため、最大値に近い値でＣＬを設計すれば良い。また図
１の回路においては、反対側のブロックユニットの容量
があるため変化量は２倍以下になるが、選択したワード
線の位置により負荷容量ＣＬが変化する。
【０２０２】図４（ａ）に、ＰＺＴ膜の場合のＣＬが２
倍程度変化した場合の動作点のずれを示す。黒丸印はＣ
Ｌが小さい場合、白丸印はＣＬが大きい場合を示す。こ
の場合でも、“１”データと“０”データの場合で読み
出し信号量が逆転することが無く安定動作が実現でき
る。これは、ＳＢＴやstained ＢＳＴ等ヒステリス曲線
が菱形に近い材料では、さらに判定動作が可能と言え
る。また、図４（ｂ）のように読み出し信号量が最大値
を持つ特徴を生かして、ＣＬが小さい場合黒丸点、ＣＬ
が大きい白丸点に動作点が来るように設計すれば、読み
出し信号量を最大化できる。但しこの場合信号量は最大
化するが、動作点がずれるため、後半に示すような、選
択したワード線の位置に応じてダミーセルのリファレン
スの位置を変える方式が必要となる。
【０２０３】図５は、本実施形態に適用できるアレイ構
成設計指針を示す図である。横軸に設計ルール、縦軸に
ＦＲＡＭのビット線容量とセル１個当りの残留分極量を
示している。ここで、ビット線容量は、５１２WL/BL を
仮定しており、微細化（設計ルールの縮小）により僅か
に減少していく。従来必要分極量Ｐｒの線は、読み出し
信号：Ｖｓを１１０ｍＶと仮定して、Ｖｓ＝Ｐｒ／Ｃｂ
の式から、１セル当りに最低限必要な分極量Ｐｒを示し
ている。
【０２０４】ビット線容量Ｃｂの低下に比例して、微細
化に伴い減少しているが、緩やかな減少である。これに
対して、強誘電体材料の残留分極量を２０μＣ／ｃｍ2
と仮定した場合の、設計ルールでの平面キャパシタで実
現した場合の得られる残留分極量を平面Ｃａｐの線に示
し、立体キャパシタで、底辺と高さのアスペクト比を１
〜０．７に取った場合の得られる残留分極量を立体Ｃａ
ｐ（ＡＲ＝１〜０．７）に示し、立体キャパシタで、底
辺と高さのアスペクト比を２〜１．４に取った場合の得
られる残留分極量を立体Ｃａｐ（ＡＲ＝２〜１．４）に
示す。ここで、強誘電体キャパシタの底辺の面積を３Ｆ
2 と仮定している（Ｆは設計ルール）。このように実際
得られる１セル当りの残留分極量は、設計ルールの２乗
にほぼ比例して低下するため、設計ルール縮小に伴い急
激に減少する。このため、従来のＦＲＡＭで、強誘電体
キャパシタを平面で形成した場合、０．２μｍルールの
２５６ＭｂＦＲＡＭで限界が来ることを示している。強
誘電体キャパシタは、分極に異方性及び軸性を持つもの
が多く、立体キャパシタで十分な残留分極を得ることは
難しく、いまだ立体キャパシタを実現した例が報告され
ていない。たとえ立体キャパシタが実現できたとして
も、図５に示すように、１ＧｂＦＲＡＭ，４ＧｂＦＲＡ
Ｍが限界点と言える。この問題は、従来の最大３Ｆ2 の
底辺の面積を実現できるＦＲＡＭに当てはまり、セルサ
イズは４Ｆ2 と従来比の５０％を実現できるがキャパシ
タの底辺面積がＦ2 しか取れない先願の発明ではさらに
苦しいといえる。
【０２０５】これに対して本実施形態によれば、従来の
ビット線容量が負荷容量である場合に比べて、サブビッ
ト線の容量が負荷容量ＣＬと成る。よって、ブロックユ
ニット内の直列セル数を、強誘電体キャパシタ面積の縮
小にほぼ比例して徐々に減らして行けば、サブビット線
に読み出される信号量を常にどの世代でも確保でき、こ
れを増幅トランジスタでビット線を駆動すれば正常動作
が可能となる。
【０２０６】図５の太い実線の例は、従来のビット線容
量を１として、ブロックユニット内のセル数を変えるこ
とにより、サブビット線の容量を１／２，１／４，１／
８，１／１６，１／３２と減らして行った場合の正常動
作に必要な強誘電体キャパシタの残留分極量を示す。こ
の実線の値は、ソフトエラーの下限より常にどの設計ル
ールの世代でも大きな値を取って入れば問題無いといえ
る。ここでソフトエラーは、拡散層面積が大きく全ての
α線が当たって発生した電子−正孔ペアの電子が１個の
拡散層に吸収される場合、約８０ｆＣで一定となり、拡
散層面積を小さくしていくと、隣接した拡散層に分散し
て吸収されるようになる。設計ルールが０．２５μｍで
ソフトエラーを回避するのに約２０ｆＣ必要で、設計ル
ールが縮小するに従って、拡散層面積に比例して、ソフ
トエラーの下限が下がって行くわけである。
【０２０７】図５を見て分かるとおり、本実施形態によ
れば（本実施形態の設計指針によれば）、平面強誘電体
キャパシタのままでも読み出し信号電位を確保しつつ、
ソフトエラーを確保しつつ１６ＧｂＦＲＡＭ〜６４Ｇｂ
ＦＲＡＭ、或いはそれ以上の超々高密度ＦＲＡＭが実現
できる。ＦＲＡＭにおいては、ＤＲＡＭのように、拡散
層から蓄積した電荷が逃げてデータが破壊されるような
データリテンションの問題が無く、読み出し時のソフト
エラー（ビット線モード：この発明ではサブビット線モ
ードと呼ぶのが正しい）、と読み出し信号量で最小必要
残留分極量が決まるため、本実施形態のような方式が極
めて有効になるわけである。
【０２０８】なお、ソフトエラーにはセルモードも存在
するが、先願でも説明してあるが、スタンドバイ時強誘
電体キャパシタの両端の電位が０ＶにできるＦＲＡＭで
はほぼ問題無いし、図１のような構成では、スタンドバ
イ時強誘電体キャパシタの両端をショートしているため
さらに問題無い。
【０２０９】（第２の実施形態）図６及び図７は、本発
明の第２の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのブロック構成を示
している。
【０２１０】図６が図１と異なる点は、ブロックユニッ
トの直列セル数を８個に増やしたことにある。これによ
り、プレート選択信号，ブロック書き込み選択信号，増
幅トランジスタ等の１セル当りのオーバヘッドを半減で
きる。また、今まで述べたように、強誘電体キャパシタ
面積によって、最適な負荷容量ＣＬを図４及び図５の例
のように変えることができる。これにより、サブビット
線に読み出される信号量を常にどの世代でも確保でき、
これを増幅トランジスタでビット線を駆動すれば正常動
作が可能となる。それ以外の効果は、図１と同様であ
る。
【０２１１】図７が図１と異なる点は、ブロックユニッ
トの直列セル数を１６個に増やしたことにある。これに
より、上に説明したように、１セル当りのオーバヘッド
を半減でき、最適な負荷容量ＣＬを変えることができ
る。このように、ブロックユニットの直列セル数は自由
に変えることができる。図では示さないが、直列セル数
＝３２，６４，１２８，２５６等も可能である。それ以
外の効果は、図１と同様である。
【０２１２】（第３の実施形態）図８は、本発明の第３
の実施形態に係わる半導体記憶装置を示す回路構成図で
あり、特に強誘電体メモリのメモリマット（セルアレ
イ）全体の構成を示している。
【０２１３】本実施形態では、図１に示したセルブロッ
クを２次元配置して、ロウデコーダとセンスアンプ（Ｓ
Ａ０〜ＳＡn-1 ）を接続した例を示す。ロウデコーダの
替わりに階層ワード線方式を適用して、サブロウデコー
ダにしても良い。図８のプレート線ＰＬＢ，／ＰＬＢに
示すように、左右のセルブロックでプレート線を共有す
ることにより、アレイサイズを小さくできる上、プレー
ト駆動回路面積を小さくできる。逆に言えば、駆動能力
を上げることができる。センスアンプ回路に従来ＦＲＡ
Ｍと同様なフリップフロップ型センスアンプ回路が適用
できる。但し、図２、図３の動作の例の場合は、ビット
線のプリチャージは (1/2VBLH)，VBLHHになるように設
計する。それ以外の効果は、図１と同様である。
【０２１４】（第４の実施形態）図９（ａ）（ｂ）は、
本発明の第４の実施形態に係わる半導体記憶装置を示す
回路構成図であり、特にセンスアンプ構成とセルアレイ
のブロック構成を示している。この図の例においては、
図１に示したような複数の自己増幅機能を持つセルブロ
ック（GainCellBlock0〜n-1 ）ビット線／ＢＬ，ＢＬに
接続して、ビット線対を構成して、ここでは省略してい
るが、これをワード線方向に複数配置してアレイを構成
する。各ビット線対は、φt0をゲート入力とするアレイ
−センスアンプ分離トランジスタを介してセンスアンプ
回路に接続している。
【０２１５】（ｂ）の例では、センスアンプ回路の右側
にもセルアレイが配置されており、同様に、φt1をゲー
ト入力とするアレイ−センスアンプ分離トランジスタを
介してセンスアンプ回路に接続している点が（ａ）と異
なる。（ｂ）の回路は、左右のセルアレイでセンスアン
プ回路を共有している。（ａ）は共有しない例であり、
φt0をゲート入力とするアレイ−センスアンプ分離トラ
ンジスタが無くても良い。（ａ）（ｂ）の例では、ダミ
ーセルはセンスアンプ内に配置され、（ｂ）の例ではダ
ミーセルも左右のセルアレイで共有できることを意味す
る。
【０２１６】（ａ）（ｂ）センスアンプ回路は、図２の
動作を実現できる。／ＥＱＬ信号はビット線対をイコラ
イズすると同時に、ＶＢＬ（=(1/2)VBLH）にプリチャー
ジする。ＳＥＮ，／ＳＥＰはｎＭＯＳ，ＰＭＯＳトラン
ジスタからなるフリップフロップアンプを動作させる。
ＣＳＬはカラム選択信号であり、センスアンプで増幅し
た信号線（／ＢＬＳＡ，ＢＬＳＡ）のデータをデータ線
／ＤＱ，ＤＱに伝送する、或いは／ＤＱ，ＤＱからデー
タを書き込むためにある。なおＶＢＬの電位をVBLH に
設定すれは、図３の動作が実現できる。
【０２１７】図１０は、図９の実施形態の具体的な動作
例を示す信号波形図である。これは、図１のセルブロッ
クで図９のアレイ構成での動作例を示し、図２の動作例
に図９の信号線の動作を加えたものを示している。
【０２１８】図２の動作に加え、プレート／ＰＬＡ，Ｐ
ＬＡ選択前に、／ＥＱＬを下げ、ビット線／ＢＬ，ＢＬ
のイコライズを解除すると同時に、選択しないセンスア
ンプの右のセルアレイとセンスアンプを切り離すため、
φt1をＬｏｗにする。センスアンプ活性化は、サブビッ
ト線／ＳＢＬの信号により、増幅トランジスタに電流が
流れ、ビット線対／ＢＬ，ＢＬに電位差が十分発生した
後、ＳＥＮをＨｉｇｈ、／ＳＥＰをＬｏｗにすることに
より、フリップフロップ型センスアンプが動作する。ブ
ロック書き込み選択信号ＢＳ０をＯＦＦした後、ＳＥＮ
をＬｏｗ、／ＳＥＰをＨｉｇｈにしてセンス動作は修了
する。その後、／ＥＱＬをＨｉｇｈ、φt1をＨｉｇｈに
して、スタンドバイ状態になる。
【０２１９】（第５の実施形態）図１１は、本発明の第
５の実施形態に係わる半導体記憶装置を示す回路構成図
であり、特にセンスアンプ構成とセルアレイのブロック
構成を示している。
【０２２０】本実施形態は基本的には図９の例と同じで
あるが、図９と異なる点は、ダミーセルがセルアレイ側
にあることである。これは、セルアレイのセルと同様な
プロセス，構造のダミーセルを構成するのに適してい
る。
【０２２１】（第６の実施形態）図１２（ａ）〜（ｃ）
は、本発明の第１２の実施形態に係わる半導体記憶装置
を示す回路構成図であり、特にダミーセル構成を示して
いる。この実施形態は、図１の実施形態及びそれ以後の
実施形態に適用できる構成である。
【０２２２】本実施形態のダミーセルは、図９に示すセ
ンスアンプのビット線／ＢＬＳＡ，ＢＬＳＡに接続して
いる。図１１のセルアレイ内部でも良い。図１２（ａ）
のダミーセルは、単純にキャパシタを用いて、カップリ
ングによりリファレンスビット線の電位を発生する。
【０２２３】図１３は、図１２（ａ）のダミーセルの動
作例を示す信号波形図である。これは、図１の回路例で
しかも、図２の動作例の場合を示す。ＢＬＳＡ側にセル
データが読み出され、ＢＬＳＡが“１”データの時、Ｖ
ＢＬＨから下がり (1/2)VBLH−２Ｖｓになる。“０”デ
ータの時、 (1/2)VBLHの状態ままの２つの状態の中間値
に、リファレンスビット線／ＢＬＳＡがなるように、即
ち (1/2)VBLH−Ｖｓになるように、ＶＤＷＬ０の電位を
下げ、ダミーキャパシタのカップリングにより／ＢＬＳ
Ａの電位を下げる。センスアンプでビット線対を増幅し
た後は、ＶＷＤＬ０を上げ元に戻して良い。
【０２２４】図１２（ｂ）は、図１２（ａ）と同様にキ
ャパシタカップリング方式のダミーセルである。ダミー
キャパシタと、両端をショートしリセットするトランジ
スタＱ１０と信号ＲＳＴと、ダミーキャパシタをビット
線と接続するトランジスタＱ１１，Ｑ１２とダミーワー
ド線ＶＤＷＬ０，ＶＤＷＬ１から構成している。ＭＯＳ
ゲートキャパシタでダミーキャパシタ形成した場合に面
積が大きくなる問題に対して、ダミーキャパタをビット
線対で共有し面積を削減している。
【０２２５】図１４は、図１２（ｂ）のダミーセルの動
作例を示す信号波形図である。ダミーセルデータを読み
出す前に、ＲＳＴをＬｏｗにして、ダミーキャパシタの
ショートを解除してから、ＶＤＷＬ０をＨｉｇｈにする
と、ＶＤＰＬ電位が (1/2)VBLHより低い場合、キャパシ
タのカップリング分だけ／ＢＬＳＡ電位が下がり、リフ
ァレンス電位となり得る。その他、応用例として図１４
でＤＰＬをクロッキングしても良い。
【０２２６】図１２（ｃ）は、図１２（ｂ）と同様にキ
ャパシタカップリング方式のダミーセルである。異なる
点は、２種類のダミーキャパシタＣＤ０とＣＶＤ１があ
る点である。
【０２２７】図１５は、図１２（ｃ）のダミーセルの動
作例を示す信号波形図である。図４で示したように、選
択したワード線の位置により負荷容量ＣＬ（＝ＣＳＢ
Ｌ）が異なり、サブビット線の電位が異なり、結果とし
て、ビット線ＢＬの下がる程度が異なる問題をこれは解
決できる。即ち、ＣＤ０とＣＤ１の容量を変え、選択し
たワード線の位置により図１５のようにＲＳＴ０を下げ
るか、ＲＳＴ１を下げるか変えることにより、ＣＬが変
わる問題を量子的ではあるが解決できる。さらにＣＤｉ
の数を増やせば、細かく制御可能である。図１３（ａ）
〜（ｃ）の例は常誘電体キャパシタを用いていたが、強
誘電体キャパシタでも構成可能である。
【０２２８】（第７の実施形態）図１６（ａ）〜（ｃ）
は、本発明の第７の実施形態に係わる半導体記憶装置を
示す回路構成図であり、特にダミーセル構成を示してい
る。この実施形態は、図１の実施形態及び、以後の実施
形態に適用できるダミーセル構成を示し、定電流型ダミ
ーセルを示している。
【０２２９】図１６（ａ）は、２個のトランジスタでダ
ミーセルを構成している。図１７は、図１６（ａ）のダ
ミーセルの動作例を示す信号波形図である。図１のトラ
ンジスタＱ５がＯＮし、”１”データがＢＬＳＡに読み
出され、ＢＬＳＡ電位が下がる場合のトランジスタＱ５
に流れる電流をＩとした場合、ＶＤＷＬ０がＨｉｇｈに
なり、トランジスタＱ１３がＯＮし／ＢＬＳＡからＶＤ
ＳＥに流れる電流を (1/2)Ｉに設定すれば、リファレン
スが生成できる。
【０２３０】図１２のダミーセルは、時間と共にセルデ
ータが読み出されるビット線ＢＬＳＡの電位が下がるの
に対して、リファレンス電位は固定のため、一定時間後
センスする必要があった。しかし、図１６の場合は、常
にリファレンス電位は“１”と“０”データの中間値に
設定できるメリットがある。 (1/2)Ｉの設定は、ＶＤＳ
Ｅの電位、ＶＤＷＬ０のＨｉｇｈの電位及び、トランジ
スタＱ１３のサイズで調整できる。
【０２３１】図１６（ｂ）は、図１６（ａ）に比べ精度
調整が可能な例を示す。図１８は、図１６（ｂ）のダミ
ーセルの動作例を示す信号波形図である。トランジスタ
Ｑ１４よりトランジスタＱ１５の駆動能力を大きく設定
して、 (1/2)Ｉ電流が、トランジスタＱ１４で制限され
るようにし、トランジスタＱ１４の電流もＶＤＣ，ＶＤ
ＳＥ電位で決まるようにしておき、ＶＤＷＬ０をＨｉｇ
ｈにして、 (1/2)Ｉが流れるようにする。ＶＤＣ，ＶＤ
ＳＥ電位をアレイ外部からヒューズ等で微調整できるよ
うにすれば、精度が上がる。
【０２３２】図１６（ｃ）は、図１６（ｂ）の定電流方
式のダミーセルを複数個用意した場合を示す。図１９
は、図１６（ｃ）のダミーセルの動作例を示す信号波形
図である。図１２（ｃ）と同様にどちらか一方を選択し
て、選択したワード線の位置により読み出し信号が異な
る問題を回避している。どちらか一方ばかりでなく両方
を選択するようにすれば、より細分化できる。
【０２３３】（第８の実施形態）図２０は、本発明の第
８の実施形態に係わる半導体記憶装置を示す回路構成図
であり、特にダミーセル構成を示している。この実施形
態は、図１の実施形態及び、以後の実施形態に適用でき
るダミーセル構成である。この例は、ダミーキャパシタ
として、セルアレイと同じ強誘電体キャパシタを用いた
例であり、図４で示した選択したワード線の位置によ
り、図１の負荷容量ＣＬが異なりサブビット線ＳＢＬの
電位が異なる問題を解決できる。
【０２３４】図２０において、左上下のブロックユニッ
トは、図１と同じ構成で、ダミーワード線に接続され、
左端はダミープレートＤＰＬ，ＤＰＬに直接接続されて
いる。右上下のブロックユニットは選択せずＶＰＰに接
続されて、リセットトランジスタＱ１６，Ｑ１７を介し
て固定電位Ｖss’に接続されている。ブロック書き込み
選択信号及びこのトランジスタは無く、増幅トランジス
タのみ存在する構成である。
【０２３５】図２１は、図２０のダミーセルの動作例を
示す信号波形図である。ＤＲＳＴ０を下げ、選択ワード
線に対応する位置のダミーワード線を下げ、ダミーサブ
ビット線／ＤＳＢＬ，ＤＳＢＬをフローティングにす
る。その後、ＤＰＬを上げると、“０”データがＤＳＢ
Ｌに読み出され、増幅トランジスタＱ１８がＯＮし、
(1/2)Ｉの電流が流れ、リファレンスビット線／ＢＬの
電位が下がりリファレンス電位が発生するしくみであ
る。その後、ＤＰＬがＨｉｇｈのまま、ＤＲＳＴを上げ
ると、選択したダミーセルの強誘電体キャパシタにＤＰ
Ｌ−Ｖss’の電位が書き込まれ“０”データがもとに戻
される。その後、ＤＰＬを下げ、ＤＷＬ０を上げてスタ
ンドバイ時の状態に戻る。
【０２３６】この場合、ダミーセルの“０”データ読み
出しによるＤＳＢＬの電位と、図１の“０”データ読み
出しのＳＢＬの電位は、選択したワード線の位置に拘わ
らず同じになる。このとき、図２０の増幅トランジスタ
Ｑ１８のＷ／Ｌ比を図１のトランジスタＱ５のＷ／Ｌに
比べて大きく設定しておけば、リファレンス電位が容易
に発生できる。
【０２３７】またその他の方式として、Ｖss’の電位を
Ｖssより高めに設定すると、図２２の動作点設計指針の
点線の負荷直線に示すように、トランジスタＱ１８とト
ランジスタＱ５が同じサイズのままでも、常にダミーセ
ルの動作点は、通常セルの動作点より右側になる。この
“０”データ書き込みダミーセル方式は、ダミー強誘電
体キャパシタの分極反転を伴うことが無いため、通常セ
ルより選択回数が多くても、疲労による劣化の問題を回
避できる。
【０２３８】またその他の応用例として、Ｖss’＝Ｖss
のままで、トランジスタＱ１８とトランジスタＱ５のサ
イズを同じままでも、右上下のブロックユニットの負荷
容量小さくすれば、“０”データの動作点は、通常セル
よりダミーセルが右側になる。例えば、右上下のブロッ
クユニットの直列数を半減する等の方法が良い。
【０２３９】その他の方式として、ダミーセルとして
“１”データを常に読み出す方式も可能である。例え
ば、ＤＰＬを下げた後、Ｖss’を上げ下げすることによ
り“１”データがダミーの強誘電体キャパシタに書き込
まれる。読み出しは、右のＤＳＢＬ側の負荷容量を通常
セルより大きくすれば、リファレンスとなりうる。又
は、同じ構成で、Ｖss’のＨｉｇｈ電位を通常セルより
下げたり、トランジスタＱ１９のサイズをトランジスタ
Ｑ５のサイズより小さくすれば容易にリファレンスが発
生できる。また、右の上下の２個ブロックユニットを合
体して負荷容量を増大することもできる。
【０２４０】（第９の実施形態）図２３は、本発明の第
９の実施形態に係わる半導体記憶装置を示す回路構成図
であり、特に強誘電体メモリのセルブロック，セルアレ
イ，センスアンプ構成を示している。この図は、図１の
構成よりもより概念的な構成を示している。
【０２４１】セルトランジスタと強誘電体キャパシタを
並列接続して１個のセルを構成し、これを直列接続して
ブロックユニットを構成している。ブロックユニットの
一端はＰＬ駆動回路に接続され、他端は増幅回路及び書
き込み回路を介してビット線／ＢＬ，ＢＬに接続され、
ビット線には複数のセルブロックが接続され、ビット線
の端はセンスアンプ回路に接続されている。
【０２４２】この実施形態では、選択したワード線を下
げ、ＰＬ駆動回路でブロックユニットに電圧を印加し
て、サブビット線／ＳＢＬ或いはＳＢＬにセル電荷を読
み出し、これを増幅回路で増幅して、ビット線／ＢＬ或
いはＢＬに信号を伝えセンスアンプで増幅して、これを
書き込み回路でサブビット線／ＳＢＬ或いはＳＢＬに書
き戻し、セルに書き戻す方式である。これによる効果
は、図１と同様である。１トランジスタ＋１キャパシタ
構成でなく、上下のブロックユニットの両方からセルデ
ータを読み出す、２トランジスタ＋２キャパシタ構成も
可能である。この場合はダミーセルは不要である。
【０２４３】（第１０の実施形態）図２４は、本発明の
第１０の実施形態に係わる半導体記憶装置を説明するた
めのもので、特に複数の強誘電体メモリアレイと複数の
センスアンプ配置例を示している。この例は、図１の実
施形態はもとより他の実施形態にも適用できるものであ
る。前記した図１の効果のまとめ５）で示したように、
本発明を適用することにより、セルブロック内のサブビ
ット線の負荷容量によりサブビット線の読み出し電位が
決まり、これを増幅トランジスタを用いてビット線を駆
動するため、読み出し時間さえあれば、ビット線の寄生
容量はいくら大きくても読み出せる。図２４（ａ）は従
来セルアレイとセンスアンプ配置を示し、（ｂ）は本実
施形態の構成例を示す、ビット線につながるセル数を多
くできることにより、結果としてセンスアンプ数を激減
でき、チップサイズの低減、即ちチップ内のセル占有率
を上げることができる。なお、時間をかければと述べた
が、本発明においては、セルブロック毎に２個のトラン
ジスタのみビット線につながるため、従来の１トランジ
スタ＋１キャパシタのセルに比べてビット線容量／ｃｅ
ｌｌが１／２〜１／４程度と小さいので、センスアンプ
数は元々、同じパワー、ほぼ同じ充電放電時間でも同じ
時間で動作が可能である。さらに、自己ブロック増幅効
果によりセンスアンプ数を低減できるわけである。
【０２４４】（第１１の実施形態）図２５は、本発明の
第１１の実施形態に係わる半導体記憶装置を説明するた
めのもので、メモリチップ構成例、ロジック混載構成
例、ＲＦ−ＩＤカード構成例を示している。この例は、
図１の実施形態はもとより他の実施形態にも適用できる
ものである。
【０２４５】図２５（ａ）はメモリチップ構成例であ
り、チップにはセルアレイ，センスアンプばかりでな
く、少なくともローデコーダ（Ｒ／Ｄ），カラムデコー
ダ（Ｃ／Ｄ），周辺回路等が設けられている。図２５
（ｂ）はロジック混載構成の場合であり、本発明のメモ
リと各種ロジックＬＳＩの混載で構成される。ロジック
ＬＳＩが限界で無く、従来メモリに限界（読み出し安定
動作限界或いはコスト限界）が来た場合でも、本発明に
は限界が来ない場合、この構成が有効である。図２５
（ｃ）はＲＦーＩＤカード構成の場合であり、本発明の
メモリとロジックＬＳＩ及びアンテナで構成される。
【０２４６】（第１２の実施形態）図２６は、本発明の
第１２の実施形態に係わる半導体記憶装置を示す回路構
成図であり、特に強誘電体メモリのブロック構成を示し
ている。図１とほぼ同一の構成であり、殆どの効果が図
１と同じである。異なる点は、上の左右のブロックユニ
ットに接続されるサブビット線／ＳＢＬをゲート入力と
する増幅トランジスタＱ２０のソースがビット線／ＢＬ
側に接続され、ドレインがＶＳＥ電位に接続される。さ
らに、下の左右のブロックユニットに接続されるサブビ
ット線ＳＢＬをゲート入力とする増幅トランジスタＱ２
１のソースがビット線ＢＬ側に接続され、ドレインがＶ
ＳＥ電位に接続される点である。即ち、読み出すビット
線と書き込みを行うビット線が同じビット線／ＢＬ或い
はＢＬである点である。
【０２４７】図２７は、図２６の具体的な動作例を示す
信号波形図である。まず、スタンドバイ時は、全てのワ
ード線ＷＬＡ０〜３、ＷＬＢ０〜３は昇圧電位Ｖpp、全
てのプレート／ＰＬＡ，ＰＬＡ，／ＰＬＢ，ＰＬＢは０
Ｖ、プレート選択信号ＰＳＡ，ＰＬＢをＶppにしておく
ことにより、セルトランジスタは全てＯＮしており、全
てのセルの強誘電体キャパシタの両端は電気的にショー
トされて、さらにこの両端の電位及びサブビット線／Ｓ
ＢＬ，ＳＢＬの電位は、プレート選択信号がＨｉｇｈの
ため、プレートに接続され０Ｖになっている。
【０２４８】また、ブロック書き込み選択信号ＢＳ０，
ＢＳ１は０Ｖにしておくことにより、トランジスタＱ２
２，Ｑ２３はＯＦＦしており、／ＳＢＬ，ＳＢＬが０Ｖ
のため、ＶＳＥが VBLH と高い電位であっても、増幅ト
ランジスタＱ２０，Ｑ２１もＯＦＦしている。よって、
ビット線／ＢＬ，ＢＬとサブビット線／ＳＢＬ，ＳＢＬ
は完全に分離されている。
【０２４９】この動作例の場合、ビット線／ＢＬ，ＢＬ
のプリチャージ電位は０Ｖである。動作時は、選択した
セルブロックの、例えば左上のブロックユニットのメモ
リセル（Ｑ２４，ＣＦ２）選択時の動作を説明する。ま
ず、選択メモリセルにつながるワード線ＷＬＡ０を０Ｖ
に下げセルトランジスタＱ２４をＯＦＦする。同時に或
いは前後して、右上，右下のブロックユニットとプレー
ト／ＰＬＢ，ＰＬＢを切り離すため、プレート選択信号
ＰＳＢを０Ｖに下げトランジスタＱ２５，Ｑ２６をＯＦ
Ｆする。さらに、ビット線／ＢＬ，ＢＬを０Ｖのままフ
ローティングにする。ここで、Ｑ２７，Ｑ２８はＯＮの
ままである。
【０２５０】これにより、セルトランジスタＱ２４はＯ
ＦＦ、トランジスタＱ２５はＯＦＦしているため、選択
したセルの強誘電体キャパシタＣＦ２の右側の端子から
／ＳＢＬ、さらに右上のブロックユニットのセル内部ノ
ードは全てつながり、かつ０Ｖでフローティングにな
る。
【０２５１】次に、選択した左上のブロックユニットに
接続されるプレート／ＰＬＡのみを０Ｖから VBLH に上
げる。ＰＬＡから選択した強誘電体キャパシタの左側端
子まで VBLH 電位が印加される。このとき、ＣＦ２の右
側の端子から／ＳＢＬ、さらに右上のブロックユニット
のセル内部ノードの容量が負荷容量ＣＬとなり、強誘電
体キャパシタに“１”データが書き込んであれば、分極
反転して、セルデータがサブビット線／ＳＢＬ（正確に
は、ＣＦ２の右側の端子から／ＳＢＬ、さらに、右上の
ブロックユニットのセル内部ノード）に読み出され／Ｓ
ＢＬの電位が０Ｖから２Ｖｓ＋Ｖｏに上がる。
【０２５２】強誘電体キャパシタに“０”データが書き
込んであれば、分極反転せず、ＣＦ２の常誘電体成分容
量とＣＬの容量比分だけ、サブビット線／ＳＢＬの電位
上がり、／ＳＢＬの電位はＶｏとなる。このとき、対を
なすサブビット線ＳＢＬの電位はＰＬＡが０Ｖのままな
ので、０Ｖのままである。ここで、ＶＳＥ電位を VBLH
に設定しておくと、増幅トランジスタＱ２０のゲート電
位は“１”データ時は２Ｖｓ＋Ｖｏ、“０”データ時は
Ｖｏ、ドレイン電位（＝ＶＳＥ）は VBLH 、ドレイン電
位（＝／ＢＬ）は０Ｖとなる。
【０２５３】トランジスタＱ２０のしきい値電圧Ｖｔを
Ｖｏ＜Ｖｔ＜２Ｖｓ＋Ｖｏに設計しておくと、図２７に
示すように、“１”データ時、トランジスタＱ２０はＯ
Ｎしているため、０Ｖにプリチャージされている／ＢＬ
は増幅トランジスタＱ２０を介して、ＶＳＥに電流が流
込むことにより、０Ｖから電位が上がり始める。ここ
で、センスアンプ動作前の上がった電位を０Ｖ＋２Ｖst
定義する。逆に、“０”データ時、トランジスタＱ２０
はＯＦＦしているため、０Ｖにプリチャージされている
／ＢＬは増幅トランジスタＱ２０を介して、ＶＳＥから
電流が流れず、０Ｖのままである。
【０２５４】このとき、定電流駆動トランジスタを用い
たダミーセル等を用いて、ＢＬ電位を“１”データ時Ｂ
Ｌ側が上がる電位の半分の電位上げるように設定すると
（即ちセンス動作前、０Ｖ＋Ｖst）、センスアンプ動作
前、“１”データ時、／ＢＬは０Ｖ＋２Ｖst、ＢＬは０
Ｖ＋ＶstとなりＶstの電位差が図２６の右のセンスアン
プに入力され、フリップフロップ型のセンスアンプで増
幅され、ＢＬは０Ｖ、／ＢＬは VBLH となる。また、
“０”データ時、／Ｂ2kは０Ｖ、ＢＬは０Ｖ＋Ｖstとな
りＶstの電位差が図２６の右のセンスアンプに入力さ
れ、フリップフロップ型のセンスアンプで増幅され、Ｂ
Ｌは VBLH 、／ＢＬは０Ｖとなる。
【０２５５】なお、図２７の例ではビット線対は０Ｖに
プリチャージにしてあったが、ある一定の電位ＶＢＬで
も良いし、 (1/2)VBLHにしてもよい。この場合、増幅ト
ランジスタＱ２０，Ｑ２１が“１”データ時ＯＮし、
“０”データ時ＯＦＦするように、増幅トランジスタの
しきい値電圧ＶｔをＶｏ−ＶＢＬ＜Ｖｔ＜Ｖｏ＋２Ｖｓ
−ＶＢＬになるように設計する必要がある。
【０２５６】或いは、ＯＮするが電流の違いをセンスア
ンプで検知する場合は、Ｖｔ＜Ｖｏ−ＶＢＬに設計する
必要がある。但し、本実施形態は図１と異なり、増幅ト
ランジスタのソース側がビット線となるため、ソース電
位が変わる問題を持つ。例えば“１”データ時／ＢＬが
上がり始めるとソース電位が上がり増幅トランジスタは
途中でＯＦＦする。また、“０”データ時、／ＢＬを０
Ｖプリチャージ以外にしておくと、センスアンプでの増
幅で、／ＢＬが下がると、増幅トランジスタがＯＮして
しまう問題がある。
【０２５７】後半の問題は図２７の０Ｖビット線プリチ
ャージ方式で回避できるし、前半の問題は、確かに図１
に比べて読み出し信号量は減るが、サブビット線に読み
出される信号量は大きく、この分だけ、ビット線対の電
位差が開いてから増幅トランジスタがＯＦＦするため問
題ない。しかも、一定の所でビット線対の電位差が止る
ため、図１２に示したキャパシタカップリング型のダミ
ーセルに適している。逆に言うと、図１の方式は、図１
６、図２０等の定電流型ダミーセルが適していることを
示している。なお、ＶＳＥの電位は VBLH でも良いし、
ビット線のプリチャージ電位より高ければ何でも良い。
【０２５８】データの再書き込み時、サブビット線／Ｓ
ＢＬに接続されるブロック書き込み制御信号ＢＳ０のみ
Ｖppに上げる。すると、０Ｖ或いは VBLH に増幅された
ビット線／ＢＬの電位が／ＳＢＬに書き込まれ、“１”
データ時、／ＳＢＬは VBLHとなり、“０”データ時／
ＳＢＬは０Ｖになる。このとき、プレート電位（＝選択
強誘電体キャパシタの左側の端子）は VBLH のため、
“０”データ時、強誘電体キャパシタには−VBLHの電圧
（強誘電体キャパシタの右側の端子を正と定義）が印加
され、“０”データが再書き込みされる。“１”データ
時は、その後、プレート／ＰＬＡが０Ｖに下げられ、選
択強誘電体キャパシタの左側の端子も０Ｖになった
時、、強誘電体キャパシタには VBLH の電圧（強誘電体
キャパシタの右側の端子を正と定義）が印加され、
“１”データが再書き込みされる。
【０２５９】これら一連の動作において、ＳＢＬ電位は
ずっと０Ｖのままなので、下のブロックユニットのデー
タは保持されたまま、安定である。例えば、外部から異
なるデータを書き込む場合（ライト・モード）や、デー
タの読み出し後外部データを書き込む場合（リード・モ
ディファイ・モード）、ＢＳ０がＨｉｇｈになったあと
書き込めば良い。
【０２６０】再書き込み終了後は、まずブロック書き込
み選択信号ＢＳ０をＨｉｇｈから０Ｖに下げる。これに
より、／ＢＬ側から／ＳＢＬへの干渉は無くなる。その
後、ＷＬＡ０を上げ、同時に或いは前後して、プレート
制御信号ＰＳＡを上げると、選択されていたセルの強誘
電体キャパシタは電気的にショートされ、右上，左上の
ブロックユニットの内部ノードと／ＳＢＬノードは０Ｖ
になる。これら動作と同時に或いは前後して、ビット線
対／ＢＬ，ＢＬを０Ｖに下げると、スタンドバイ状態に
戻る。
【０２６１】以上述べたように図２６の構成は図１とほ
ぼ同じで、その効果をまとめると、 １）先願と同様に、４Ｆ2 サイズの高密度のセルを実現
しつつ、平面トランジスタで製造の容易化を実現し、さ
らに高速なランダムアクセス機能を有することが可能。
【０２６２】２）設計ルールが縮小して、強誘電体キャ
パシタ面積が縮小しても、それに合わせて分極反転時の
負荷容量であるサブビット線容量が低減でき、十分な読
み出し信号電圧が得られ、増幅トランジスタを用いてビ
ット線を増幅するため、安定動作が可能。
【０２６３】３）従来ＦＲＡＭと同様動作原理が単純
で、しかも高速プレート動作により、高速動作が可能。
【０２６４】４）ビット線容量が大きくても読み出し可
能であるため、ビット線に接続できるセルブロック数を
多くでき、結果としてセンスアンプ面積を低減できる。
【０２６５】５）ルール縮小により、強誘電体キャパシ
タの分極量の減少に合わせて、ブロックユニット内の直
列セル数を減らせば、最適化が可能。
【０２６６】６）設計ルールが緩く、ソフトエラーが厳
しい状況では、ブロックユニットの直列セル数を増加さ
せ、負荷容量を追加して読み出し電荷を増やせば、ソフ
トエラーを抑えられ、設計ルールが小さくなるに従っ
て、ソフトエラーレートが下がるに従って、ソフトエラ
ーが問題無い程度に、強誘電体キャパシタサイズと、直
列セル数を徐々に減らして、サブビット線に読み出され
る信号量を確保すれば、良い。
【０２６７】７）ブロックユニット内の複数のセルで、
増幅トランジスタと、書き込みトランジスタを共用する
ことにより、セルサイズのオーバヘッドを極めて小さな
ものにできる。
【０２６８】８）左右のブロックユニットで増幅トラン
ジスタや、ブロック書き込み選択トランジスタを共有す
れば、さらにこれらのオーバヘッドは小さい。
【０２６９】９）分極反転のための負荷容量として、選
択したブロックユニットの反対側のブロックユニットの
内部容量を用いることにより、ほぼ安定に動作が可能。
【０２７０】10）ブロックユニットのセル数を変えるこ
とにより、自由に負荷容量の調整が可能。
【０２７１】11）サブビット線の信号でビット線対の同
じ側のビット線を増幅トランジスタで駆動することによ
りビット線に一定量の電位差が発生し、簡単なキャパシ
タカップリング型のダミーセルが利用し易い。
【０２７２】（第１３の実施形態）図２８は、本発明の
第１３の実施形態に係わる半導体記憶装置を示す平面図
であり、特に強誘電体メモリのブロック構成のレイアウ
トを示している。図２８（ａ）は図１の回路図に対応し
て、トランジスタの位置も図１と同じ配置である。図２
８（ｂ）は図２６の回路図に対応して、トランジスタの
位置も図２６と同じ配置である。このように、図１、図
２６は等価回路自身でも本発明の効果があるばかりでな
く、トポロジ的にも細密配置の効果がある。
【０２７３】図２９は、図２８（ａ）の増幅トランジス
タとブロック書き込み選択トランジスタ部分の拡大レイ
アウト図である。複数層重ねると判りにくいため、同じ
レイアウトの各層を図３０から図３２に分けて表示して
ある。各レイヤ表示として、拡散層をＡＡ、ゲート層を
ＧＣ、上部電極層をＴＥ、下部電極層をＢＥ、強誘電体
層をＦＥ、ビット線層をＢＬ、拡散層−下部電極層間コ
ンタクトをＡＡ−ＢＥ−Ｃ、拡散層−上部電極層間コン
タクトをＡＡ−ＴＥ−Ｃ、ゲート層−下部電極層間コン
タクトをＧＣ−ＢＥ−Ｃ、上部電極層−ビット線層間コ
ンタクトをＴＥ−ＢＥ−Ｃと定義している。上部電極
層，下部電極層は強誘電体キャパシタの上下電極層を意
味する。
【０２７４】図３０において、Ｑ６，Ｑ５が増幅トラン
ジスタのチャネル部を示し、Ｑ７，Ｑ８がブロック書き
込み選択トランジスタのチャネル部を示す。サブビット
線／ＳＢＬ，ＳＢＬは図３１に示すように、下部電極層
（ＢＥ）を引き回すことにより、容易にビット線となる
ビット線層（ＢＬ）の下に形成できる。図２９から図３
２で判るように、増幅トランジスタとブロック書き込み
選択トランジスタを左右のブロックユニットにより素子
数を減らし、さらにＶＳＥ端子部は増幅トランジスタＱ
６，Ｑ５のソースを共有し、また増幅トランジスタのド
レインとブロック書き込み選択トランジスタのドレイン
で拡散層を共有し、さらにセルトランジスタのドレイン
とブロック書き込み選択トランジスタのソースで拡散層
を共有するため、非常にコンパクトなレイアウトになっ
ている。
【０２７５】図２８において、セルサイズを４Ｆ2 とす
ると、プレート駆動部，増幅トランジスタ部，ブロック
書き込み選択トランジスタ部を含む、ブロック平均のセ
ルサイズは、ブロックユニットのセル直列接続数が１６
直列で、５Ｆ2 サイズ、３２直列で４．５Ｆ2 サイズ、
６４直列で４．２５Ｆ2 サイズと、自己増幅機能がある
にも係らず極めて小さなセルとなる。また、セルアレイ
内でピッチが厳しいにも拘わらず、無理なく自己増幅機
能を実現するトランジスタが配置できている。図３３
は、図２８（ｂ）の増幅トランジスタとブロック書き込
み選択トランジスタ部分の拡大レイアウト図である。複
数層重ねると判りにくいため、同じレイアウトの各層を
図３４から図３６に分けて表示してある。レイヤ構成及
びレイヤの別けかたは、図３０から図３３と同じであ
る。図２６の回路構成を実現するには、図３０における
トランジスタＱ５、Ｑ６のトランジスタのＧＣ、ＧＣ−
ＢＥ−Ｃをチャネルを中心に上下の折り返すだけで実現
できている。
【０２７６】図３７は、図２８（ａ）（ｂ）に共通のプ
レート選択トランジスタとプレート線の部分の拡大レイ
アウト図である。図３８及び図３９は、図３７のレイア
ウトの一部の層のレイアウトを示す。プレート線も隣接
のセルブロックで共有することにより、この部分の面積
を半減できている。図３７で／ＰＬＢ’側が隣接する他
のセルブロック部である。プレート線にはＴＥを用い
て、２ビット線毎に、拡散層ＡＡとコンタクトを取るこ
とにより、フォールデッドＢＬ方式を実現している。
【０２７７】（第１４の実施形態）図４０〜図４３は、
本発明の第１４の実施形態に係わる半導体記憶装置を示
す素子構造断面図であり、特に強誘電体メモリのブロッ
ク構成例を示している。
【０２７８】図４０は２８（ａ）のレイアウト構成の左
側の断面図に対応し、図４１は２８（ａ）のレイアウト
構成の右側の断面図に対応している。図４０及び図４１
の各図（ａ），（ｂ），（ｃ）は、ビット線方向で、／
ＢＬ中央，／ＢＬとＢＬの中間，ＢＬ中央で割った時の
断面図に対応する。ＢＥを巧みに用いることによりコン
パクトで、設計余裕がありつつ自己増幅機能を実現して
いことが判る。
【０２７９】図４２及び図４３は、構成が図４０及び図
４１と類似しているがこれらと大きく異なる点は、強誘
電体キャパシタが下部電極間に形成されている点であ
る。これにより、メモリセル部の強誘電体キャパシタが
セルフアラインで形成されるメリットがある。サブビッ
ト線の配線はＢＥで配設できていることが判る。
【０２８０】（第１５の実施形態）図４４は、本発明の
第１５の実施形態に係わる半導体記憶装置を示す回路構
成図であり、特に強誘電体メモリのブロック構成を示し
ている。本実施形態の回路構成及び効果は、図１とほぼ
同じである。図１と異なる点は、サブビット線／ＳＢ
Ｌ，ＳＢＬに負荷容量安定用キャパシタＣ１０を接続し
て、他端を固定電位ＶＬに接続した点である。
【０２８１】固定の安定負荷容量を追加することによ
り、図４で示した、選択したワード線の位置により負荷
容量が変化して、動作点がずれる問題を克服できる。さ
らに、デバイスの縮小がそれ程進んでいなく、反対側の
ブロックユニットだけでは、負荷容量が不足する場合に
も適用できる。また、デバイスの縮小がそれ程進んでい
なく、負荷容量を稼ぐために、ブロックユニットのセル
数を多くして、読み出し遅延が増大するのも防げる。
【０２８２】図４５は、図４４の具体的な動作例を示す
信号波形図である。これは、 (1/2)VBLHプリチャージ方
式の場合で、図２と動作は同じである。図４６は、図４
４の具体的な別の動作例を示す信号波形図である。これ
は、 VBLHプリチャージ方式の場合で、図３と動作は同
じである。但し、サブビット線の読み出し電位は負荷容
量変化により異なる。
【０２８３】（第１６の実施形態）図４７は、本発明の
第１６の実施形態に係わる半導体記憶装置を示す回路構
成図であり、特に強誘電体メモリのブロック構成を示し
ている。これは、図２６の構成に負荷容量Ｃ１０を追加
した場合を示している。効果は、図４４と同じである。
図４８は、図４７の具体的な動作例を示す信号波形図で
ある。Ｖssビット線プリチャージ方式を示し、図２７と
動作は同じである。
【０２８４】図４９は、図４７の具体的な別の動作例を
示す信号波形図である。これは、ビット線 (1/2)VBLHプ
リチャージ方式を示す。図２７の説明で示した増幅トラ
ンジスタのしきい値を変えて、ビット線 (1/2)VBLHプリ
チャージ方式を実現しても良いし、図４９に示すよう
に、増幅トランジスタ動作時にＶＬ線を上の持ち上げ
て、サブビット線電位を上げ、増幅トランジスタをＯＮ
させても良い。
【０２８５】（第１７の実施形態）図５０及び図５１
は、本発明の第１７の実施形態に係わる半導体記憶装置
を示す回路構成図であり、特に強誘電体メモリのブロッ
ク構成を示している。図５０の構成は、図４４の負荷容
量を強誘電体キャパシタで実現した場合である。図５１
の構成は、図４７の負荷容量を強誘電体キャパシタで実
現した場合である。
【０２８６】強誘電体キャパシタには常に正或いは負の
バイアスしかかからないように設計すれば、分極反転す
ることなく、負荷容量として利用できる。例えば、ＶＬ
をＶssに設定して、メモリ出荷前に一度動作させ、サブ
ビット線を VBLH にしておけば、その後Zこの強誘電体
キャパシタが分極反転することは無くなる。
【０２８７】（第１８の実施形態）図５２は、本発明の
第１８の実施形態に係わる半導体記憶装置を示す平面図
であり、特に強誘電体メモリのブロック構成のレイアウ
トを示している。これは、ブロック書き込み選択トラン
ジスタ及び増幅トランジスタ部分のレイアウトを示して
いる。
【０２８８】図５３は図５２のレイアウト図の一部レイ
ヤ層を表示したものであり、図５４は図５２のレイアウ
ト図の一部レイヤ層を表示したものである。図５２〜図
５４において、（ａ）は、図２９と対比して、増幅トラ
ンジスタのサイズのチャネル長Ｌ側を大きくした場合を
示す、これにより、サブビット線の負荷容量の一定成分
が増加できる。（ｂ）は、図４４に対応して、強誘電体
の安定用キャパシタを追加した場合を示している。この
例では、１セルブロックに４個の安定用ＦＥを追加して
いる。
【０２８９】（第１９の実施形態）図５５は、本発明の
第１９の実施形態に係わる半導体記憶装置を示す回路構
成図であり、特に強誘電体メモリのブロック構成を示し
ている。これは、図１のセルブロックから右上下のブロ
ックユニットを取り除いた構成のものであり、殆どの効
果は図１と同じである。左右のブロックユニットの選択
が無い分、プレート選択信号及びプレート選択トランジ
スタが不要になり、プレートはブロックユニットに直に
接続される。図４で示した選択するワード線の位置によ
る負荷容量の変化が激しいが、これはダミーセルで対応
できるし、図５２（ａ）のようなトランジスタサイズを
大きくして対応できる。
【０２９０】図５６は、図５５の具体的な動作例を示す
信号波形図である。ＷＬ０を下げ、／ＰＬを上げるだけ
で、サブビット線／ＳＢＬにデータが読み出され、増幅
トランジスタを介してこのデータはビット線対の反対の
ビット線ＢＬに読み出され、センスアンプで増幅され
る。増幅後のデータは、ブロック書き込み選択信号ＢＳ
０をＨｉｇｈにすることでサブビット線に戻され、／Ｐ
ＬをＨｉｇｈからＬｏｗに駆動することにより、
“１”，“０”データがセルに書き戻される。その後、
ＢＳ０を下げ、ＷＬ０を上げると、自動的にサブビット
線の全てのノードはＶssになる。ビット線もイコライズ
することにより、図１と同様 (1/2)VBLHに戻され、スタ
ンドバイ状態になる。
【０２９１】図５７は、図５５の具体的な別の動作例を
示す信号波形図である。図５６と異なる点は、ビット線
が VBLH 電位プリチャージである点のみである。このよ
うに、図１とほぼ同様な効果、ほぼ同様な動作が可能と
なる。
【０２９２】（第２０の実施形態）図５８は、本発明の
第２０の実施形態に係わる半導体記憶装置を示す回路構
成図であり、特に強誘電体メモリのブロック構成を示し
ている。図５５と異なる点は、図１と図２６の違いと同
様、増幅トランジスタがつながるビット線が、書き込み
用ビット線と同じである点である。
【０２９３】図５９は、図５８の具体的な動作例を示す
信号波形図である。Ｖssビット線プリチャージにより、
図２７と図５６を足し合せた動作が可能である。
【０２９４】（第２１の実施形態）図６０は、本発明の
第２１の実施形態に係わる半導体記憶装置を示す回路構
成図であり、特に強誘電体メモリのブロック構成を示し
ている。図５５の構成とことなる点は、負荷容量安定用
常誘電体キャパシタが追加された点である。
【０２９５】図６１は図６０の具体的な動作例を示す信
号波形図であり、図６２は図６０の具体的な動作例を示
す信号波形図である。それぞれ図５６、図５７と同じ動
作が可能で、サブビット線の読み出し電位のみ異なる。
【０２９６】（第２２の実施形態）図６３は、本発明の
第２２の実施形態に係わる半導体記憶装置を示す回路構
成図であり、特に強誘電体メモリのブロック構成を示し
ている。これは、図５８と同様の構成で、図５８の構成
と異なる点は、負荷容量安定用常誘電体キャパシタが追
加された点である。
【０２９７】図６４は、図６３の具体的な動作例を示す
信号波形図である。これは、図５９と同じ動作が可能
で、サブビット線の読み出し電位のみ異なる。
【０２９８】（第２３の実施形態）図６５〜図７８は、
本発明の第２３の実施形態に係わる半導体記憶装置を示
す回路構成図であり、特に強誘電体メモリのブロック構
成を示している。図６５の構成は、図６０の常誘電体キ
ャパシタの負荷容量の替わりに強誘電体キャパシタを用
いた点のみ異なる。図６６の構成は、図６３の常誘電体
キャパシタの負荷容量の替わりに強誘電体キャパシタを
用いた点のみ異なる。
【０２９９】図６７の構成は、これは図５５と等価回路
は同じ、効果も同じであるが、トランジスタ配置位置の
トポロジが異なる。ブロック書き込み選択トランジスタ
と増幅トランジスタを分けて配置している。図６８の構
成は、図６０と等価回路は同じ、効果も同じであるが、
トランジスタ配置位置のトポロジが異なる。
【０３００】図６９の構成は、図６５と等価回路は同
じ、効果も同じであるが、トランジスタ配置位置のトポ
ロジが異なる。図７０の構成は、図５８と等価回路は同
じ、効果も同じであるが、トランジスタ配置位置のトポ
ロジが異なる。ブロック書き込み選択トランジスタと増
幅トランジスタを分けて配置している。
【０３０１】図７１の構成は、図６３と等価回路は同
じ、効果も同じであるが、トランジスタ配置位置のトポ
ロジが異なる。図７２の構成は、図６６と等価回路は同
じ、効果も同じであるが、トランジスタ配置位置のトポ
ロジが異なる。
【０３０２】図７３の構成は、図６７と等価回路は同
じ、効果も同じであるが、トランジスタ配置位置のトポ
ロジが異なる。図７４の構成は、図６８と等価回路は同
じ、効果も同じであるが、トランジスタ配置位置のトポ
ロジが異なる。
【０３０３】図７５の構成は、図６９と等価回路は同
じ、効果も同じであるが、トランジスタ配置位置のトポ
ロジが異なる。図７６の構成は、図７０と等価回路は同
じ、効果も同じであるが、トランジスタ配置位置のトポ
ロジが異なる。
【０３０４】図７７の構成は、図７１と等価回路は同
じ、効果も同じであるが、トランジスタ配置位置のトポ
ロジが異なる。７８の構成は、図７２と等価回路は同
じ、効果も同じであるが、トランジスタ配置位置のトポ
ロジが異なる。
【０３０５】（第２４の実施形態）図７９は、本発明の
第２４の実施形態に係わる半導体記憶装置を示す平面図
であり、特に強誘電体メモリのブロック構成のレイアウ
トを示している。図７９（ａ）は、図５５の回路図に対
応して、トランジスタ配置のトポロジも対応している。
図７９（ｂ）は、図６７の回路図に対応して、トランジ
スタ配置のトポロジも対応している。図７９（ｃ）は、
図７６の回路図に対応して、トランジスタ配置のトポロ
ジも対応している。
【０３０６】図８０（ａ）〜（ｃ）は、図７９（ａ）〜
（ｃ）のレイアウトにおける一部の層のレイアウトを示
す。同様に図８１（ａ）〜（ｃ）は、図７９（ａ）〜
（ｃ）のレイアウトにおける一部の層のレイアウトを示
す。どのレイアウト図面も、設計ルールを厳しくするこ
となく、ピッチの厳しセルアレイ内に自己増幅機能を搭
載できている。
【０３０７】（第２５の実施形態）図８２は、本発明の
第２５の実施形態に係わる半導体記憶装置を示す回路構
成図であり、特に強誘電体メモリのブロック構成を示し
ている。本実施形態は、図１とほぼ同様の回路構成，動
作，効果を持つが、異なる点は、プレート選択信号が２
種類（ＰＳＡ０，ＰＳＡ１）に分けられ、その分プレー
ト線が１種類に変更になった点である。
【０３０８】図８３は、図８２の具体的な動作例を示す
信号波形図である。図２と動作が異なる所を説明する
と、スタンドバイ状態からアクティブ状態への変化時、
右上ブロックユニット，右下ブロックユニット，左下ブ
ロックユニットとプレートを接続制御するプレート選択
信号（ＰＳＢ０，ＰＳＢ１，ＰＳＡ１）をＨｉｇｈから
Ｌｏｗに下げ、各ブロックユニットとプレートを切り離
す。このとき、左上ブロックユニットとプレートＰＬＡ
とを接続制御するプレート選択信号（ＰＳＡ０）のみＨ
ｉｇｈのままにしておく。それと同時或いは前後して、
ワード線ＷＬＡ０を下げる。
【０３０９】次いで、ＰＬＡのみＬｏｗからＨｉｇｈに
することにより、４個のブロックユニットの内、左上ブ
ロックユニット内のセルデータがサブビット線／ＳＢＬ
に読み出され、これを増幅トランジスタで増幅してビッ
ト線ＢＬに伝え、これをセンスアンプで増幅する。その
後、ＢＳ０をＨｉｇｈにしてデータの再書き込みを行
う。スタンドバイに戻るには、ＢＳ０を下げ、ＰＳＡ
１，ＰＳＢ０，ＰＳＢ１を上げ、ＷＬＡ０を上げれば良
い。
【０３１０】（第２６の実施形態）図８４は、本発明の
第２６の実施形態に係わる半導体記憶装置を示す回路構
成図であり、特に強誘電体メモリのブロック構成を示し
ている。図８２とほぼ同様の回路構成，動作，効果を持
つが、異なる点は、負荷容量の安定用常誘電体キャパシ
タを備えた点である。
【０３１１】図８５は、図８４の具体的な動作例を示す
信号波形図である。サブビット線の電位が異なる以外の
動作は、図８３と同じである。
【０３１２】（第２７の実施形態）図８６は、本発明の
第２７の実施形態に係わる半導体記憶装置を示す回路構
成図であり、特に強誘電体メモリのブロック構成を示し
ている。図８２とほぼ同様の回路構成，動作，効果をも
つが、異なる点は、負荷容量の安定用強誘電体キャパシ
タを備えた点である。
【０３１３】（第２８の実施形態）図８７は、本発明の
第２８の実施形態に係わる半導体記憶装置を示す回路構
成図であり、特に強誘電体メモリのブロック構成を示し
ている。本実施形態は、先に説明した先願発明（特願平
９−１５３１３７号，特願平９−３４６４０４号）と同
様に、１個のメモリセルは、セルトランジスタと強誘電
体キャパシタの並列接続で構成され、セルトランジスタ
のゲートは、ワード線ＷＬＡ０〜ＷＬＡ３，ＷＬＢ０〜
ＷＬＢ３に接続される。
【０３１４】１つのセルブロックは、４個（多数個も可
能）の直列接続されたメモリセルで構成されており、一
端はプレート（／ＰＬＡ，ＰＬＡ）に接続されている。
ここまでは先願と同じである。本実施形態においては、
セルブロックの他端は、セルブロック選択トランジスタ
を介してサブビット線／ＳＢＬに接続されている。複数
個のセルブロックが、サブビット線／ＳＢＬに接続され
ている。同様に、サブビット線ＳＢＬ側にも複数個のセ
ルブロックが接続されている。
【０３１５】この図では、具体的に言うと４個のセルブ
ロック、即ちＷＬＡ０〜ＷＬＡ３をゲート、／ＰＬＡを
プレート、ＢＳＡ０をセルブロック選択信号とし、／Ｓ
ＢＬに接続される左上セルブロックと、ＷＬＡ０〜ＷＬ
Ａ３をゲート、ＰＬＡをプレート、ＢＳＡ１をセルブロ
ック選択信号とし、ＳＢＬに接続される左下セルブロッ
クと、ＷＬＢ０〜ＷＬＢ３をゲート、／ＰＬＢをプレー
ト、ＢＳＢ０をセルブロック選択信号とし、／ＳＢＬに
接続される右上セルブロックと、ＷＬＢ０〜ＷＬＢ３を
ゲート、ＰＬＢをプレート、ＢＳＢ１をセルブロック選
択信号とし、ＳＢＬに接続される左上セルブロックとが
ある。
【０３１６】トランジスタＱ３１は、サブビット線（／
ＳＢＬ）をゲート入力として、ソースをＶＳＥ電位に接
続して、ドレインをビット線ＢＬに接続しており、この
トランジスタＱ３１を用いて／ＳＢＬの電位を増幅して
ビット線ＢＬに伝える。トランジスタＱ３３は逆に、再
書き込み時或いは書き込み時、ブロック書き込み選択信
号ＢＳＸ０をＨｉｇｈにして、ビット線／ＢＬからの書
き込み電位を、トランジスタＱ３３を介してサブビット
線／ＳＢＬに伝え、セルにデータを再書き込みするのに
用いている。
【０３１７】トランジスタＱ３２は、サブビット線（Ｓ
ＢＬ）をゲート入力として、ソースをＶＳＥ電位に接続
して、ドレインをビット線／ＢＬに接続しており、この
トランジスタＱ３２を用いてＳＢＬの電位を増幅してビ
ット線／ＢＬに伝える。トランジスタＱ３４は逆に、再
書き込み時或いは書き込み時、ブロック書き込み選択信
号ＢＳＸ１をＨｉｇｈにして、ビット線ＢＬからの書き
込み電位を、トランジスタＱ３４を介してサブビット線
ＳＢＬに伝え、セルにデータを再書き込みするのに用い
ている。
【０３１８】トランジスタＱ３５，Ｑ３６は、サブビッ
ト線プリチャージ信号ＳＢＥをゲート入力として、サブ
ビット線／ＳＢＬ，ＳＢＬをある電位（ＶＳＢ）にプリ
チャージするのに用いる。上記サブビット線と複数個の
セルブロックと、増幅トランジスタ，ブロック書き込み
選択トランジスタ，サブビット線プリチャージトランジ
スタを含むユニットを、ここではゲインセルブロックと
する。
【０３１９】ビット線対（／ＢＬ，ＢＬ）には、複数個
の前記ゲインセルブロックが接続されている。この図の
例では、３個までのゲインセルブロックが表示されてい
るが、何個でも良い。そして、ビット線対（／ＢＬ，Ｂ
Ｌ）は右端でセンスアンプ回路に接続されている。図８
７では省略してあるが、この図８７の構成をワード線方
向に複数個配置して、１つのセルアレイを構成する。
【０３２０】本実施形態の特徴を簡単に言うと、図１は
セルブロック内で自己増幅機能を有していたが、図８７
では、同じサブビット線に接続される複数のセルブロッ
クで自己増幅機能を有して、これをさらに上の階層のビ
ット線対に接続して、これをセンスアンプ回路に接続す
る構成を取る。従来ＦＲＡＭが有効な領域よりは微細化
が進み、図１が有効な領域ほどは微細化が進んでいな
く、メモリセルの強誘電体キャパシタの分極量と比較し
て、セルブロック内の寄生容量が小さい場合有効であ
り、複数セルブロックが接続されるサブビット線を負荷
容量として、セルデータを読み出し、これを増幅トラン
ジスタで増幅して、ビット線に信号を読み出し、センス
アンプで増幅する形態を取る。
【０３２１】図８８は、図８７の具体的な動作例を示す
信号波形図である。この動作図を参考に図８７の動作，
効果を説明する。図８８は、セルトランジスタＱ３７と
強誘電体キャパシタＣＦ３で構成されるメモリセルのデ
ータを読み出し、再書き込みする場合の動作例を示す。
【０３２２】まずスタンドバイ時は、全てのワード線Ｗ
ＬＡ０〜３，ＷＬＢ０〜３は昇圧電位Ｖpp、全てのプレ
ート線／ＰＬＡ，ＰＬＡ，／ＰＬＢ，ＰＬＢは０Ｖ、セ
ルブロック選択信号ＢＳＡ０，ＢＳＡ１，ＢＳＢ０，Ｂ
ＳＢ１は０Ｖ、セルトランジスタは全てＯＮしており、
全てのセルの強誘電体キャパシタの両端は電気的にショ
ートされて、さらにセルブロック内のこれらセルキャパ
シタの両端の電位は、プレート線が０Ｖのため全て０Ｖ
になっている。また、ブロック書き込み選択信号は全て
０Ｖにしておくことにより、トランジスタＱ３８，Ｑ３
９はＯＦＦしており、セルブロックとサブビット線は分
離している。
【０３２３】また、サブブロック選択プリチャージ信号
ＳＢＥはＨｉｇｈにしてあり、サブビット線／ＳＢＬ，
ＳＢＬはＶＳＢに接続され、ここではＶＳＢ＝０Ｖに設
定してあるので、サブビット線／ＳＢＬ，ＳＢＬは０Ｖ
になっている。サブビット線／ＳＢＬ，ＳＢＬが０Ｖ、
ＶＳＥが０Ｖのため、増幅トランジスタＱ３１，Ｑ３２
もＯＦＦしているし、ブロック書き込み選択信号ＢＳＸ
０，ＢＳＸ１も０Ｖになっているため、ブロック書き込
み選択トランジスタＱ３３，Ｑ３４もＯＦＦしている。
よって、ビット線／ＢＬ，ＢＬとサブビット線／ＳＢ
Ｌ，ＳＢＬは完全に分離されている。
【０３２４】ビット線／ＢＬ，ＢＬは従来ＦＲＡＭにお
いては０Ｖにプリチャージする必要があったが、本発明
においては、従来ＤＲＡＭと同様に (1/2)VBLHにプリチ
ャージすることができる。
【０３２５】動作時は、選択したセルブロックの、例え
ば左上のセルブロックのメモリセル（Ｑ３７，ＣＦ３）
選択時の動作を説明する。まず、選択メモリセルにつな
がるワード線ＷＬＡ２を０Ｖに下げ、セルトランジスタ
Ｑ３７をＯＦＦする。同時に或いは前後して、サブビッ
ト線を固定するサブブロック選択プリチャージ信号ＳＢ
Ｅを下げ、サブブロック選択プリチャージトランジスタ
Ｑ３５，Ｑ３６をＯＦＦする。さらに、ビット線／Ｂ
Ｌ，ＢＬを (1/2)VBLHのままフローティングにする。
【０３２６】ここで、その他のセルブロックのセルブロ
ック選択トランジスタＱ３９，Ｑ４０，Ｑ４１はＯＦＦ
したままである。これにより、セルトランジスタＱ３７
はＯＦＦ、Ｑ３８はＯＮ、サブビット線／ＳＢＬはフロ
ーティングであるため、選択したセルの強誘電体キャパ
シタＣＦ３の右側の端子からセルブロック内、さらにサ
ブビット線／ＳＢＬまでは全てつながり、かつ０Ｖでフ
ローティングになる。次に、選択した左上のセルブロッ
クに接続されるプレート／ＰＬＡのみを０Ｖから VBLH
に上げる。ＰＬＡから選択した強誘電体キャパシタの左
側端子まで VBLH 電位が印加される。このとき、ＣＦ３
の右側の端子からセルブロック選択トランジスタまでと
／ＳＢＬの容量が負荷容量ＣＬとなり、強誘電体キャパ
シタに“１”データが書き込んであれば、分極反転し
て、セルデータがサブビット線／ＳＢＬに読み出され、
／ＳＢＬの電位が０Ｖから２Ｖｓ＋Ｖｏに上がる。強誘
電体キャパシタに“０”データが書き込んであれば、分
極反転せず、ＣＦ３の常誘電体成分容量とＣＬの容量比
分だけ、サブビット線／ＳＢＬの電位上がり、／ＳＢＬ
の電位はＶｏとなる。
【０３２７】このとき、対をなすサブビット線ＳＢＬの
電位は、Ｑ３９，Ｑ４１がＯＦＦののため、０Ｖのまま
である。ここで、ＶＳＥ電位を０Ｖに設定しておくと、
増幅トランジスタＱ３１のゲート電位は“１”データ時
に２Ｖｓ＋Ｖｏ、“０”データ時にＶｏ、ソース電位
（＝ＶＳＥ）は０Ｖ、ドレイン電位（＝／ＢＬ）は (1/
2)VBLHとなり、トランジスタＱ３１のしきい値電圧Ｖｔ
をＶｏ＜Ｖｔ＜２Ｖｓ＋Ｖｏに設計しておくと、図８８
に示すように、“１”データ時にトランジスタＱ３１は
ＯＮしているため、 (1/2)VBLHにプリチャージされてい
るＢＬは増幅トランジスタＱ３１を介して、ＶＳＥに電
流が流れることにより、 (1/2)VBLHから電位が下がり始
める。ここで、センスアンプ動作前の下がった電位を
(1/2)VBLH−２Ｖstと定義する。
【０３２８】逆に、“０”データ時、トランジスタＱ３
１はＯＦＦしているため、 (1/2)VBLHにプリチャージさ
れているＢＬは増幅トランジスタＱ３１を介して、ＶＳ
Ｅに電流が流れず、 (1/2)VBLHのままである。このと
き、定電流駆動トランジスタを用いたダミーセル等を用
いて、／ＢＬ電位を“１”データ時ＢＬ側が下がる電位
の半分の電位下げるように設定すると（即ちセンス動作
前、(1/2)VBLH-Ｖst）、センスアンプ動作前、“１”デ
ータ時、ＢＬは (1/2)VBLH−２Ｖst、／ＢＬは (1/2)VB
LH−ＶstとなりＶstの電位差が図８７の右端のセンスア
ンプに入力され、フリップフロップ型のセンスアンプで
増幅され、ＢＬは０Ｖ、／ＢＬは VBLH となる。
【０３２９】また、“０”データ時、ＢＬは (1/2)VBL
H、／ＢＬは (1/2)VBLH−ＶstとなりＶstの電位差が図
８７の右端のセンスアンプに入力され、フリップフロッ
プ型のセンスアンプで増幅され、ＢＬは VBLH 、／ＢＬ
は０Ｖとなる。
【０３３０】なお、上記増幅トランジスタのしきい値電
圧は、Ｖｔ＜Ｖｏの領域であった場合、／ＢＬとＢＬの
両方が増幅トランジスタがＯＮして、／ＢＬ，ＢＬ電位
が下がるわけであるが、この場合でも駆動電流に大きな
違いがあり、ダミーセルの駆動電流を適切に設計すれば
問題無い。また、ＶＳＥの電位は０Ｖでも良いし、しき
い値の補正のため、ある一定の電位でも良い（即ち、Ｖ
ＳＥを０Ｖから上げた分だけ見かけ上増幅トランジスタ
のしきい値電圧を上げることができる）。
【０３３１】データの再書き込み時、サブビット線／Ｓ
ＢＬに接続されるブロック書き込み制御信号ＢＳＸ０の
みＶppに上げる。すると、０Ｖ或いは、 VBLH に増幅さ
れたビット線／ＢＬの電位が／ＳＢＬに書き込まれ、
“１”データ時に／ＳＢＬは VBLH となり、“０”デー
タ時に／ＳＢＬは０Ｖになる。このとき、プレート電位
（＝選択強誘電体キャパシタの左側の端子）は VBLH の
ため、“０”データ時、強誘電体キャパシタには−VBLH
の電圧（強誘電体キャパシタの右側の端子を正と定義）
が印加され、“０”データが再書き込みされる。“１”
データ時は、その後、プレート／ＰＬＡが０Ｖに下げら
れ、選択強誘電体キャパシタの左側の端子も０Ｖになっ
た時、強誘電体キャパシタには VBLH の電圧（強誘電体
キャパシタの右側の端子を正と定義）が印加され、
“１”データが再書き込みされる。
【０３３２】これら一連の動作において、ＳＢＬ電位は
ずっと０Ｖのままなので、下の左右セルブロックのデー
タは保持されたまま安定であるし、Ｑ４０もＯＦＦして
いるため、右上のセルブロックのデータも安定である。
例えば、外部から異なるデータを書き込む場合（ライト
・モード）や、データの読み出し後に外部データを書き
込む場合（リード・モディファイ・ライト）、ＢＳ０が
Ｈｉｇｈになったあと書き込めば良い。
【０３３３】再書き込み終了後は、まずブロック書き込
み選択信号ＢＳＸ０をＨｉｇｈから０Ｖに下げる。これ
により、／ＢＬ側から／ＳＢＬへの干渉は無くなる。そ
の後、ＷＬＡ２を上げ、さらにセルブロック選択信号Ｂ
ＳＡ０を下げると、選択されていたセルの強誘電体キャ
パシタは電気的にショートされ、全てのセルブロック内
のノードは０Ｖになる。これら動作と同時に或いは前後
して、ビット線対／ＢＬ、ＢＬを電気的にショートして
やれは、ビット線対は (1/2)VBLHになり、ＳＢＥをＨｉ
ｇｈに戻せば、サブビット線対も０Ｖにさがり、スタン
ドバイ状態に戻る。
【０３３４】本実施形態においては、ビット線のプリチ
ャージ電位を (1/2)VBLHにしているが、これができるの
は、セル情報分極反転読み出すための負荷容量はサブビ
ット線／ＳＢＬ，ＳＢＬで行い、ビット線／ＢＬ，ＢＬ
はセル情報分極反転読み出すための負荷容量では無いた
めである。このため、ビット対を電気的にショートする
だけでプリチャージ電位である (1/2)VBLHが得られ、ビ
ット線の充放電による消費電力を従来ＤＲＡＭ同様従来
ＦＲＡＭの半分に低減できるし、ビット線の充放電によ
るノイズを低減できる。
【０３３５】以上、図８７の回路図と図８８の動作例で
示したように、先願と同じように、強誘電体キャパシタ
とセルトランジスタを並列接続して、１セルとしてこれ
を複数直列接続して、これにブロック選択トランジスタ
を接続してセルブロックを構成することにより、４Ｆ2
サイズの高密度のセルを実現しつつ、平面トランジスタ
で製造の容易化を実現し、さらに高速なランダムアクセ
ス機能を有することが可能となる。
【０３３６】また、従来のＦＲＡＭにおいては、高密度
化して設計ルールが縮小し、セルの強誘電体キャパシタ
面積が設計ルールのほぼ２乗で縮小し、メモリセルの強
誘電体キャパシタの分極量が減少するにも拘わらず、ビ
ット線容量がそれほど減少しないため、読み出し信号量
が減少して動作が困難になる問題点が合った。これに対
し本実施形態では、サブビット線を増幅トランジスタの
ゲートに入力して、ドレイン端子をビット線に接続する
ことにより、メモリセルの分極反転読み出しにより、セ
ルブロックからサブビット線に読み出されたデータを増
幅して、ビット線に伝えることができる。
【０３３７】このとき、強誘電体キャパシタが分極反転
するときの負荷容量ＣＬは、ＣＦ３の右側の端子からセ
ルブロック選択トランジスタまでとサブビット線／ＳＢ
Ｌの総計容量となり、サブビット線に接続されるセルブ
ロック数を、先願のビット線に接続されるセルブロック
数より少なくしてやれば、ビット線容量に比べて大幅に
小さい値を取ることができ、強誘電体キャパシタサイズ
が小さくなっても、／ＳＢＬに読み出される信号量、即
ち“１”データ時２Ｖｓ＋Ｖｏ、“０”データ時Ｖｏの
差の１／２であるＶｓの値は、大きな値を取ることが可
能になる。これを増幅トランジスタＱ３１で増幅するた
め、いくらビット線／ＢＬ，ＢＬの容量が大きくても安
定動作が可能となる。
【０３３８】例えば、サブビット線に接続されるセルブ
ロック数を先願のビット線に接続されるセルブロック数
の１／１６にしてやれは、サブビット線の容量はほぼ１
／１６となり、強誘電体キャパシタの面積を１／１６に
縮小しても動作すると言うわけである。（正確には、セ
ルブロック内の容量も含まれるため、１／１６より大き
い値となる、但し、この場合でも、ブロック数を１／３
２化等してやれば問題無い）。
【０３３９】これは逆に言うと、本実施形態によれば、
ビット線容量を増加しても、増幅トランジスタがビット
線に読み出す信号を増幅するのに時間がかかるだけで、
いくらでもビット線容量を増加できる。即ち、１本のビ
ット線に接続されるゲインセルブロック数をいくらでも
増加できるため、従来ＦＲＡＭのような、チップ面積に
占めるセンスアンプ面積が１５％〜２０％もある問題を
解決して、ビット線に接続されるゲインセルブロック数
を増加させ、センスアンプ数を減らし、センスアンプ面
積のオーバヘッドをほとんど無くすることによりチップ
サイズを小さくする効果がある。
【０３４０】本実施形態におけるセルブロック内部の負
荷容量ＣＬは、サブビット線に接続されるセルブロック
数、セルブロックに直列接続されるセル数数の増減によ
り変更が容易である。このことは、強誘電体キャパシタ
サイズが大きい時は、サブビット線に接続されるセルブ
ロック数、セルブロックに直列接続されるセル数数を増
加してＣＬを大きくして設計し、強誘電体キャパシタサ
イズが小さい時は、サブビット線に接続されるセルブロ
ック数、セルブロックに直列接続されるセル数を減らし
てＣＬを小さくして設計し、サブビット線に読み出され
る信号量を確保すれば良いことを示す。この２つのサブ
ビット線に接続されるセルブロック数、セルブロックに
直列接続されるセル数数のパラメータは独立して選択で
きる。
【０３４１】この方式は、セルブロックに直列接続され
るセルの容量＋サブビット線の容量で負荷容量ＣＬが決
まるわけであり、図１のセルブロックに直列接続される
セルの容量に比べて、大きな値を取り得る。よって、図
５に示したように、設計ルールが比較的緩いが、従来Ｆ
ＲＡＭでは強誘電体キャパシタの分極量が不足するケー
スで有効である。例えば世代が進むに従って、ビット線
に接続されるゲインセルブロック数を２，４，８，１
６，３２，６４と増やして行き、逆にサブビット線に接
続されるセルブロック数を６４，３２，１６，８，４，
２と減らして行けば良い。
【０３４２】このとき、選択したワード線の位置によ
り、セル内の容量が変化して負荷容量ＣＬも変化する問
題があるため、サブビット線に接続されるセルブロック
数が減った場合、セルブロック内のセル数も問題無い程
度にへらした方が望ましい。即ち、サブビット線部容量
／セルブロック内容量の比率を一定値以上に保つのが望
ましい。例えば３以上の方が良い。また、図８７と図１
を組み合わせて、即ち図１の増幅トランジスタを無く
し、ブロック書き込み選択トランジスタをブロック選択
トランジスタとしたものをセルブロックとして、図８７
のような構成を取ると、負荷容量はブロックユニット内
部容量＋反対側のブロックユニット内部容量＋サブビッ
ト線容量となり、より負荷容量が安定する。
【０３４３】負荷容量ＣＬが小さい場合、サブビット線
に読み出される電位は確かに大きく確保できるが、総電
荷量が小さいため、セルデータ読み出し時のサブビット
線の拡散層に当るソフトエラーが問題となる。この問題
に対して、上記直列セル数、サブビット線に接続される
セルブロック数の調整が有効であることは図１、図２、
図４の説明から言うまでもない。即ち、設計ルールが緩
く、ソフトエラーが厳しい状況では、これら数を増加さ
せ負荷容量を追加してやれば、Ｑｓ＝Ｖｓ×ＣＬであ
り、多少Ｖｓが減ってもＱｓが多くなり、より多くの反
転電荷がサブビット線に読み出され、この問題はクリア
できる。
【０３４４】設計ルールが小さくなるに従って、ソフト
エラーレートが下がるに従って、ソフトエラーが問題無
い程度に、これら数を徐々に減らして、サブビット線に
読み出される信号量を確保すれば、良いことが分かる。
従来の自己増幅機能のあるメモリセルではこの調整をし
ようとすると、図２３７（ｄ）のセルに限定される上、
常誘電体キャパシタ面積が非常に大ききなり、コスト的
に困難である。
【０３４５】従来の自己増幅機能のあるメモリセルと比
較すると、常誘電体キャパシタの大きな図２３７（ｄ）
のセルと同じ安定動作，正常動作を可能にしつつ、本実
施形態によれば、１個のセルブロック内のセル数を増加
するほど、１本のサブビット線に接続されるセルブロッ
ク数が増加するほど、複数のメモリセルで、前記増幅ト
ランジスタと書き込みトランジスタを共用でき、セルサ
イズのオーバヘッドを極めて小さなものにできる。
【０３４６】図８７、図８８の動作のもう１つの特徴
は、セル信号により／ＳＢＬの電位が上がると、増幅ト
ランジスタにより、ビット線対の反対側のＢＬの電位を
下げる方式である。ビット線に読み出された信号をセン
スアンプで増幅すると、／ＢＬ側を上げる結果となり、
ブロック書き込み選択トランジスタを介して／ＳＢＬ電
位を正に上げるように再書き込みでき、つじつまが合
う、この方式の場合、必ず増幅トランジスタのソース側
がＶＳＥとなり、サブビット線（／ＳＢＬ，ＳＢＬ）の
電位がそのまま、ゲート−ソース間電位となり、ビット
線の電位に拘わらず“１”データの場合増幅トランジス
タが常にＯＮ、“０”データの場合常にＯＦＦと制御し
易いことが特徴である。
【０３４７】言葉を変えると、ビット線電位が増幅され
下がってもゲート−ソース間電位は一定であり、ドレイ
ン−ソース電位が (1/2)VBLHと大きく５極管動作であ
り、定電流駆動であるため、ダミーセルが製造し易いこ
とを意味する。もちろん図８７の回路は１セルに1個の
情報を記憶する１トランジスタ＋１キャパシタ方式であ
るが、２セルに１個の情報を記憶する２トランジスタ＋
２キャパシタ方式が動作を変えるだけで実現できる。
【０３４８】これは図８８において、／ＰＬＡばかりで
なくＰＬＡも駆動して、ＢＳ０ばかりでなくＢＳ１もＬ
ｏｗ→Ｈｉｇｈ→Ｌｏｗと駆動すれば容易に実現でき
る。例えば、１トランジスタ＋１キャパシタ方式でテス
トを行い、欠陥セルをスクリーニングして、リダンダン
シーで置換え、実際の製品としては、信頼性の高い２ト
ランジスタ＋２キャパシタ方式で動作させる方法とかが
これに当てはまる。
【０３４９】また本実施形態によれは、図８８に示すよ
うに、従来ＦＲＡＭに比べて、ブロック書き込み制御信
号をセル読み出し後にクロッキングするオーバヘッド以
外は動作が遅くなる要因が無く、高速動作が期待でき
る。本方式おいて、ＷＬＡ０を下げるタイミングとビッ
ト線及びサブビット線のイコライズを解除するタイミン
グが同時に行えるメリットを考慮すると、上のオーバヘ
ッドは相殺できる。
【０３５０】また従来ＦＲＡＭは、各セル毎にプレート
を分離する必要がある上、プレートの強誘電体キャパシ
タの負荷が大きい点、プレート抵抗が大きい点、プレー
トドライバサイズを大きくできない（大きくすると、ワ
ード線１本毎にプレートドライバがあるためチップサイ
ズ増）ためドライバの駆動能力低い等、プレート動作が
遅い問題点が合った。これに対し本実施形態は先願を同
じく、プレートドライバが複数のワード線で共有でき、
駆動能力大、プレート線が本数が少ないため、メタル配
線にしたり配線幅が大きくできたりと抵抗成分が小さい
上、負荷容量は殆ど強誘電体キャパシタ容量で決まるた
め変わらず、結果として高速プレート駆動が可能とな
る。
【０３５１】以上、図８７と図８８の効果をまとめる
と、 １）先願と同様に、４Ｆ2 サイズの高密度のセルを実現
しつつ、平面トランジスタで製造の容易化を実現し、さ
らに高速なランダムアクセス機能を有することが可能。
【０３５２】２）設計ルールが縮小して、強誘電体キャ
パシタ面積が縮小しても、それに合わせて分極反転時の
負荷容量であるサブビット線容量が低減でき、十分な読
み出し信号電圧が得られ、増幅トランジスタを用いてビ
ット線を増幅するため、安定動作が可能。
【０３５３】３） (1/2)Ｖdd（＝VBLH）ビット線プリチ
ャージが適用でき、低消費電力，低ノイズ。 ４）従来ＦＲＡＭと同様動作原理が単純で、しかも高速
プレート動作により高速動作が可能。
【０３５４】５）ビット線容量が大きくても読み出し可
能であるため、ビット線に接続できるセルブロック数を
多くでき、結果としてセンスアンプ面積を低減できる。 ６）ルール縮小により、強誘電体キャパシタの分極量の
減少に合わせて、セルブロック内の直列セル数や、サブ
ビット線に接続されるセルブロック数を減らせば、最適
化が可能。
【０３５５】７）設計ルールが緩く、ソフトエラーが厳
しい状況では、セルブロックの直列セル数や、サブビッ
ト線に接続されるセルブロック数を増加させ、負荷容量
を追加して読み出し電荷を増やせば、ソフトエラーを抑
えられ、設計ルールが小さくなるに従って、ソフトエラ
ーレートが下がるに従って、ソフトエラーが問題無い程
度に、強誘電体キャパシタサイズと、直列セル数や、サ
ブビット線に接続されるセルブロック数を徐々に減らし
て、サブビット線に読み出される信号量を確保すれば良
い。
【０３５６】８）複数のセルブロックで、増幅トランジ
スタと、書き込みトランジスタ、サブビット線選択プリ
チャージトランジスタを共用することにより、セルサイ
ズのオーバヘッドを極めて小さなものにできる。
【０３５７】９）分極反転の為の負荷容量として、サブ
ビット線の容量を利用でき、ほぼ安定に動作が可能。 10）セルブロックのセル数、サブビット線に接続される
セルブロック数を変えることにより、自由に負荷容量の
調整が可能。
【０３５８】11）サブビット線の信号でビット線対の反
対側のビット線を増幅トランジスタで駆動することによ
り安定な増幅動作が可能となる。 12）サブビット線の寄生容量が負荷容量となりうるた
め、セルブロック内の寄生容量だけでは、負荷容量が不
足な、微細化が進んでいるがそれほどでは無い領域か
ら、従来のＦＲＡＭ構成では、僅かにメモリセルの強誘
電体キャパシタの分極量が不足する領域までの広いレン
ジをカバー可能である。
【０３５９】図８９〜図９１は、図８７の具体的な別の
動作例を示す信号波形図である。いずれも、図８７のゲ
インセルブロック構成で、図９のセンスアンプ回路を用
いた場合の動作波形例を示している。図８９は図１２
（ｂ）のキャパシタカップリング型ダミーセルを用いた
場合を示し、図９０は図１６（ａ）の定電流型ダミーセ
ルを用いた場合を示し、図９１は図１６（ｂ）の定電流
型ダミーセルを用いた場合を示す。もちろん図８７の構
成でも、固定のサブビット線容量に選択したワード線の
位置により変化するセルブロック内容量を持つため、負
荷容量は多少変化する。よってもちろん、図１２
（ｃ）、図１６（ｃ）タイプのダミーセルが可能だし、
図８７をベースに改良したメモリセルを用いるダミーセ
ルも可能である。 （第２９の実施形態）図９２は、本発明の第２９の実施
形態に係わる半導体記憶装置を示す回路構成図であり、
特に強誘電体メモリのブロック構成を示している。図９
３は、図９２の具体的な動作例を示す信号波形図であ
る。
【０３６０】図９２は、図８７とほぼ同一の構成であ
り、殆どの効果が図８７と同じである。異なる点は、サ
ブビット線／ＳＢＬをゲート入力とする増幅トランジス
タのソースがビット線／ＢＬ側に接続され、ドレインが
ＶＳＥ電位に接続される。サブビット線ＳＢＬをゲート
入力とする増幅トランジスタのソースがビット線ＢＬ側
に接続され、ドレインがVSE電位に接続される点であ
る。即ち、読み出すビット線と、書き込みを行うビット
線が同じビット線／ＢＬ或はＢＬである点である。図９
３の動作では、ＶＳＥがビット線プリチャージ電圧より
高く設定されており、増幅トランジスタにより、増幅ト
ランジスタがＯＮ時、ビット線が上に増幅して上がるこ
とが分かる。ビット線対はＶssプリチャージが望ましい
が、Ｖｔ設定により図９３のような (1/2)VBLHプリチャ
ージ方式が適用できる。
【０３６１】（第３０の実施形態）図９４は、本発明の
第３０の実施形態に係わる半導体記憶装置を示す回路構
成図であり、特に強誘電体メモリのブロック構成を示し
ている。図９５は、図９４の具体的な動作例を示す信号
波形図である。
【０３６２】図９４は図８７とほぼ同一の構成であり、
殆どの効果が図８７と同じである。異なる点は、図８７
の左上下のセルブロックをワード線方向を軸に折り返
し、右上下のセルブロックをワード線方向を軸に折り返
している点である。これにより、左上下のセルブロック
と右上下のセルブロックの２種類のプレート線を共有で
きるメリットがあることが分かる。なお、図８７の例で
も４個以上のセルブロックを同じサブビット線に接続す
る場合も同様にプレートは共有できる。動作している点
を除けば動作は図８８と同じである。
【０３６３】（第３１の実施形態）図９６は、本発明の
第３１の実施形態に係わる半導体記憶装置を示す回路構
成図であり、特に強誘電体メモリのブロック構成を示し
ている。図９７は、図９６の具体的な動作例を示す信号
波形図である。
【０３６４】図９６と図９７は、図９２と図９３の回路
及び動作で、図９４及び９５と同様にセルブロックを折
り返した場合を示す。
【０３６５】（第３２の実施形態）図９８は、本発明の
第３２の実施形態に係わる半導体記憶装置を示す回路構
成図である。図９８は図８７とほぼ同様の構成であり、
殆どの効果が図８７と同じである。異なる点は、図８７
では上のセルブロックと下のセルブロックで、ブロック
選択信号を２種類に分けていたが、図９８においては１
種類のブロック選択信号（ＢＳＡ，ＢＳＢ）で制御して
いる。
【０３６６】図９９は、図９８の具体的な動作例を示す
信号波形図である。図９９の動作のように、例えばＷＬ
Ａ２を上げ、ＢＳＡを上げ、／ＰＬＡを上げて、左上の
セルブロックのセルをサブビット線に読み出す場合、ブ
ロック選択信号を共有したため、サブビット線と左下の
セルブロックの内部ノードは接続される。しかし、スタ
ンドバイ時、サブビット線ＳＢＬを０Ｖにプリチャー
ジ、プレート線ＰＬＡを０Ｖ設定しておけば、サブビッ
ト線と左下のセルブロックの内部ノードが接続されて
も、アクティブ時にＰＬＡは０Ｖのままで、セルブロッ
クの内部ノードは０Ｖのままで、サブビット線ＳＢＬを
０Ｖのままのため問題が起こらない。
【０３６７】（第３３の実施形態）図１００は、本発明
の第３３の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのブロック構成を示
している。図１０１は、図１００の具体的な動作例を示
す信号波形図である。
【０３６８】図１００の回路と図１０１の動作は、図９
８と図９９とほぼ同一の構成であり、殆どの効果が図９
８及び図９９と同じである。異なる点は、サブビット線
からデータの読み出しをするビット線とサブビット線に
書き込むビット線が同じ点である。
【０３６９】（第３４の実施形態）図１０２は、本発明
の第３４の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのブロック構成を示
している。図１０３は、図１０２の具体的な動作例を示
す信号波形図である。
【０３７０】図１０２の回路と図１０３の動作は、図９
８及び図９９とほぼ同一であり、殆どの効果は図９８及
び図９９と同じである。異なる点は、図９４及び図９５
と同様にセルブロックを折り返し、プレートを共有化し
た点である。
【０３７１】（第３５の実施形態）図１０４は、本発明
の第３５の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのブロック構成を示
している。図１０５は、図１０４の具体的な動作例を示
す信号波形図である。
【０３７２】図１０４の回路と図１０５の動作は、図１
０２及び図１０３とほぼ同一であり、殆どの効果が図１
０２及び図１０３と同じである。異なる点は、サブビッ
ト線からデータの読み出しをするビット線とサブビット
線に書き込むビット線が同じ点である。
【０３７３】（第３６の実施形態）図１０６は、本発明
の第３６の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのブロック構成を示
している。
【０３７４】図１０６は図８７とほぼ同一の構成であ
り、殆どの効果は図８７と同じである。異なる点は、フ
ォールデッドＢＬ構成でプレート駆動読み出し・書き込
みを行うため、図８７ではプレート線をサブビット線／
ＳＢＬ，ＳＢＬに対応して２種類のプレート線を用いて
いたのに対し、図１０６においてはプレート線を１種類
にして、即ち上のセルブロックと下のセルブロックで同
じプレート線を用いている点である。
【０３７５】図１０７は、図１０６の具体的な動作例を
示す信号波形図である。図１０６の方式では (1/2)Ｖdd
（=(1/2)VBLH）固定プレート動作が可能となる。アクテ
ィブ時、プレート線をＶＰＬ（=(1/2)VBLH）に固定にし
たまま、ワード線ＷＬＡ２を下げ、ブロック選択トラン
ジスタ信号ＢＳＡ０を上げると、サブビット線／ＳＢＬ
が０Ｖにプリチャージされているため、左上のセルブロ
ックの選択したセルの強誘電体キャパシタに自動的に
(1/2)VBLHの電圧が印加され、セルデータがサブビット
線／ＳＢＬに読み出される。その後の動作は図８７と同
じである。
【０３７６】図８７と異なる点は、データ再書き込み
時、サブビット線／ＳＢＬが０Ｖ或いはＶＢＬＨにフル
振幅されると、プレート線が (1/2)VBLHのため、自動的
に＋(1/2)VBLH 或いは−(1/2)VBLH の電位が強誘電体キ
ャパシタに印加されるため、データの再書き込みが可能
となる。結局プレート固定のままで、データの読み出
し，書き込みができる。この動作の時、左下のセルブロ
ックのＷＬＡ２に接続されるメモリセルトランジスタも
ＯＦＦして、このトランジスタからブロック選択トラン
ジスタまでがフローティングになるが、プレートを駆動
しないため、 (1/2)VBLH電位でフローティングになって
いるだけで問題無い。
【０３７７】このアクティブ時のフローティングはｐｎ
接合リーク等でこのノードの電位が下がってしまう問題
を抱えるが、通常のＤＲＡＭ，ＦＲＡＭ等のアクティブ
時間は最大１０μｓと規定されており、リークが問題と
なる２５６ｍｓ等の最大リフレッシュ時間に比べて桁が
小さいので問題無いことが判る。
【０３７８】（第３７の実施形態）図１０８は、本発明
の第３７の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのブロック構成を示
している。図１０９は、図１０８の具体的な動作例を示
す信号波形図である。
【０３７９】図１０８の回路と図１０９の動作は、図１
０６及び図１０７とほぼ同一であり、殆どの効果は図１
０６及び図１０７と同じである。異なる点は、サブビッ
ト線からデータの読み出しをするビット線とサブビット
線に書き込むビット線が同じ点である。
【０３８０】（第３８の実施形態）図１１０及び図１１
１は、本発明の第３８の実施形態に係わる半導体記憶装
置を示す回路構成図であり、特に強誘電体メモリのブロ
ック構成を示している。
【０３８１】図１１０の回路は、図１０６とほぼ同一の
構成であり、殆どの効果は図１０６と同じである。異な
る点は、セルブロックを折り返し、プレートを共有化し
た点である。
【０３８２】図１１１の回路は、図９８とほぼ同一の構
成であり、ほとんどの効果が図９８と同じである。異な
る点は、セルブロックを折り返し、プレートを共有化し
た点である。
【０３８３】（第３９の実施形態）図１１２は、本発明
の第３９の実施形態に係わる半導体記憶装置を説明する
ための平面図であり、特に強誘電体メモリのゲインセル
ブロック構成のレイアウトを示している。図１１２
（ａ）は図９４の配置位置のトポロジも対応したレイア
ウト図を示し、図１１２（ｂ）は図１０２の配置位置の
トポロジも対応したレイアウト図を示し、図１１２
（ｃ）は図１１０の配置位置のトポロジも対応したレイ
アウト図を示す。複数層重ねると判りにくいため、同じ
レイアウトの各層を図１１３から図１１６に分けて表示
してある。
【０３８４】図１１３（ａ）〜（ｃ）は図１１２のレイ
アウトの一部の層のレイアウトに対応し、図１１４
（ａ）〜（ｃ）は図１１２のレイアウトの一部の層のレ
イアウトに対応し、図１１５（ａ）〜（ｃ）は図１１２
のレイアウトの一部の層のレイアウトに対応し、図１１
６（ａ）〜（ｃ）は図１１２のレイアウトの一部の層の
レイアウトに対応している。
【０３８５】各レイヤ表示として、拡散層をＡＡ、ゲー
ト層をＧＣ、上部電極層をＴＥ、下部電極層をＢＥ、強
誘電体層をＦＥ、サブビット線層をＳＢＬ、ビット線層
をＢＬ、拡散層−下部電極層間コンタクトをＡＡ−ＢＥ
−Ｃ、拡散層−上部電極層間コンタクトをＡＡ−ＴＥ−
Ｃ、ゲート層−下部電極層間コンタクトをＧＣ−ＢＥ−
Ｃ、上部電極層−ビット線層間コンタクトをＴＥ−ＢＬ
−Ｃ、下部電極−サブビット線層間コンタクトをＢＥ−
ＳＢＬ−Ｃ、上部電極−サブビット線層間コンタクトを
ＴＥ−ＳＢＬ−Ｃ、サブビット線−ビット線間コンタク
トをＳＢＬ−ＢＬ−Ｃと定義している。
【０３８６】上部電極層及び下部電極層は、強誘電体キ
ャパシタの上下電極層を意味する。図２８の配線構成に
対して、サブビット線層を１層追加した構成になってお
り、僅か１層の配線層の追加で、図８７〜図１１１の構
成が実現できている。また、セルアレイ内でピッチが厳
しいにも拘わらず、無理なく自己増幅機能を実現するト
ランジスタが配置できている。
【０３８７】（第４０の実施形態）図１１７は、本発明
の第４０の実施形態に係わる半導体記憶装置を説明する
ための素子構造断面図であり、特に強誘電体メモリのゲ
インセルブロック構成を示している。図１１７は、図１
１２（ｂ）のレイアウト構成の断面図に対応していて、
図１１７の（ａ），（ｂ），（ｃ）は、ビット線方向で
／ＢＬ中央，／ＢＬとＢＬの中間，ＢＬ中央で割った時
の断面図に対応する。ＢＥを巧みに用いることによりコ
ンパクトで、設計余裕がありつつ自己増幅機能を実現し
ていことが判る。
【０３８８】（第４１の実施形態）図１１８は、本発明
の第４１の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。
【０３８９】従来の１トランジスタ＋１キャパシタ型の
強誘電体メモリと同様に、１個のメモリセルは、セルト
ランジスタと強誘電体キャパシタの直列接続で構成さ
れ、セルトランジスタのゲートは、ワード線ＷＬ０〜Ｗ
Ｌ７に接続される。強誘電体キャパシタの他端はプレー
ト電極（ＰＬ０〜ＰＬ７）に接続されている。
【０３９０】ここまでは従来ＦＲＡＭと同じである。本
実施形態においては、セルトランジスタの他端は、サブ
ビット線／ＳＢＬに接続されている。複数個のセルが、
サブビット線／ＳＢＬに接続されている。同様に、サブ
ビット線ＳＢＬ側にも複数個のセルが接続されている。
この図では具体的に言うと、／ＳＢＬに４個のメモリセ
ル、ＳＢＬに４個のメモリセルが接続されている。各メ
モリセルのプレート電極は各々分離されている（ＰＬ０
〜ＰＬ７）。
【０３９１】トランジスタＱ４２は、サブビット線（／
ＳＢＬ）をゲート入力として、ソースをＶＳＥ電位に接
続して、ドレインをビット線ＢＬに接続しており、この
トランジスタＱ４２を用いて／ＳＢＬの電位を増幅して
ビット線ＢＬに伝える。トランジスタＱ４５は逆に、再
書き込み時、あるいは書き込み時、ブロック書き込み選
択信号ＢＳ０をＨｉｇｈにして、ビット線／ＢＬからの
書き込み電位を、トランジスタＱ４５を介してサブビッ
ト線／ＳＢＬに伝え、セルにデータを再書き込みするの
に用いている。
【０３９２】トランジスタＱ４３は、サブビット線（Ｓ
ＢＬ）をゲート入力として、ソースをＶＳＥ電位に接続
して、ドレインをビット線／ＢＬに接続しており、この
トランジスタＱ４３を用いてＳＢＬの電位を増幅してビ
ット線／ＢＬに伝える。トランジスタＱ４６は逆に、再
書き込み時或いは書き込み時、ブロック書き込み選択信
号ＢＳ１をＨｉｇｈにして、ビット線ＢＬからの書き込
み電位を、トランジスタＱ４６を介してサブビット線Ｓ
ＢＬに伝え、セルにデータを再書き込みするのに用いて
いる。
【０３９３】トランジスタＱ４７，Ｑ４８は、サブビッ
ト線プリチャージ信号ＳＢＥをゲート入力として、サブ
ビット線／ＳＢＬ，ＳＢＬをある電位（ＶＳＢ）にプリ
チャージするのに用いる。上記、サブビット線と複数個
のセルブロックと、増幅トランジスタ，ブロック書き込
み選択トランジスタ，サブビット線プリチャージトラン
ジスタを含むユニットを、ここではゲインセルブロック
とする。ビット線対（／ＢＬ，ＢＬ）には、複数個の前
記ゲインセルブロックが接続されている。この数は設計
により何個でも良い。そして、ビット線対（／ＢＬ，Ｂ
Ｌ）の一端でセンスアンプ回路に接続されている。
【０３９４】本実施形態の特徴を簡単に言うと、図１１
８では、同じサブビット線に接続される複数のセルで自
己増幅機能を有して、これをさらに上の階層のビット線
対に接続して、これをセンスアンプ回路に接続する構成
を取っている、これにより、従来ＦＲＡＭでは、微細化
が進み、メモリセルの強誘電体キャパシタの分極量が減
少して、セル読み出し信号量が確保できない時代になっ
たとしても、従来ＦＲＡＭのビット線に接続されるセル
数より、本実施形態のサブビット線に接続されるセル数
を少なく設定すれば、軽いサブビット線を負荷容量とし
て、セルデータを読み出すため、十分なサブビットへの
読み出し信号量が確保できる。これを増幅トランジスタ
で増幅して、ビット線に信号を読み出し、センスアンプ
で増幅する形態を取る。
【０３９５】図１１９は、図１１８の具体的な動作例を
示す信号波形図である。この動作図を参考に図１１８の
動作及び効果を説明する。図１１９は、セルトランジス
タＱ４９と強誘電体キャパシタＣＦ４で構成されるメモ
リセルのデータを読み出し、再書き込みする場合の動作
例を示す。
【０３９６】まずスタンドバイ時は、全てのワード線Ｗ
Ｌ０〜７は０Ｖでセルトランジスタは全てＯＦＦしてお
り、全てのプレート線ＰＬ０〜ＰＬ７は０Ｖ、またブロ
ック書き込み選択信号ＢＳ０，ＢＳ１は全て０Ｖにして
ある。また、サブブロック選択プリチャージ信号ＳＢＥ
はＨｉｇｈにしてあり、サブビット線／ＳＢＬ，ＳＢＬ
はＶＳＢに接続され、ここではＶＳＢ＝０Ｖに設定して
あるので、サブビット線／ＳＢＬ，ＳＢＬは０Ｖになっ
ている。サブビット線／ＳＢＬ，ＳＢＬが０Ｖ、ＶＳＥ
が０Ｖのため、増幅トランジスタＱ４２，Ｑ４３もＯＦ
Ｆしているし、ブロック書き込み選択信号ＢＳ０，ＢＳ
１も０Ｖになっているため、ブロック書き込み選択トラ
ンジスタＱ４５，Ｑ４６もＯＦＦしている。
【０３９７】よって、ビット線／ＢＬ，ＢＬとサブビッ
ト線／ＳＢＬ，ＳＢＬは完全に分離されている。ビット
線／ＢＬ，ＢＬは従来ＦＲＡＭにおいては、０Ｖにプリ
チャージする必要があったが、本実施形態においては従
来ＤＲＡＭと同様に、 (1/2)VBLHにプリチャージするこ
とができる。
【０３９８】メモリセル（Ｑ４９，ＣＦ４）選択時の動
作を説明する。まず、サブビット線を固定するサブブロ
ック選択プリチャージ信号ＳＢＥを下げ、サブブロック
選択プリチャージトランジスタＱ４７，Ｑ４８をＯＦＦ
する。本実施形態では、サブビット線の両側にこのサブ
ブロック選択プリチャージトランジスタＱ４７，Ｑ４８
が配置されている。さらに、ビット線／ＢＬ，ＢＬを
(1/2)VBLHのままフローティングにする。
【０３９９】次に、ワード線ＷＬ０をＶppに上げ、セル
トランジスタＱ４９をＯＮする。次に、選択したセルに
対応するプレート線ＰＬ０を０Ｖから VBLH に上げる。
このとき、複数のセルが接続されるサブビット線／ＳＢ
Ｌの容量が負荷容量ＣＬとなり、強誘電体キャパシタに
“１”データが書き込んであれば、分極反転して、セル
データがサブビット線／ＳＢＬに読み出され／ＳＢＬの
電位が０Ｖから２Ｖｓ＋Ｖｏに上がる。強誘電体キャパ
シタに“０”データが書き込んであれば、分極反転せ
ず、ＣＦ４の常誘電体成分容量とＣＬの容量比分だけ、
サブビット線／ＳＢＬの電位上がり、／ＳＢＬの電位は
Ｖｏとなる。
【０４００】このとき、対をなすサブビット線ＳＢＬの
電位は、これに接続される全てのセルトランジスタがＯ
ＦＦであり、ブロック書き込み選択信号ＢＳ１も０Ｖに
なっているため０Ｖのままである。ここで、ＶＳＥ電位
を０Ｖに設定しておくと、増幅トランジスタＱ４２のゲ
ート電位は“１”データ時に２Ｖｓ＋Ｖｏ、“０”デー
タ時にＶｏ、ソース電位（＝ＶＳＥ）は０Ｖ、ドレイン
電位（＝／ＢＬ）は (1/2)VBLHとなる。
【０４０１】そして、トランジスタＱ４２のしきい値電
圧ＶｔをＶｏ＜Ｖｔ＜２Ｖｓ＋Ｖｏに設計しておくと、
図１１９に示すように、“１”データ時、トランジスタ
Ｑ４２はＯＮしているため、 (1/2)VBLHにプリチャージ
されているＢＬは増幅トランジスタＱ４２を介して、Ｖ
ＳＥに電流が流れることにより、 (1/2)VBLHから電位が
下がり始める。ここで、センスアンプ動作前の下がった
電位を (1/2)VBLH−２Ｖstと定義する。逆に、“０”デ
ータ時、トランジスタＱ４２はＯＦＦしているため、
(1/2)VBLHにプリチャージされているＢＬは増幅トラン
ジスタＱ４２を介して、ＶＳＥに電流が流れず、 (1/2)
VBLHのままである。
【０４０２】このとき、定電流駆動トランジスタを用い
たダミーセル等を用いて、／ＢＬ電位を“１”データ時
ＢＬ側が下がる電位の半分の電位下げるように設定する
と（即ちセンス動作前、(1/2)VBLH-Ｖst）、センスアン
プ動作前、“１”データ時、ＢＬは (1/2)VBLH−２Ｖs
t、／ＢＬは (1/2)VBLH−ＶstとなりＶstの電位差が図
１１８の右端のセンスアンプに入力され、フリップフロ
ップ型のセンスアンプで増幅され、ＢＬは０Ｖ、／ＢＬ
は VBLH となる。また、“０”データ時、ＢＬは(1/2)V
BLH、／ＢＬは (1/2)VBLH−ＶstとなりＶstの電位差が
図１１８の右端のセンスアンプに入力され、フリップフ
ロップ型のセンスアンプで増幅され、ＢＬは VBLH 、／
ＢＬは０Ｖとなる。
【０４０３】なお、上記増幅トランジスタのしきい値電
圧は、Ｖｔ＜Ｖｏの領域であった場合、／ＢＬとＢＬの
両方が増幅トランジスタがＯＮして、／ＢＬ，ＢＬ電位
が下がるわけであるが、この場合でも駆動電流に大きな
違いがあり、ダミーセルの駆動電流を適切に設計すれば
問題無い。また、ＶＳＥの電位は０Ｖでも良いし、しき
い値の補正のため、ある一定の電位でも良い（即ち、Ｖ
ＳＥを０Ｖから上げた分見かけ上増幅トランジスタのし
きい値電圧を上げることができる）。
【０４０４】データの再書き込み時、サブビット線／Ｓ
ＢＬに接続されるブロック書き込み制御信号ＢＳ０のみ
Ｖppに上げる。すると、０Ｖ或いは VBLH に増幅された
ビット線／ＢＬの電位が／ＳＢＬに書き込まれ、“１”
データ時に／ＳＢＬは VBLHとなり、“０”データ時に
／ＳＢＬは０Ｖになる。このとき、プレート線（ＰＬ
０）は VBLH のため、“０”データ時、強誘電体キャパ
シタには−VBLHの電圧（強誘電体キャパシタの右側の端
子を正と定義）が印加され、“０”データが再書き込み
される。“１”データ時は、その後、プレートＰＬ０が
０Ｖに下げられ、強誘電体キャパシタには VBLH の電圧
（強誘電体キャパシタの右側の端子を正と定義）が印加
され、“１”データが再書き込みされる。
【０４０５】これら一連の動作において、ＳＢＬ電位は
ずっと０Ｖのままなので、下の左右セルブロックのデー
タは保持されたまま、安定である。例えば、外部から異
なるデータを書き込む場合（ライト・モード）や、デー
タの読み出し後外部データを書き込む場合（リード・モ
ディファイ・ライト）、ＢＳ０がＨｉｇｈになったあと
書き込めば良い。再書き込み終了後は、まずブロック書
き込み選択信号ＢＳ０をＨｉｇｈから０Ｖに下げる。こ
れにより、／ＢＬ側から／ＳＢＬへの干渉は無くなる。
その後、ＷＬ０を下げるとセルデータは保持される。そ
の後、ビット線対／ＢＬ，ＢＬを電気的にショートして
やれは、ビット線対は (1/2)VBLHになり、ＳＢＥをＨｉ
ｇｈに戻せば、サブビット線対も０Ｖに下がり、スタン
ドバイ状態に戻る。
【０４０６】本実施形態においては、ビット線のプリチ
ャージ電位を (1/2)VBLHにしているが、これができるの
は、セル情報分極反転読み出すための負荷容量はサブビ
ット線／ＳＢＬ，ＳＢＬで行い、ビット線／ＢＬ，ＢＬ
はセル情報分極反転読み出すための負荷容量では無いた
めである。このため、ビット対を電気的にショートする
だけでプリチャージ電位である (1/2)VBLHが得られ、ビ
ット線の充放電による消費電力を従来ＤＲＡＭ同様に従
来ＦＲＡＭの半分に低減できるし、ビット線の充放電に
よるノイズを低減できる。
【０４０７】以上、図１１８の回路図と図１１９の動作
例で示したように、従来ＦＲＡＭと同じメモリセルを用
いるため、ＤＲＡＭと同様な高密度化がはかれる。さら
に、従来のＦＲＡＭにおいては、高密度化して設計ルー
ルが縮小し、セルの強誘電体キャパシタ面積が設計ルー
ルのほぼ２乗で縮小し、メモリセルの強誘電体キャパシ
タの分極量が減少するにも拘わらず、ビット線容量がそ
れほど減少しないため読み出し信号量が減少して、動作
が困難になる問題点があつた。
【０４０８】これに対し本実施形態では、サブビット線
を増幅トランジスタのゲートに入力して、ドレイン端子
をビット線に接続することにより、メモリセルの分極反
転読み出しにより、セルブロックから、サブビット線に
読み出されたデータを増幅して、ビット線に伝えること
ができる。このとき、強誘電体キャパシタが分極反転す
るときの負荷容量ＣＬは、サブビット線／ＳＢＬの容量
となり、サブビット線に接続されるセル数を、先願のビ
ット線に接続されるセルブロック数より少なくしてやれ
ば、ビット線容量に比べて大幅に小さい値を取ることが
できる。
【０４０９】そして、強誘電体キャパシタサイズが小さ
くなっても、／ＳＢＬに読み出される信号量、即ち
“１”データ時２Ｖｓ＋Ｖｏ、“０”データ時Ｖｏの差
の１／２であるＶｓの値は、大きな値を取ることが可能
になる。これを増幅トランジスタＱ４２で増幅するた
め、いくらビット線／ＢＬ，ＢＬの容量が大きくても安
定動作が可能となる。
【０４１０】例えば、サブビット線に接続されるセルブ
ロック数を先願のビット線に接続されるセルブロック数
の１／１６にしてやれは、サブビット線の容量はほぼ１
／１６となり、強誘電体キャパシタの面積を１／１６に
縮小しても動作すると言うわけである。これは逆に言う
と本実施形態によれば、ビット線容量を増加しても、増
幅トランジスタがビット線に読み出す信号を増幅するの
に時間がかかるだけで、いくらでもビット線容量を増加
できる。
【０４１１】即ち、１本のビット線に接続されるゲイン
セルブロック数をいくらでも増加できるため、従来ＦＲ
ＡＭのような、チップ面積に占めるセンスアンプ面積が
１５〜２０％もある問題を解決して、ビット線に接続さ
れるゲインセルブロック数を増加させ、センスアンプ数
を減らし、センスアンプ面積のオーバヘッドを殆ど無く
することによりチップサイズを小さくする効果がある。
【０４１２】本実施形態におけるセルブロック内部の負
荷容量ＣＬは、サブビット線に接続されるセル数の増減
により変更が容易である。このことは、強誘電体キャパ
シタサイズが大きい時は、サブビット線に接続されるセ
ル数を大きくして設計し、強誘電体キャパシタサイズが
小さい時は、サブビット線に接続されるセル数を減らし
てＣＬを小さくして設計し、サブビット線に読み出され
る信号量を確保すれば良いことを示す。よって、図５に
示したように、設計ルールが比較的緩いが、従来ＦＲＡ
Ｍでは、強誘電体キャパシタの分極量が不足するケース
で有効である。例えば世代が進みに従って、ビット線に
接続されるゲインセルブロック数を２，４，８，１６，
３２，６４と増やして行き、逆にサブビット線に接続さ
れるセル数を５１２，２５６，１２８，６４，３２，１
６，８と減らして行けば良い。
【０４１３】このとき、選択したワード線の位置によ
り、セル内の容量が変化して負荷容量ＣＬも変化する問
題はこの発明では存在しない。負荷容量ＣＬが小さい場
合、サブビット線に読み出される電位は確かに大きく確
保できるが、総電荷量が小さいため、セルデータ読み出
し時のサブビット線の拡散層に当るソフトエラーが問題
となる。この問題に対して、上記サブビット線に接続さ
れるセル数の調整が有効であることは図４の説明から言
うまでもない。即ち、設計ルールが緩く、ソフトエラー
が厳しい状況では、これら数を増加させ、負荷容量を追
加してやれば、Ｑｓ＝Ｖｓ×ＣＬであり、多少Ｖｓが減
っても、Ｑｓが多くなり、より多くの反転電荷がサブビ
ット線に読み出され、この問題はクリアできる。
【０４１４】設計ルールが小さくなるに従って、ソフト
エラーレートが下がるに従って、ソフトエラーが問題無
い程度に、これら数を徐々に減らして、サブビット線に
読み出される信号量を確保すれば、良いことが分かる。
従来の自己増幅機能のあるメモリセルではこの調整をし
ようとすると、図２３７（ｄ）のセルに限定される上、
常誘電体キャパシタ面積が非常に大ききなり、コスト的
に困難である。
【０４１５】従来の自己増幅機能のあるメモリセルと比
較すると、常誘電体キャパシタの大きな図２３７（ｄ）
のセルと同じ安定動作，正常動作を可能にしつつ、本実
施形態によれば、１本のサブビット線に接続されるセル
ブロック数が増加するほど、複数のメモリセルで、前記
増幅トランジスタと書き込みトランジスタ及びサブブロ
ック選択プリチャージトランジスタを共用でき、セルサ
イズのオーバヘッドを極めて小さなものにできる。
【０４１６】図１１８と図１１９の動作のもう１つの特
徴は、セル信号により／ＳＢＬの電位が上がると、増幅
トランジスタによりビット線対の反対側のＢＬの電位を
下げる方式である。ビット線に読み出された信号をセン
スアンプで増幅すると、／ＢＬ側を上げる結果となり、
ブロック書き込み選択トランジスタを介して／ＳＢＬ電
位を正に上げるように、再書き込みでき、つじつまが合
う、この方式の場合、必ず増幅トランジスタのソース側
がＶＳＥとなり、サブビット線（／ＳＢＬ，ＳＢＬ）の
電位がそのまま、ゲート−ソース間電位となり、ビット
線の電位に拘わらず、“１”データの場合増幅トランジ
スタが常にＯＮ、“０”データの場合常にＯＦＦと制御
し易いことが特徴である。
【０４１７】言葉を変えると、ビット線電位が増幅され
下がってもゲート−ソース間電位は一定であり、ドレイ
ン−ソース電位が (1/2)VBLHと大きく、５極管動作であ
り，定電流駆動であるため、ダミーセルが製造し易いこ
とを意味する。もちろん図１１８の回路は１セルに1個
の情報を記憶する１トランジスタ＋１キャパシタ方式で
あるが、２セルに１個の情報を記憶する２トランジスタ
＋２キャパシタ方式が動作を変えるだけで実現できる。
【０４１８】これは図１１９において、ＰＬ０ばかりで
なくＰＬ１も駆動して、ＢＳ０ばかりでなくＢＳ１もＬ
ｏｗ→Ｈｉｇｈ→Ｌｏｗと駆動すれば容易に実現でき
る。例えば、１トランジスタ＋１キャパシタ方式でテス
トを行い、欠陥セルをスクリーニングして、リダンダン
シーで置換え、実際の製品としては、信頼性の高い２ト
ランジスタ＋２キャパシタ方式で動作させる方法とかが
これに当てはまる。
【０４１９】また本実施形態によれは、図１１９に示す
ように、従来ＦＲＡＭに比べて、ブロック書き込み制御
信号をセル読み出し後にクロッキングするオーバヘッド
以外は動作が遅くなる要因が無く、高速動作が期待でき
る。むしろ自己増幅機能により、ある一定の信号値がビ
ット線に読み出される速度が速くなり、上記ペナルティ
を克服できる。
【０４２０】以上、図１１８と図１１９の効果をまとめ
ると、 １）従来ＦＲＡＭと同様に８Ｆ2 サイズの高密度のセル
を実現しつつ、平面トランジスタで製造の容易化を実現
し、さらに高速なランダムアクセス機能を有することが
可能。
【０４２１】２）設計ルールが縮小して、強誘電体キャ
パシタ面積が縮小しても、それに合わせて分極反転時の
負荷容量であるサブビット線容量が低減でき、十分な読
み出し信号電圧が得られ、増幅トランジスタを用いてビ
ット線を増幅するため、安定動作が可能。
【０４２２】３） (1/2)Ｖdd（＝VBLH）ビット線プリチ
ャージが適用でき、低消費電力，低ノイズ。
【０４２３】４）従来ＦＲＡＭと同様に、動作原理が単
純である。
【０４２４】５）ビット線容量が大きくても読み出し可
能であるため、ビット線に接続できるゲインセルブロッ
ク数を多くでき、その結果としてセンスアンプ面積を低
減できる。
【０４２５】６）ルール縮小により、強誘電体キャパシ
タの分極量の減少に合わせて、サブビット線に接続され
るセル数を減らせば、最適化が可能。
【０４２６】７）設計ルールが緩く、ソフトエラーが厳
しい状況では、サブビット線に接続されるセル数を増加
させ、負荷容量を追加して読み出し電荷を増やせば、ソ
フトエラーを抑えられ、設計ルールが小さくなるに従っ
て、ソフトエラーレートが下がるに従って、ソフトエラ
ーが問題無い程度に、強誘電体キャパシタサイズと、サ
ブビット線に接続されるセル数を徐々に減らして、サブ
ビット線に読み出される信号量を確保すれば良い。
【０４２７】８）複数のセルで、増幅トランジスタ，書
き込みトランジスタ，サブビット線選択プリチャージト
ランジスタを共用することにより、セルサイズのオーバ
ヘッドを極めて小さなものにできる。
【０４２８】９）分極反転のための負荷容量として、サ
ブビット線の容量を利用でき、ほぼ安定に動作が可能。
【０４２９】10）サブビット線に接続されるセル数を変
えることにより、自由に負荷容量の調整が可能。
【０４３０】11）サブビット線の信号でビット線対の反
対側のビット線を増幅トランジスタで駆動することによ
り、安定な増幅動作が可能となる。
【０４３１】12）サブビット線の寄生容量が負荷容量と
なりうるため、微細化が進んで、完全に強誘電体キャパ
シタの分極量が小さいく不足する領域から、従来のＦＲ
ＡＭ構成では、僅かにメモリセルの強誘電体キャパシタ
の分極量が不足する領域までの広いレンジをカバー可能
である。
【０４３２】（第４２の実施形態）図１２０は、本発明
の第４２の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。
【０４３３】図１２０は図１１８と同様な構成を取り同
様な効果を持つが、異なる点は、図１１８ではサブビッ
ト線の両側にサブブロック選択プリチャージトランジス
タを配置していたが、図１２０では一端のみに配置し
て、面積を低減していることである。動作法は、図１１
９と同一である。
【０４３４】（第４３の実施形態）図１２１は、本発明
の第４３の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。
【０４３５】図１２１は図１１８と同様な構成を取り同
様な効果を持つが、異なる点は、図１１８ではサブビッ
ト線の両側にサブブロック選択プリチャージトランジス
タを配置していたが、図１２１ではサブブロック選択プ
リチャージトランジスタ自身を無くし、面積を低減して
いる。
【０４３６】図１２２は、図１２１の具体的な動作例を
示す信号波形図である。殆どの動作は図１１９と同様で
あるが、サブビット線を０Ｖにプリチャージする手段が
無いため、図１２２に示すように、ブロック書き込み選
択信号ＢＳ０をＨｉｇｈのまま、ワード線ＷＬ０を下
げ、０Ｖ或いはＶＢＬＨに増幅したビット線対を一旦０
Ｖにさげ、その後でブロック書き込み選択信号ＢＳ０を
下げることにより、サブビット線／ＳＢＬ，ＳＢＬを０
Ｖにプリチャージすることができる。
【０４３７】その後、ビット線は (1/2)VBLHにプリチャ
ージし直している。サブビット線／ＳＢＬ，ＳＢＬを一
旦０Ｖにプリチャージしておけは、サブビット線につな
がる拡散層とウエル間のｐｎ接合によりウエル電位を０
Ｖに保てば、スタンドバイ中或いは他のサブビット線選
択中であっても、サブビット線／ＳＢＬ，ＳＢＬは０Ｖ
になったままであり、次にこのサブビット線につながる
セルを選択しても、正常動作が可能となる。
【０４３８】（第４４の実施形態）図１２３及び図１２
４は、本発明の第４４の実施形態に係わる半導体記憶装
置を示す回路構成図であり、特に強誘電体メモリのゲイ
ンセルブロック構成を示している。
【０４３９】図１２３は、図１２０と完全に等価な回路
構成をしている。図１２０と異なる点は、自己増幅機能
をゲインセルブロックの一端に集め、サブブロック選択
プリチャージトランジスタを他端に集める、増幅トラン
ジスタとブロック書き込み選択信号の配置を分離する
等、配置のトポロジが異なるのみであり、その効果は図
１２０とほぼ同じである。
【０４４０】図１２４は、図１２１と完全に等価な回路
構成をしている。図１２１と異なる点は、自己増幅機能
をゲインセルブロックの一端に集め、サブブロック選択
プリチャージトランジスタを他端に集める、増幅トラン
ジスタとブロック書き込み選択信号の配置を分離する
等、配置のトポロジが異なるのみであり、効果と動作は
図１２１及び図１２２とほぼ同じである。
【０４４１】（第４５の実施形態）図１２５は、本発明
の第４５の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。
【０４４２】図１２５は、図１１８とほぼ同じ構成であ
り、効果もほぼ同じである。図１１８と異なる点は、サ
ブビット線からデータの読み出しをするビット線とサブ
ビット線に書き込むビット線が同じ点である。
【０４４３】図１２６は、図１２５の具体的な動作例を
示す信号波形図である。サブビット線からデータの読み
出しをするビット線とサブビット線に書き込むビット線
を同じにするため、ＶＳＥ電位をビット線プリチャージ
電位より高く設定している。 （第４６の実施形態）図１２７は、本発明の第４６の実
施形態に係わる半導体記憶装置を示す回路構成図であ
り、特に強誘電体メモリのゲインセルブロック構成を示
している。
【０４４４】図１２７は、図１２５と同様な構成を取り
同様な効果を持つが、異なる点は、図１２５ではサブビ
ット線の両側にサブブロック選択プリチャージトランジ
スタを配置していたが、図１２７では一端のみに配置し
て、面積を低減している。動作法は、図１２５と同一で
ある。
【０４４５】（第４７の実施形態）図１２８は、本発明
の第４７の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。
【０４４６】図１２８は、図１２５と同様な構成を取り
同様な効果を持つが、異なる点は、図１２５ではサブビ
ット線の両側にサブブロック選択プリチャージトランジ
スタを配置していたが、図１２８ではこのトランジスタ
を削除し、面積を低減している。
【０４４７】図１２９は、図１２８の具体的な動作例を
示す信号波形図である。図１２６と図１２２を混合した
動作をする。
【０４４８】（第４８の実施形態）図１３０及び図１３
１は、本発明の第４８の実施形態に係わる半導体記憶装
置を示す回路構成図であり、特に強誘電体メモリのゲイ
ンセルブロック構成を示している。
【０４４９】図１３０は、等価回路及び効果が図１２７
と同じで、ただトランジスタ配置のトポロジが異なる。
図１３１は、等価回路及び効果が図１２８と同じで、た
だトランジスタ配置のトポロジが異なる。
【０４５０】（第４９の実施形態）図１３２は、本発明
の第４９の実施形態に係わる半導体記憶装置を説明する
ための平面図であり、特に強誘電体メモリのブロック構
成のレイアウトを示している。図１３２（ａ）は、図１
２０の回路とほぼ等価で、トポロジも対応するレイアウ
ト図である。異なる点は、サブビット線に接続されるセ
ル数がレイアウトでは２倍あり、さらにプレート線が２
セルで共有されている点である。これは、プレートを容
易に分離できる。図１３２（ｂ）は、図１２３の回路と
ほぼ等価で、トポロジも対応するレイアウト図である。
異なる点は、サブビット線に接続されるセル数がレイア
ウトでは２倍あり、さらにプレート線が２セルで共有さ
れている点である。これは、プレートを容易に分離でき
る。
【０４５１】図１３３〜図１３５は、図１３２のレイア
ウトにおける一部の層のレイアウトを示すものであり、
図１３３〜図１３５の（ａ）（ｂ）は図１３２の（ａ）
（ｂ）に対応している。また、セルアレイ内でピッチが
厳しいにも拘わらず、無理なく自己増幅機能を実現する
トランジスタが配置できている。
【０４５２】（第５０の実施形態）図１３６は、本発明
の第５０の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特にＤＲＡＭのゲインセルブロック構成
を示している。
【０４５３】本実施形態は、従来の１トランジスタ＋１
キャパシタ型のＤＲＡＭ構成で自己増幅機能を持つゲイ
ンセルブロックを構成した場合であり、図１３６の等価
回路は、図１１８の強誘電体キャパシタを常誘電体キャ
パシタに置き換えた以外は、図１１８と同じである。
【０４５４】図１３７は、図１３６の具体的な動作例を
示す信号波形図である。図１３７の動作も殆ど図１１９
と同じであり、異なる点は、分極で情報を記憶していた
替わりに、従来ＤＲＡＭと同様に蓄積電荷で記憶する点
と、プレート電圧を駆動式では無く固定のＶＰＬ（=(1/
2)VBLH）に設定している点である。
【０４５５】図１３７においては、サブビット線を０Ｖ
にプリチャージしておいて、ワード線ＷＬ０をＨｉｇｈ
に上げると、メモリセルの電荷が読み出され、“０”デ
ータのセル電位０Ｖの情報時、サブビット線は０Ｖで、
“１”データのセル電位ＶＢＬＨの情報時、セル容量と
サブビット線容量比に対応してサブビット線／ＳＢＬに
セル情報が読み出される。これを増幅トランジスタで増
幅して、ビット線に伝えこれをセンスアンプで増幅し
て、この結果をＢＳ０を上げて、サブビット線／ＳＢＬ
に書き戻す。この時もプレートＰＬ電位は (1/2)VBLHの
ままであり、サブビット線電位０Ｖ或いはＶＢＬＨがメ
モリセルに再書き込まれる。この例では、図１１８と同
じ、サブビット線の読み出し信号は増幅され、ビット線
対の反対側のビット線ＢＬに伝えられる。
【０４５６】本実施形態の効果として、 １）従来ＤＲＡＭと同様に８Ｆ2 サイズの高密度のセル
を実現しつつ、平面トランジスタで製造の容易化を実現
し、さらに高速なランダムアクセス機能を有することが
可能。
【０４５７】２）設計ルールが縮小して、ＤＲＡＭキャ
パシタ面積が縮小しても、それに合わせて負荷容量であ
るサブビット線容量が低減でき、十分な読み出し信号電
圧が得られ、増幅トランジスタを用いてビット線を増幅
するため、安定動作が可能。 ３） (1/2)Ｖdd（=VBLH）ビット線プリチャージが適用
でき、低消費電力，低ノイズ。
【０４５８】４）従来ＤＲＡＭと同様動作原理が単純で
ある。
【０４５９】５）ビット線容量が大きくても読み出し可
能であるため、ビット線に接続できるゲインセルブロッ
ク数を多くでき、その結果としてセンスアンプ面積を低
減できる。
【０４６０】６）ルール縮小により、常誘電体キャパシ
タの蓄積電荷量の減少に合わせて、サブビット線に接続
されるセル数を減らせば、最適化が可能。
【０４６１】７）設計ルールが緩く、ソフトエラーが厳
しい状況では、サブビット線に接続されるセル数を増加
させ、負荷容量を追加して読み出し電荷を増やせば、ソ
フトエラーを抑えられ、設計ルールが小さくなるに従っ
て、ソフトエラーレートが下がるに従って、ソフトエラ
ーが問題無い程度に、キャパシタサイズと、サブビット
線に接続されるセル数を徐々に減らして、サブビット線
に読み出される信号量を確保すれば良い。
【０４６２】８）複数のセルで、増幅トランジスタと、
書き込みトランジスタ、サブビット線選択プリチャージ
トランジスタを共用することにより、セルサイズのオー
バヘッドを極めて小さなものにできる。
【０４６３】10）サブビット線に接続されるセル数を変
えることにより、自由に負荷容量の調整が可能。
【０４６４】11）サブビット線の信号でビット線対の反
対側のビット線を増幅トランジスタで駆動することによ
り安定な増幅動作が可能となる。
【０４６５】なお、自己増幅機能を持つゲインセルブロ
ック方式をＤＲＡＭに適用した場合、確かに読み出し信
号量の確保はできるが、ＤＲＡＭのセルに蓄積された電
荷はリークするため、キャパシタ面積が小さくなると、
データ保持時間（ｔＲＥＦmax ）が低減する可能性があ
る。しかし、ｐｎ接合リーク等はｐｎ接合面積も縮小す
るため低減でき、それほどはｔＲＥＦmax は劣化しな
い。用途にもよるがｔＲＥＦｍａｘが確保できる程度
に、キャパシタ面積を縮小することが望ましい。またＳ
ＯＩを用いたＤＲＡＭでデータ保持時間が向上する場合
は、問題無く本発明の実施形態が有効である。
【０４６６】図１３８は、図１３６の具体的な別の動作
例を示す信号波形図である。図１３７とほぼ動作が同じ
であるが、異なる点は、サブビット線が (1/2)VBLHにプ
リチャージされている点である。これにより、ワード線
ＷＬ０がＨｉｇｈになりセル電荷が読み出されると、サ
ブビット線／ＳＢＬ電位は、 (1/2)VBLH±Ｖｓとなる。
これを、増幅トランジスタを介してビット線ＢＬに伝え
ている。なお、サブビット線電位は非選択のゲインセル
ブロックでも (1/2)VBLHであり、増幅トランジスタがＯ
Ｎしてしまうので、選択ゲインセルブロックのみＶＳＥ
を０Ｖにして、非選択ゲインセルブロックは(1/2)ＶＢ
ＬＨのままにしている。
【０４６７】（第５１の実施形態）図１３９は、本発明
の第５１の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特にＤＲＡＭのゲインセルブロック構成
を示している。この図１３９は、図１３６とほぼ同じ構
成，動作，効果を持つ。図１３６と異なる点は、サブビ
ット線の一端にのみ、サブブロック選択プリチャージト
ランジスタを配置した点である。
【０４６８】（第５２の実施形態）図１４０は、本発明
の第５２の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特にＤＲＡＭのゲインセルブロック構成
を示している。この図１４０は、図１３６とほぼ同じ構
成，動作，効果を持つ。図１３６と異なる点は、サブビ
ット線の両端から、サブブロック選択プリチャージトラ
ンジスタを削除した点である。
【０４６９】図１４１は、図１４０の具体的な動作例を
示す信号波形図である。サブビット線の０Ｖへのプリチ
ャージは、図１２２と同じ動作で実現している。
【０４７０】（第５３の実施形態）図１４２及び図１４
３は、本発明の第５３の実施形態に係わる半導体記憶装
置を示す回路構成図であり、特にＤＲＡＭのゲインセル
ブロックの構成を示している。
【０４７１】図１４２の等価回路及び効果等は、図１３
９と同じで、トランジスタ配置等のトポロジのみ異な
る。図１４３の等価回路及び効果等は、図１４０と同じ
で、トランジスタ配置等のトポロジのみ異なる。動作は
図１４１と同じである。
【０４７２】（第５４の実施形態）図１４４は、本発明
の第５４の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特にＤＲＡＭのゲインセルブロック構成
を示している。図１４５は、図１４４の具体的な動作例
を示す信号波形図である。図１４６は、図１４４の具体
的な別の動作例を示す信号波形図である。
【０４７３】図１４４は、図１３６と等価回路及び効果
がほぼ同じで、異なる点は、サブビット線の信号を増幅
した結果を、このサブビット線に再書き込みするビット
線と同じビット線に読み出す点である。図１４５と図１
４６の動作も図１３７と図１３８とほぼ同じで、ＶＳＥ
電位、増幅トランジスタの読み出し先が異なる点以外
は、同じである。
【０４７４】（第５５の実施形態）図１４７は、本発明
の第５５の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特にＤＲＡＭのゲインセルブロック構成
を示している。この図１４７は、図１４４とほぼ同じ構
成，動作，効果を持つ。図１４４と異なる点は、サブビ
ット線の一端にのみ、サブブロック選択プリチャージト
ランジスタを配置した点である。
【０４７５】（第５６の実施形態）図１４８は、本発明
の第５６の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特にＤＲＡＭのゲインセルブロック構成
を示している。この図１４８は、図１４４とほぼ同じ構
成，動作，効果を持つ。図１４４と異なる点は、サブビ
ット線の両端から、サブブロック選択プリチャージトラ
ンジスタを削除した点である。
【０４７６】図１４９は、図１４８の具体的な動作例を
示す信号波形図である。サブビット線の０Ｖへのプリチ
ャージは、図１２２と同様であり、動作で実現してい
る。
【０４７７】（第５７の実施形態）図１５０及び図１５
１は、本発明の第５７の実施形態に係わる半導体記憶装
置を示す回路構成図であり、特にＤＲＡＭのゲインセル
ブロックの構成を示している。
【０４７８】図１５０の等価回路及び効果等は、図１４
７と同じで、トランジスタ配置等のトポロジのみ異な
る。動作は図１４５及び図１４６と同じである。図１５
１の等価回路及び効果等は、図１４８と同じで、トラン
ジスタ配置等のトポロジのみ異なる。動作は図１４９と
同じである。
【０４７９】（第５８の実施形態）図１５２は、本発明
の第５８の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのメモリセル構成を
示している。
【０４８０】この図１５２は、ブロック単位で自己増幅
機能を持たせる方式に適用できる新しい、１トランジス
タ＋１強誘電体キャパシタ型の強誘電体メモリの配置構
成である。このセルは６Ｆ2 サイズで小さいセルサイズ
を実現しつつ、フォールデッドＢＬ方式を実現する強誘
電体メモリセルである。特徴は、同じワード線に対し
て、サブビット線対／ＳＢＬ，ＳＢＬの両方のビット線
に接続される２個のメモリセルが接続されているが、プ
レート線は異なるプレート線に接続されていることであ
る。
【０４８１】（第５９の実施形態）図１５３は、本発明
の第５９の実施形態に係わる半導体記憶装置を説明する
ための平面図であり、特に強誘電体メモリのメモリセル
構成のレイアウトを示している。
【０４８２】図１５４及び図１５５は、図１５３のレイ
アウト平面図の一部レイアウト層を示す図である。キャ
パシタ・オーバ・ビットライン（ＣＯＢ）構造で６Ｆ2
セルが実現できていることが判る。
【０４８３】（第６０の実施形態）図１５６は、本発明
の第６０の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。図１５７は、図１５６の具体的な
動作例を示す信号波形図である。
【０４８４】図１５６は、図１５２のセルを用いた場合
のゲインセルブロック構成を示している。図１５６の構
成はセルを除き、図１１８と同じで、動作も図１１９と
ほぼ同じである。図１５７に示すようにワード線ＷＬ１
を選択して、２個のセルが選択され、サブビット線／Ｓ
ＢＬ，ＳＢＬとセルノードが接続されても、ＰＬ０１の
みＨｉｇｈレベルになるため、ＰＬ２は０Ｖのままで、
ＳＢＬもアクティブ中ずっと０Ｖのままであるため、非
選択のメモリセルＱ５１のデータが破壊されなく、正常
動作することが分かる。よって、図１１８の効果に加
え、セルサイズが小さくなる効果がある。
【０４８５】（第６１の実施形態）図１５８は、本発明
の第６１の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。
【０４８６】図１５８の回路は、図１５６とほぼ同じ構
成，効果がある、異なる点は、サブビット線の一端にの
み、サブブロック選択プリチャージトランジスタを配置
した点である。
【０４８７】（第６２の実施形態）図１５９は、本発明
の第６２の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。図１５９の回路は、図１５６とほ
ぼ同じ構成，動作，効果を持つ。異なる点は、サブビッ
ト線の両端から、サブブロック選択プリチャージトラン
ジスタを削除した点である。
【０４８８】図１６０は、図１５９の具体的な動作例を
示す信号波形図である。サブビット線の０Ｖへのプリチ
ャージは、図１２２と同様な動作で実現している。
【０４８９】（第６３の実施形態）図１６１は、本発明
の第６３の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。この図１６１の回路は、図１１８
とほぼ同じ構成及び効果を持つ。図１１８と異なる点
は、複数のセルでプレート線が共通化し、これに対応し
てプレート線の電位が固定或いは (1/2)VBLHになってい
る点である。だた、プレート線が０Ｖ以上であるため、
リーク電流によりストレージノードが０Ｖに下がると
“１”データが破壊されるため、リフレッシュ動作が必
要になる。しかし、プレート固定のため高速動作が実現
できる。
【０４９０】図１６２は、図１６１の具体的な動作例を
示す信号波形図である。サブビット線が０Ｖにプリチャ
ージされているため、プレート電位が (1/2)VBLHの場
合、ワード線ＷＬ１を選択するだけで、強誘電体キャパ
シタには (1/2)VBLHの電圧が印加されセルデータが読み
出される。これを、増幅トランジスタで増幅しビット線
に伝えている。
【０４９１】図１６３は、図１６１の具体的な別の動作
例を示す信号波形図である。これは図１６２の変形例で
あり、セルにデータを再書き込み後、セルノードを (1/
2)VBLHにしてからワード線ＷＬ１を閉じた場合を示す。
【０４９２】図１６４は、図１６１の具体的な別の動作
例を示す信号波形図である。これは、強誘電体キャパシ
タを用いているがＤＲＡＭモード動作時を示す。即ち、
パワーＯＮ後、図１６２等の動作でリコールして、強誘
電体キャパシタの常誘電体成分で、強誘電体キャパシタ
に VBLH 或いは０Ｖ電位を記憶して、その後パワーＯＮ
中は、図１６４のようにＤＲＡＭと同じ動作をさせた場
合を示す。もちろんリフレッシュが必要である。
【０４９３】（第６４の実施形態）図１６５〜図１６８
は、本発明の第６４の実施形態に係わる半導体記憶装置
を示す回路構成図であり、特に強誘電体メモリのゲイン
セルブロック構成を示している。
【０４９４】図１６５の回路は、図１６１とほぼ同じ構
成，効果がある、異なる点は、サブビット線の一端にの
み、サブブロック選択プリチャージトランジスタを配置
した点である。図１６６の回路は、図１６１とほぼ同じ
構成，動作，効果を持つ。異なる点は、サブビット線の
両端から、サブブロック選択プリチャージトランジスタ
を削除した点である。
【０４９５】図１６７の回路は、図１６５と同じ等価回
路，効果を持つ。異なるのは、トランジスタ配置等のト
ポロジが異なる点である。図１６８の回路は、図１６６
と同じ等価回路，効果を持つ。図１６５と異なるのは、
トランジスタ配置等のトポロジが異なる点である。
【０４９６】（第６５の実施形態）図１６９は、本発明
の第６５の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。図１７０は、図１６９の具体的な
動作例を示す信号波形図である。
【０４９７】図１６９の回路は、図１６１とほぼ同じ等
価回路，効果を持つ。図１６１と異なるのは、増幅した
データを伝えるビット線とデータを書き込むビット線が
同じ点である。
【０４９８】（第６６の実施形態）図１７１〜図１７４
は、本発明の第６５の実施形態に係わる半導体記憶装置
を示す回路構成図であり、特に強誘電体メモリのゲイン
セルブロック構成を示している。
【０４９９】図１７１の回路は、図１６９の回路とほぼ
同じ構成、効果がある。図１６９と異なるのは、サブビ
ット線の一端にのみ、サブブロック選択プリチャージト
ランジスタを配置した点である。図１７２の回路は、図
１６９とほぼ同じ構成，動作，効果を持つ。図１６９と
異なるのは、サブビット線の両端から、サブブロック選
択プリチャージトランジスタを削除した点である。
【０５００】図１７３の回路は、図１７１と同じ等価回
路，効果を持つ。図１７１と異なるのは、トランジスタ
配置等のトポロジが異なることである。図１７４の回路
は、図１７２と同じ等価回路，効果を持つ。図１７２と
異なるのは、トランジスタ配置等のトポロジが異なる点
である。
【０５０１】（第６７の実施形態）以下に示す、図１７
５〜図２１１の実施形態は、上述してきたブロック単位
で自己増幅機能を持たせる方式で、１ビットの情報を2
個のキャパシタで記憶する２トランジスタ＋２キャパシ
タ（２Ｔ−２Ｃ）構成の場合を示している。
【０５０２】図１７５は、本発明の第６７の実施形態に
係わる半導体記憶装置を示す回路構成図であり、特に強
誘電体メモリのゲインセルブロック構成を示している。
２Ｔ−２Ｃ構成である点以外は、図１と等価回路，効果
は同じである。図１と異なる点は、２Ｔ−２Ｃ構成であ
るため、図１のプレートが／ＰＬＡ，ＰＬＡと分離され
ていたものを１本のＰＬＡにまとめ、プレートが／ＰＬ
Ｂ，ＰＬＢと分離されていたものを１本のＰＬＢにまと
めている。
【０５０３】図１７６は、図１７６の具体的な動作例を
示す信号波形図である。ＷＬＡ０を下げ、反対側のブロ
ックユニットのＰＳＢを下げ、ＰＬＡを上げると、サブ
ビット線対の両方のビット線／ＳＢＬ，ＳＢＬ各々に
“０”データ，“１”データ、或いは“１”データ，
“０”データが読み出される。／ＳＢＬのデータは増幅
トランジスタでＢＬに伝えられ、ＳＢＬのデータは増幅
トランジスタで／ＢＬの伝えられる。この結果をセンス
アンプで増幅し、図１７５の２本のブロック書き込み選
択信号ＢＳをＨｉｇｈに上げることにより、／ＢＬのデ
ータを／ＳＢＬに再書き込みし、ＢＬのデータをＳＢＬ
に再書き込みする。ＰＬＡをＨｉｇｈ→Ｌｏｗにしてセ
ルにデータが書き戻される。
【０５０４】（第６８の実施形態）図１７７は、本発明
の第６８の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。図１７７の回路は、図１７５とほ
ぼ同じ等価回路であり、同じ効果がある。図１７５と異
なるのは、サブビット線に安定用常誘電体キャパシタが
接続されている点である。これにより、選択したワード
線の位置により負荷容量が変化して、動作点が動く問題
点を抑制できる。
【０５０５】図１７８は、図１７７の具体的な動作例を
示す信号波形図である。これは、図１７６と同様な動作
をする。図１７６と異なる点は、サブビット線に読み出
される信号量が負荷容量が重くなっているため、変化し
ている点である。
【０５０６】（第６９の実施形態）図１７９は、本発明
の第６９の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。図１７９の回路は、図１７５とほ
ぼ同じ等価回路であり、同じ効果がある。図１７５と異
なるのは、サブビット線に安定用強誘電体キャパシタが
接続されている点である。これにより、選択したワード
線の位置により負荷容量が変化して、動作点が動く問題
点を抑制できる。
【０５０７】（第７０の実施形態）図１８０は、本発明
の第７０の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。
【０５０８】２Ｔ−２Ｃ構成である点以外は、図５５と
等価回路，効果は同じである。図５５と異なるのは、２
Ｔ−２Ｃ構成であるため、図１のプレートが／ＰＬ，Ｐ
Ｌと分離されていたものを１本のＰＬにまとめてい点、
ブロック書き込み制御信号がＢＳの１種類のまとめられ
ている点である。
【０５０９】（第７１の実施形態）図１８１は、本発明
の第７１の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。
【０５１０】図１８１の回路は、図１８０とほぼ同じ等
価回路であり、同じ効果がある。図１８０と異なるの
は、サブビット線に安定用常誘電体キャパシタが接続さ
れている点である。これにより、選択したワード線の位
置により負荷容量が変化して、動作点が動く問題点を抑
制できる。
【０５１１】（第７２の実施形態）図１８２は、本発明
の第７２の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。
【０５１２】図１８２の回路は、図１８０とほぼ同じ等
価回路であり、同じ効果がある。図１８０と異なるの
は、サブビット線に安定用常誘電体キャパシタが接続さ
れている点である。これにより、選択したワード線の位
置により負荷容量が変化して、動作点が動く問題点を抑
制できる。
【０５１３】（第７３の実施形態）図１８３は、本発明
の第７３の実施形態に係わる半導体記憶装置を説明する
ための平面図であり、特に強誘電体メモリのメモリセル
構成のレイアウトを示している。これは、図１８０の回
路を実現するレイアウト図である。
【０５１４】図１８４及び図１８５は、図１８３のレイ
アウト平面図の一部レイアウト層を示す図である。ピッ
チが狭いセルアレイに、自己増幅機能がきちんと配置で
きていることが判る。なお、ＢＳはレイアウトではまと
めてある。
【０５１５】（第７４の実施形態）図１８６は、本発明
の第７４の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。図１８７は、図１８６の具体的な
動作例を示す信号波形図である。
【０５１６】図１８６の回路は、図１７５とほぼ同一の
回路であり、同じ効果がある。図１７５と異なるのは、
増幅したデータを伝えるビット線とデータを書き込むビ
ット線が同じ点である。
【０５１７】（第７５の実施形態）図１８８は、本発明
の第７５の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。図１８９は、図１８８の具体的な
動作例を示す信号波形図である。
【０５１８】図１８８の回路は、図１８６の回路とほぼ
同じ構成で、同じ効果を有する。図１８６と異なるの
は、サブビット線に安定用常誘電体キャパシタが接続さ
れている点である。これにより、選択したワード線の位
置により負荷容量が変化して、動作点が動く問題点を抑
制できる。
【０５１９】（第７６の実施形態）図１９０〜図１９５
は、本発明の第７６の実施形態に係わる半導体記憶装置
を示す回路構成図であり、特に強誘電体メモリのゲイン
セルブロック構成を示している。
【０５２０】図１９０の回路は、図１８６の回路とほぼ
同じ構成で、同じ効果を有する。図１８６と異なるの
は、サブビット線に安定用強誘電体キャパシタが接続さ
れている点である。これにより、選択したワード線の位
置により負荷容量が変化して、動作点が動く問題点を抑
制できる。図１９１の回路は、図１８０とほぼほぼ同じ
構成であり、同じ効果を有する。図１８０と異なるの
は、増幅したデータを伝えるビット線とデータを書き込
むビット線が同じ点である。
【０５２１】図１９２の回路は、図１９１の回路とほぼ
同じ構成であり、同じ効果を有する。図１９１と異なる
のは、サブビット線に安定用常誘電体キャパシタが接続
されている点である。図１９３の回路は、図１９１の回
路とほぼ同じ構成であり、同じ効果を有する。図１９１
と異なるのは、サブビット線に安定用強誘電体キャパシ
タが接続されている点である。
【０５２２】図１９４の回路は、図１８０の構成と等価
であり、これと異なるのは同じ信号の２本のＢＳが１本
にまとめられている点であり、図１８３のレイアウトと
トポロジは同じである。図１９５の回路は、図１９４と
ほぼ同じであり、これと異なるのは、増幅したデータを
伝えるビット線とデータを書き込むビット線が同じ点で
ある。
【０５２３】（第７７の実施形態）図１９６は、本発明
の第７７の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。本実施形態は、従来の２Ｔ−２Ｃ
構成のＦＲＡＭを用いてゲインセルブロックを構成した
場合を示す。
【０５２４】図１９７は、図１９６の具体的な動作例を
示す信号波形図である。ＷＬ０を選択すると、２個の強
誘電体キャパシタが各々のサブビット線／ＳＢＬ，ＳＢ
Ｌに接続され、ＰＬ０を上げると、２個の強誘電体キャ
パシタの分極情報が／ＳＢＬ，ＳＢＬに伝わり、これを
２個の増幅トランジスタで／ＢＬ，ＢＬに伝えている。
【０５２５】（第７８の実施形態）図１９８〜図２０１
は、本発明の第７８の実施形態に係わる半導体記憶装置
を示す回路構成図であり、特に強誘電体メモリのゲイン
セルブロック構成を示している。
【０５２６】図１９８の回路は、図１９６とほぼ同一回
路構成であり、これと異なるのは、サブビット線の一端
にのみ、サブブロック選択プリチャージトランジスタを
配置した点である。図１９９の回路は、図１９６とほぼ
同じ構成，動作，効果を持つ。図１９６と異なるのは、
サブビット線の両端から、サブブロック選択プリチャー
ジトランジスタを削除した点である。
【０５２７】図２００の回路は、図１９７とほぼ同一回
路構成であり、これと異なるのは、トランジスタ配置の
トポロジが異なる点である。図２０１の回路は、図１９
９とほぼ同一回路構成であり、これと異なるのは、トラ
ンジスタ配置のトポロジが異なる点である。
【０５２８】（第７９の実施形態）図２０２は、本発明
の第７９の実施形態に係わる半導体記憶装置を説明する
ための平面図であり、特に強誘電体メモリのメモリセル
構成のレイアウトを示している。図２０２（ａ）は図２
００の回路図及びトポロジを実現するレイアウトであ
り、図２０２（ｂ）は図１９８の回路図及びトポロジを
実現するレイアウトである。
【０５２９】図２０３（ａ）（ｂ）は、図２０２（ａ）
（ｂ）のレイアウト平面図の一部レイアウト層を示す図
である。なお、図２０２（ａ）においては、ＷＬ及びＰ
Ｌは０〜３までの例を示している。
【０５３０】（第８０の実施形態）図２０４は、本発明
の第８０の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。この図２０４は、図８７とほぼ同
じ回路構成で、同じ効果を持つ。図８７と異なるのは、
２Ｔ−２Ｃ構成にすることにより、２種類に分離してい
たプレート線／ＰＬＡ，ＰＬＡが１種類のＰＬＡにまと
められ、セルブロック選択信号ＢＳＡ０，ＢＳＡ１を１
種類のＢＳＡにまとめている点である。
【０５３１】図２０５は、図２０４の具体的な動作例を
示す信号波形図である。動作においても、サブビット線
両方にセルデータが読み出されるため、ＢＳＸ０，ＢＳ
Ｘ１の両方を選択している。
【０５３２】（第８１の実施形態）図２０６は、本発明
の第８１の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。図２０７は、図２０６の具体的な
動作例を示す信号波形図である。
【０５３３】図２０６は、図２０４とほぼ同じ回路構成
で、同じ効果を持つ。図２０４と異なるのは、増幅した
データを伝えるビット線とデータを書き込むビット線が
同じ点である。
【０５３４】（第８２の実施形態）図２０８は、本発明
の第８２の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。図２０９は、図２０８の具体的な
動作例を示す信号波形図である。
【０５３５】図２０８及びその動作図２０９は、図２０
４及び図２０５とほぼ同じ回路構成で同じ効果、同じ動
作をする。これらと異なる点は、複数直列接続されるセ
ル群をワード線方向を軸に折り返して、プレート線を共
有化している点である。
【０５３６】（第８３の実施形態）図２１０は、本発明
の第８３の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特に強誘電体メモリのゲインセルブロッ
ク構成を示している。図２１１は、図２１０の具体的な
動作例を示す信号波形図である。
【０５３７】図２１０は、図２０８とほぼ同じ回路構成
で、同じ効果を持つ。図２０８と異なるのは、増幅した
データを伝えるビット線とデータを書き込むビット線が
同じ点である。
【０５３８】（第８４の実施形態）図２１２〜図２２０
は、本発明の第８４の実施形態に係わる半導体記憶装置
を示す回路構成図であり、特に強誘電体メモリのゲイン
セルブロック構成を示している。本実施形態は、増幅ト
ランジスタとビット線の間に増幅トランジスタ選択トラ
ンジスタを挿入している点が上記実施形態と異なる。こ
れは、サブビット線が (1/2)VBLH等にプリチャージされ
ている場合、非選択のゲインセルブロックの増幅トラン
ジスタがＯＮして、ビット線電位を変化させ誤動作させ
る問題を回避できる。
【０５３９】図２１２の回路は、図１の構成に対して、
増幅トランジスタとビット線の間に増幅トランジスタ選
択トランジスタを挿入したものである。図２１３の回路
は、図１の構成に対して、増幅トランジスタとビット線
の間に増幅トランジスタ選択トランジスタを挿入した構
成に、サブビット線に常誘電体キャパシタの負荷容量を
追加したものである。図２１４の回路は、図１の構成に
対して、増幅トランジスタとビット線の間に増幅トラン
ジスタ選択トランジスタを挿入した構成に、サブビット
線に強誘電体キャパシタの負荷容量を追加した構成を示
している。
【０５４０】図２１５の回路は、図５５の構成に対し
て、増幅トランジスタとビット線の間に増幅トランジス
タ選択トランジスタを挿入したものである。図２１６の
回路は、図５５の構成に対して、増幅トランジスタとビ
ット線の間に増幅トランジスタ選択トランジスタを挿入
した構成に、サブビット線に常誘電体キャパシタの負荷
容量を追加したものである。図２１７の回路は、図５５
の構成に対して、増幅トランジスタとビット線の間に増
幅トランジスタ選択トランジスタを挿入した構成に、サ
ブビット線に強誘電体キャパシタの負荷容量を追加した
ものである。
【０５４１】図２１８の回路は、図１１８の構成に対し
て、増幅トランジスタとビット線の間に増幅トランジス
タ選択トランジスタを挿入したものである。図２１９の
回路は、図１２０の構成に対して、増幅トランジスタと
ビット線の間に増幅トランジスタ選択トランジスタを挿
入したものである。図２２０の回路は、図１２１の構成
に対して、増幅トランジスタとビット線の間に増幅トラ
ンジスタ選択トランジスタを挿入したものである。
【０５４２】（第８５の実施形態）図２２１は、本発明
の第８５の実施形態に係わる半導体記憶装置を示す回路
構成図であり、特にＤＲＡＭのゲインセルブロック構成
を示している。この図は、図１６１の構成に対して、増
幅トランジスタとビット線の間に増幅トランジスタ選択
トランジスタを挿入した構成を示している。
【０５４３】図２２２は、図２２１の具体的な動作例を
示す信号波形図である。選択したゲインセルブロックで
のみＶＡＣ信号をＨｉｇｈにすることにより、サブビッ
ト線のデータがビット線に読み出される。この安定動作
のおかげで、サブビット線に(1/2)VBLHプリチャージ方
式を採用していても、選択，非選択ゲインセルブロック
に拘わらずＶＳＥを０Ｖに設定できることが判る。
【０５４４】（第８６の実施形態）図２２３及び図２２
４は、本発明の第８６の実施形態に係わる半導体記憶装
置を示す回路構成図であり、特にＤＲＡＭのゲインセル
ブロック構成を示している。
【０５４５】図２２３は、図１６５の構成に対して、増
幅トランジスタとビット線の間に増幅トランジスタ選択
トランジスタを挿入した構成を示している。図２２４
は、図１６６の構成に対して、増幅トランジスタとビッ
ト線の間に増幅トランジスタ選択トランジスタを挿入し
た構成を示している。
【０５４６】（第８７の実施形態）図２２５は、本発明
の第８７の実施形態に係わる半導体記憶装置を説明する
ための平面図であり、特にＤＲＡＭのゲインセルブロッ
ク構成のレイアウトを示している。
【０５４７】この図は、図２２３の回路構成に対応した
レイアウト構成である。増幅トランジスタに直列接続
で、ＶＡＣをゲートとするトランジスタが配置されてい
ることが分かる。この部分の配置例は図２１２〜２３３
にも適用できることは容易に推測できる。なおこのレイ
アウト図は、サブビット線につながるセル数を図２２３
の２倍にした例を示している。
【０５４８】図２２６〜図２２９は、図２２５のレイア
ウト平面図の一部レイアウト層を示す図である。ここ
で、ＰＡは引き延ばし配線層で、ＡＡ−ＰＡ−Ｃは拡散
層−引き延ばし配線層間コンタクトを示し、ＰＡ−ＢＬ
−Ｃは引き延ばし配線層−ビット線層間コンタクトを示
している。
【０５４９】以上述べた、各構成は全て組み合わせ可能
であり、また、その他の変形例、その他各種、複数個の
例において、その数を変更することは容易である。ま
た、セル構造は、先願に示した直列接続するセルの場
合、先願の各種セル構造例が本発明に適用できるし、１
つのセルに多ビットの情報を持たせる構成や、多値構成
が容易に実現できるし、１Ｔ−ＴＣ型の従来ＦＲＡＭ，
ＤＲＡＭセルの場合で本発明のブロックで自己増幅機能
を持たせる場合は、従来ＦＲＡＭ，ＤＲＡＭの各種メモ
リセル構造が適用できる。
【０５５０】
【発明の効果】以上詳述したように本発明によれば、不
揮発性の強誘電体メモリにおいて、高密度化して、セル
の強誘電体キャパシタ面積が縮小し、メモリセルの強誘
電体キャパシタの分極量が減少しても、セルサイズ、チ
ップサイズの増大を抑えつつ、さらにソフトエラーを抑
えつつ、十分な読み出し信号電圧を確保して、安定なメ
モリ動作を可能にする。
【０５５１】さらに、１）高密度化、２）製造の容易
化、３）高速ランダムアクセル機能を保ちつつ、上記効
果を有する半導体記憶装置を実現することにある。この
ように本発明により、製造容易な平面キャパシタでも、
１６Ｇｂ〜６４ＧｂＦＲＡＭが実現でき、立体キャパシ
タでは、さらに高密度な２５６ＧｂＦＲＡＭ以上の実現
が可能となる。
【０５５２】さらに、ダイナミック型半導体メモリにお
いても、高密度化してメモリセルの強誘電体キャパシタ
の分極量が減少しても、セルサイズ，チップサイズの増
大を抑えつつ、さらにデータリテンションは向上しない
が、ソフトエラーを抑えつつ、十分な読み出し信号電圧
を確保して、安定なメモリ動作を可能にする。
【図面の簡単な説明】
【図１】第１の実施形態に係わる強誘電体メモリのセル
ブロック構成を示す回路図。
【図２】図１の具体的な動作例を示す信号波形図。
【図３】図１の他の具体的な動作例を示す信号波形図。
【図４】本発明に適用できる動作点設計を説明するため
の図。
【図５】本発明に適用できるアレイ構成設計指針を示す
図。
【図６】第２の実施形態に係わる強誘電体メモリのブロ
ック構成を示す回路図。
【図７】第２の実施形態に係わる強誘電体メモリのブロ
ック構成を示す回路図。
【図８】第３の実施形態に係わる強誘電体メモリのメモ
リマット（セルアレイ）全体の構成を示す回路図。
【図９】第４の実施形態に係わるセンスアンプ構成とセ
ルアレイのブロック構成を示す回路図。
【図１０】図９の実施形態の具体的な動作例を示す信号
波形図。
【図１１】第５の実施形態に係わるセンスアンプ構成と
セルアレイのブロック構成を示す回路図。
【図１２】第６の実施形態に係わるダミーセル構成を示
す回路図。
【図１３】図１２（ａ）のダミーセルの動作例を示す信
号波形図。
【図１４】図１２（ｂ）のダミーセルの動作例を示す信
号波形図。
【図１５】図１２（ｃ）のダミーセルの動作例を示す信
号波形図。
【図１６】第７の実施形態に係わるダミーセル構成を示
す回路図。
【図１７】図１６（ａ）のダミーセルの動作例を示す信
号波形図。
【図１８】図１６（ｂ）のダミーセルの動作例を示す信
号波形図。
【図１９】図１６（ｃ）のダミーセルの動作例を示す信
号波形図。
【図２０】第８の実施形態に係わるダミーセル構成を示
す図。
【図２１】図２０のダミーセルの動作例を示す信号波形
図。
【図２２】図２０のダミーセルの動作点設計指針を示す
図。
【図２３】第９の実施形態に係わる強誘電体メモリのセ
ルブロック，セルアレイ，センスアンプ構成を示す回路
図。
【図２４】第１０の実施形態に係わる、複数の強誘電体
メモリアレイと複数のセンスアンプ配置例を示す図。
【図２５】第１１の実施形態に係わるメモリチップ構
成，ロジック混載構成，ＲＦーＩＤカード構成を示す
図。
【図２６】第１２の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図２７】図２６の具体的な動作例を示す信号波形図。
【図２８】第１３の実施形態に係わる強誘電体メモリの
ブロック構成のレイアウトを示す平面図。
【図２９】図２８（ａ）の増幅トランジスタとブロック
書き込み選択トランジスタ部分の拡大レイアウト図。
【図３０】図２９のレイアウトの一部の層のレイアウト
を示す図。
【図３１】図２９のレイアウトの一部の層のレイアウト
を示す図。
【図３２】図２９のレイアウトの一部の層のレイアウト
を示す図。
【図３３】図２８（ｂ）の増幅トランジスタとブロック
書き込み選択トランジスタ部分の拡大レイアウト図。
【図３４】図２９のレイアウトの一部の層のレイアウト
を示す図。
【図３５】図２９のレイアウトの一部の層のレイアウト
を示す図。
【図３６】図２９のレイアウトの一部の層のレイアウト
を示す図。
【図３７】図２８（ａ）（ｂ）に共通のプレート選択ト
ランジスタとプレート線の部分の拡大レイアウト図。
【図３８】図３７のレイアウトの一部の層のレイアウト
を示す図。
【図３９】図３７のレイアウトの一部の層のレイアウト
を示す図。
【図４０】第１４の実施形態に係わる強誘電体メモリの
ブロック構成を示す断面図。
【図４１】第１４の実施形態に係わる強誘電体メモリの
ブロック構成を示す断面図。
【図４２】第１４の実施形態に係わる強誘電体メモリの
ブロック構成を示す断面図。
【図４３】第１４の実施形態に係わる強誘電体メモリの
ブロック構成を示す断面図。
【図４４】第１５の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図４５】図４４の具体的な動作例を示す信号波形図。
【図４６】図４４の具体的な動作例を示す信号波形図。
【図４７】第１６の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図４８】図４７の具体的な動作例を示す信号波形図。
【図４９】図４７の具体的な動作例を示す信号波形図。
【図５０】第１７の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図５１】第１７の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図５２】第１８の実施形態に係わる強誘電体メモリの
ブロック構成のレイアウト図。
【図５３】図５２のレイアウト図の一部レイヤ層を示す
図。
【図５４】図５２のレイアウト図の一部レイヤ層を示す
図。
【図５５】第１９の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図５６】図５５の具体的な動作例を示す信号波形図。
【図５７】図５５の具体的な動作例を示す信号波形図。
【図５８】第２０の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図５９】図５８の具体的な動作例を示す信号波形図。
【図６０】第２１の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図６１】図６０の具体的な動作例を示す信号波形図。
【図６２】図６０の具体的な動作例を示す信号波形図。
【図６３】第２２の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図６４】図６３の具体的な動作例を示す信号波形図。
【図６５】第２３の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図６６】第２３の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図６７】第２３の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図６８】第２３の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図６９】第２３の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図７０】第２３の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図７１】第２３の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図７２】第２３の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図７３】第２３の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図７４】第２３の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図７５】第２３の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図７６】第２３の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図７７】第２３の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図７８】第２３の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図７９】第２４の実施形態に係わる強誘電体メモリの
ブロック構成のレイアウトを示す平面図。
【図８０】図７９のレイアウトの一部の層のレイアウト
を示す図。
【図８１】図７９のレイアウトの一部の層のレイアウト
を示す図。
【図８２】第２５の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図８３】図８２の具体的な動作例を示す信号波形図。
【図８４】第２６の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図８５】図８４の具体的な動作例を示す信号波形図。
【図８６】第２７の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図８７】第２８の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図８８】図８７の具体的な動作例を示す信号波形図。
【図８９】図８７の具体的な動作例を示す信号波形図。
【図９０】図８７の具体的な動作例を示す信号波形図。
【図９１】図８７の具体的な動作例を示す信号波形図。
【図９２】第２９の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図９３】図９２の具体的な動作例を示す信号波形図。
【図９４】第３０の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図９５】図９４の具体的な動作例を示す信号波形図。
【図９６】第３１の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図９７】図９６の具体的な動作例を示す信号波形図。
【図９８】第３２の実施形態に係わる強誘電体メモリの
ブロック構成を示す回路図。
【図９９】図９８の具体的な動作例を示す信号波形図。
【図１００】第３３の実施形態に係わる強誘電体メモリ
のブロック構成を示す回路図。
【図１０１】図１００の具体的な動作例を示す信号波形
図。
【図１０２】第３４の実施形態に係わる強誘電体メモリ
のブロック構成を示す回路図。
【図１０３】図１０２の具体的な動作例を示す信号波形
図。
【図１０４】第３５の実施形態に係わる強誘電体メモリ
のブロック構成を示す回路図。
【図１０５】図１０４の具体的な動作例を示す信号波形
図。
【図１０６】第３６の実施形態に係わる強誘電体メモリ
のブロック構成を示す回路図。
【図１０７】図１０６の具体的な動作例を示す信号波形
図。
【図１０８】第３７の実施形態に係わる強誘電体メモリ
のブロック構成を示す回路図。
【図１０９】図１０８の具体的な動作例を示す信号波形
図。
【図１１０】第３８の実施形態に係わる強誘電体メモリ
のブロック構成を示す回路図。
【図１１１】第３８の実施形態に係わる強誘電体メモリ
のブロック構成を示す回路図。
【図１１２】第３９の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成のレイアウトを示す平面図。
【図１１３】図１１２のレイアウトの一部の層のレイア
ウトを示す図。
【図１１４】図１１２のレイアウトの一部の層のレイア
ウトを示す図。
【図１１５】図１１２のレイアウトの一部の層のレイア
ウトを示す図。
【図１１６】図１１２のレイアウトの一部の層のレイア
ウトを示す図。
【図１１７】第４０の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す断面図。
【図１１８】第４１の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１１９】図１１８の具体的な動作例を示す信号波形
図。
【図１２０】第４２の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１２１】第４３の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１２２】図１２１の具体的な動作例を示す信号波形
図。
【図１２３】第４４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１２４】第４４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１２５】第４５の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１２６】図１２５の具体的な動作例を示す信号波形
図。
【図１２７】第４６の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１２８】第４７の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１２９】図１２８の具体的な動作例を示す信号波形
図。
【図１３０】第４８の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１３１】第４８の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１３２】第４９の実施形態に係わる強誘電体メモリ
のブロック構成のレイアウトを示す平面図。
【図１３３】図１３２のレイアウトの一部の層のレイア
ウトを示す図。
【図１３４】図１３２のレイアウトの一部の層のレイア
ウトを示す図。
【図１３５】図１３２のレイアウトの一部の層のレイア
ウトを示す図。
【図１３６】第５０の実施形態に係わるＤＲＡＭのゲイ
ンセルブロック構成を示す回路図。
【図１３７】図１３６の具体的な動作例を示す信号波形
図。
【図１３８】図１３６の具体的な動作例を示す信号波形
図。
【図１３９】第５１の実施形態に係わるＤＲＡＭのゲイ
ンセルブロック構成を示す回路図。
【図１４０】第５２の実施形態に係わるＤＲＡＭのゲイ
ンセルブロック構成を示す回路図。
【図１４１】図１４０の具体的な動作例を示す信号波形
図。
【図１４２】第５３の実施形態に係わるＤＲＡＭのゲイ
ンセルブロック構成を示す回路図。
【図１４３】第５３の実施形態に係わるＤＲＡＭのゲイ
ンセルブロック構成を示す回路図。
【図１４４】第５４の実施形態に係わるＤＲＡＭのゲイ
ンセルブロック構成を示す回路図。
【図１４５】図１４４の具体的な動作例を示す信号波形
図。
【図１４６】図１４４の具体的な動作例を示す信号波形
図。
【図１４７】第５５の実施形態に係わるＤＲＡＭのゲイ
ンセルブロック構成を示す回路図。
【図１４８】第５６の実施形態に係わるＤＲＡＭのゲイ
ンセルブロック構成を示す回路図。
【図１４９】図１４８の具体的な動作例を示す信号波形
図。
【図１５０】第５７の実施形態に係わるＤＲＡＭのゲイ
ンセルブロック構成を示す回路図。
【図１５１】第５７の実施形態に係わるＤＲＡＭのゲイ
ンセルブロック構成を示す回路図。
【図１５２】第５８の実施形態に係わる強誘電体メモリ
のメモリセル構成を示す回路図。
【図１５３】第５９の実施形態に係わる強誘電体メモリ
のメモリセル構成のレイアウトを示す平面図。
【図１５４】図１５３のレイアウト平面図の一部レイア
ウト層を示す図。
【図１５５】図１５３のレイアウト平面図の一部レイア
ウト層を示す図。
【図１５６】第６０の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１５７】図１５６の具体的な動作例を示す信号波形
図。
【図１５８】第６１の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１５９】第６２の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１６０】図１５９の具体的な動作例を示す信号波形
図。
【図１６１】第６３の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１６２】図１６１の具体的な動作例を示す信号波形
図。
【図１６３】図１６１の具体的な動作例を示す信号波形
図。
【図１６４】図１６１の具体的な動作例を示す信号波形
図。
【図１６５】第６４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１６６】第６４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１６７】第６４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１６８】第６４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１６９】第６５の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１７０】図１６９の具体的な動作例を示す信号波形
図。
【図１７１】第６６の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１７２】第６６の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１７３】第６６の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１７４】第６６の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１７５】第６７の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１７６】図１７６の具体的な動作例を示す信号波形
図。
【図１７７】第６８の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１７８】図１７７の具体的な動作例を示す信号波形
図。
【図１７９】第６９の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１８０】第７０の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１８１】第７１の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１８２】第７２の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１８３】第７３の実施形態に係わる強誘電体メモリ
のメモリセル構成のレイアウトを示す平面図。
【図１８４】図１８３のレイアウト平面図の一部レイア
ウト層を示す図。
【図１８５】図１８３のレイアウト平面図の一部レイア
ウト層を示す図。
【図１８６】第７４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１８７】図１８６の具体的な動作例を示す信号波形
図。
【図１８８】第７５の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１８９】図１８８の具体的な動作例を示す信号波形
図。
【図１９０】第７６の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１９１】第７６の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１９２】第７６の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１９３】第７６の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１９４】第７６の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１９５】第７６の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１９６】第７７の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１９７】図１９６の具体的な動作例を示す信号波形
図。
【図１９８】第７８の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図１９９】第７８の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２００】第７８の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２０１】第７８の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２０２】第７９の実施形態に係わる強誘電体メモリ
のメモリセル構成のレイアウトを示す平面図。
【図２０３】図２０２のレイアウト平面図の一部レイア
ウト層を示す図。
【図２０４】第８０の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２０５】図２０４の具体的な動作例を示す信号波形
図。
【図２０６】第８１の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２０７】図２０６の具体的な動作例を示す信号波形
図。
【図２０８】第８２の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２０９】図２０８の具体的な動作例を示す信号波形
図。
【図２１０】第８３の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２１１】図２１０の具体的な動作例を示す信号波形
図。
【図２１２】第８４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２１３】第８４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２１４】第８４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２１５】第８４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２１６】第８４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２１７】第８４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２１８】第８４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２１９】第８４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２２０】第８４の実施形態に係わる強誘電体メモリ
のゲインセルブロック構成を示す回路図。
【図２２１】第８５の実施形態に係わるＤＲＡＭのゲイ
ンセルブロック構成を示す回路図。
【図２２２】図２２１の具体的な動作例を示す信号波形
図。
【図２２３】第８６の実施形態に係わるＤＲＡＭのゲイ
ンセルブロック構成を示す回路図。
【図２２４】第８６の実施形態に係わるＤＲＡＭのゲイ
ンセルブロック構成を示す回路図。
【図２２５】第８７の実施形態に係わるＤＲＡＭのゲイ
ンセルブロック構成のレイアウトを示す平面図。
【図２２６】図２２５のレイアウト平面図の一部レイア
ウト層を示す図。
【図２２７】図２２５のレイアウト平面図の一部レイア
ウト層を示す図。
【図２２８】図２２５のレイアウト平面図の一部レイア
ウト層を示す図。
【図２２９】図２２５のレイアウト平面図の一部レイア
ウト層を示す図。
【図２３０】従来の強誘電体メモリの構成を説明するた
めの図。
【図２３１】先願の強誘電体メモリの構成を説明するた
めの回路図と断面図。
【図２３２】先願の強誘電体メモリの動作例を説明する
ための図。
【図２３３】先願の強誘電体メモリのアレイ構成例を示
す回路図。
【図２３４】先願の強誘電体メモリのアレイ構成例を示
す回路図。
【図２３５】強誘電体膜を薄膜化した場合の特性の変化
を示す図。
【図２３６】従来の強誘電体メモリにおける、設計ルー
ルとビット線容量、セル分極量の要求量、可能実現量の
関係を示す図。
【図２３７】従来の自己増幅機能をもつ強誘電体メモリ
の一覧を説明するための図。
【符号の説明】
Ｑｉ…トランジスタ Ｃｉ…常誘電体キャパシタ ＣＦｉ…強誘電体キャパシタ ／ＳＢＬ，ＳＢＬ…サブビット線 ／ＢＬ，ＢＬ，／ＢＬｉ，ＢＬｉ…ビット線 ＷＬ，ＷＬｉ，ＷＬＡｉ，ＷＬＢｉ…ワード線 ＰＳＡ，ＰＳＢ，ＰＳＡｉ，ＰＳＢｉ…プレート選択信
号 ＢＳ０，ＢＳ１，ＢＳＸ０，ＢＳＸ１，ＢＳ…ブロック
書き込み選択信号 ＳＢＥ…サブブロック選択プリチャージ信号 ＶＳＢ…サブビット線プリチャージ電源 ／ＰＬＡ，ＰＬＡ，／ＰＬＢ，ＰＬＢ，／ＰＬ，ＰＬ ＰＬ（／ＢＬ），ＰＬ（ＢＬ）…プレート線 ＣＢ…ビット線容量 Ｐｒ…残留分極量 ＡＲ…アスペクト比 ＶＳＥ…増幅トランジスタ駆動用電源 ＳＥＮ…ｎＭＯＳセンスアンプ活性化信号 ／ＳＥＰ…ｐＭＯＳセンスアンプ活性化信号 ／ＥＱＬ…ビット線イコライズ信号 ＶＢＬ…ビット線プリチャージ電源 VBLH…ビット線のＨｉｇｈレベル ／ＤＱ，ＤＱ…データ線 ＣＳＬ…カラム選択線 φt0，φt1…センスアンプ−セルアレイ分離信号 ＶＤＷＬｉ…ダミーワード線 ＲＳＴ，ＲＳＴ…ダミーキャパシタリセット信号 ＣＤｉ…ダミーキャパシタ ／ＤＰＬ，ＤＰＬ…ダミープレート線 ／ＢＬＳＡ，ＢＬＳＡ…センスアンプ部のビット線 ＶＤＣ，ＶＡＣ…ＤＣ電源 ＶＤＳＥ…ダミーセル増幅トランジスタ用電源 Ｖss’…０Ｖ或いは電源 Ｖpp…昇圧電源 ／ＤＳＢＬ，ＤＳＢＬ…ダミーサブビット線 ＶＬ…固定電源 ＳＮ…ストレージノード ＡＡ…拡散層 ＧＣ…ゲート層 ＴＥ…上部電極層 ＢＥ…下部電極層 ＦＥ…強誘電体層 ＳＢＬ…サブビット線層 ＢＬ…ビット線層 ＡＡ−ＢＥ−Ｃ…拡散層−下部電極層間コンタクト ＡＡ−ＴＥ−Ｃ…拡散層−上部電極層間コンタクト ＧＣ−ＢＥ−Ｃ…ゲート層−下部電極層間コンタクト ＴＥ−ＢＬ−Ｃ…上部電極層−ビット線層間コンタクト ＢＥ−ＳＢＬ−Ｃ…下部電極−サブビット線層間コンタ
クト ＴＥ−ＳＢＬ−Ｃ…上部電極−サブビット線層間コンタ
クト ＳＢＬ−ＢＬ−Ｃ…サブビット線−ビット線間コンタク
ト

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】セルブロックを複数配設してメモリセルア
    レイを構成した半導体記憶装置であって、 前記セルブロックは、セルトランジスタと強誘電体キャ
    パシタを並列接続してなる不揮発性のメモリセルが複数
    個直列接続されたブロックユニットと、このブロックユ
    ニットの一端に入力端が接続され、出力端がビット線に
    接続された増幅回路とを具備してなることを特徴とする
    半導体記憶装置。
  2. 【請求項２】セルブロックを複数配設してメモリセルア
    レイを構成した半導体記憶装置であって、 前記セルブロックは、セルトランジスタと強誘電体キャ
    パシタを並列接続してなる不揮発性のメモリセルが複数
    個直列接続されたブロックユニットと、このブロックユ
    ニットの一端にゲート端子が接続され、ドレイン端子が
    ビット線に接続された増幅用トランジスタとを具備して
    なることを特徴とする半導体記憶装置。
  3. 【請求項３】セルブロックを複数配設してメモリセルア
    レイを構成した半導体記憶装置であって、 前記セルブロックは、セルトランジスタと強誘電体キャ
    パシタを並列接続してなる不揮発性のメモリセルが複数
    個直列接続されたブロックユニットと、このブロックユ
    ニットの一端にゲート端子が接続され、ドレイン端子が
    ビット線に接続された増幅用トランジスタと、前記ブロ
    ックユニットの一端にソース端子が接続され、ドレイン
    端子が前記ビット線に接続された書き込み用トランジス
    タとを具備してなることを特徴とする半導体記憶装置。
  4. 【請求項４】セルブロックを複数配設してメモリセルア
    レイを構成した半導体記憶装置であって、 前記セルブロックは、セルトランジスタと強誘電体キャ
    パシタを並列接続してなる不揮発性のメモリセルが複数
    個直列接続された第１，第２のブロックユニットと、第
    １のブロックユニットの一端にゲート端子が接続され、
    ドレイン端子が第２のビット線に接続された第１の増幅
    用トランジスタと、第１のブロックユニットの一端にソ
    ース端子が接続され、ドレイン端子が第１のビット線に
    接続された第１の書き込み用トランジスタと、第２のブ
    ロックユニットの一端にゲート端子が接続され、ドレイ
    ン端子が第１のビット線に接続された第２の増幅用トラ
    ンジスタと、第２のブロックユニットの一端にソース端
    子が接続され、ドレイン端子が第２のビット線に接続さ
    れた第２の書き込み用トランジスタとを具備してなるこ
    とを特徴とする半導体記憶装置。
  5. 【請求項５】セルブロックを複数配設してメモリセルア
    レイを構成した半導体記憶装置であって、 前記セルブロックは、セルトランジスタと強誘電体キャ
    パシタを並列接続してなる不揮発性のメモリセルが複数
    個直列接続された第１，第２，第３，第４のブロックユ
    ニットと、第１及び第３のブロックユニットの共通接続
    された各一端にゲート端子が接続され、ドレイン端子が
    第２のビット線に接続された第１の増幅用トランジスタ
    と、第１及び第３のブロックユニットの共通接続された
    前記一端にソース端子が接続され、ドレイン端子が第１
    のビット線に接続された第１の書き込み用トランジスタ
    と、第２及び第４のブロックユニットの共通接続された
    各一端にゲート端子が接続され、ドレイン端子が第１の
    ビット線に接続された第２の増幅用トランジスタと、第
    ２及び第４のブロックユニットの共通接続された前記一
    端にソース端子が接続され、ドレイン端子が第２のビッ
    ト線に接続された第２の書き込み用トランジスタとを具
    備してなることを特徴とする半導体記憶装置。
  6. 【請求項６】セルブロックを複数配設してメモリセルア
    レイを構成した半導体記憶装置であって、 前記セルブロックは、セルトランジスタと強誘電体キャ
    パシタを並列接続してなる不揮発性のメモリセルが複数
    個直列接続された第１，第２のブロックユニットと、第
    １及び第２のブロックユニットの共通接続された各一端
    にゲート端子が接続され、ドレイン端子がビット線に接
    続された増幅用トランジスタと、第１及び第２のブロッ
    クユニットの共通接続された各一端にソース端子が接続
    され、ドレイン端子が前記ビット線に接続された書き込
    み用トランジスタとを具備してなることを特徴とする半
    導体記憶装置。
  7. 【請求項７】ワード線をゲート端子に接続したセルトラ
    ンジスタに強誘電体キャパシタを並列接続して不揮発性
    のメモリセルを構成し、 前記メモリセルを複数個直列接続したブロックユニット
    と少なくとも１つの選択トランジスタを直列接続してセ
    ルブロックを構成し、 前記複数のセルブロックと、各セルブロックの一端が表
    面に接続されるサブビット線と、該サブビット線に入力
    端が接続され、出力端がビット線に接続される増幅回路
    とを含んでセルセグメントを構成し、 前記ビット線の複数本と、該ビット線の各々に接続され
    る複数のセルセグメントとをワード線方向に配設してメ
    モリセルアレイを構成してなることを特徴とする半導体
    記憶装置。
  8. 【請求項８】ワード線をゲート端子に接続したセルトラ
    ンジスタに強誘電体キャパシタを並列接続して不揮発性
    のメモリセルを構成し、 前記メモリセルを複数個直列接続したブロックユニット
    と少なくとも１つの選択トランジスタを直列接続してそ
    れぞれ複数の第１，第２のセルブロックを構成し、 第１，第２のセルブロックと、第１のセルブロックの各
    一端に接続される第１のサブビット線と、第２のセルブ
    ロックの各一端に接続される第２のサブビット線と、第
    １のサブビット線にゲート端子が接続され、ドレイン端
    子が第２のビット線に接続された第１の増幅用トランジ
    スタと、第１のサブビット線にソース端子が接続され、
    ドレイン端子が第２のビット線と対を成す第１のビット
    線に接続された第１の書き込み用トランジスタと、第２
    のサブビット線にゲート端子が接続され、ドレイン端子
    が第１のビット線に接続された第２の増幅用トランジス
    タと、第２のサブビット線にソース端子が接続され、ド
    レイン端子が第２のビット線に接続された第２の書き込
    み用トランジスタとを含んでセルセグメントを構成し、 第１及び第２のビット線の複数対と、該ビット線対に接
    続される複数のセルセグメントとをワード線方向に配設
    してメモリセルアレイを構成してなることを特徴とする
    半導体記憶装置。
  9. 【請求項９】ワード線をゲート端子に接続したセルトラ
    ンジスタに強誘電体キャパシタを並列接続して不揮発性
    のメモリセルを構成し、 前記メモリセルを複数個直列接続したブロックユニット
    と少なくとも１つの選択トランジスタを直列接続してそ
    れぞれ複数の第１，第２のセルブロックを構成し、 第１，第２のセルブロックと、第１のセルブロックの各
    一端に接続される第１のサブビット線と、第２のセルブ
    ロックの各一端に接続される第２のサブビット線と、第
    １のサブビット線にゲート端子が接続され、ドレイン端
    子が第１のビット線に接続された第１の増幅用トランジ
    スタと、第１のサブビット線にソース端子が接続され、
    ドレイン端子が第１のビット線に接続された第１の書き
    込み用トランジスタと、第２のサブビット線にゲート端
    子が接続され、ドレイン端子が第１のビット線と対を成
    す第２のビット線に接続された第２の増幅用トランジス
    タと、第２のサブビット線にソース端子が接続され、ド
    レイン端子が第２のビット線に接続された第２の書き込
    み用トランジスタとを含んでセルセグメントを構成し、 第１及び第２のビット線の複数対と、該ビット線対に接
    続される複数のセルセグメントとをワード線方向に配設
    してメモリセルアレイを構成してなることを特徴とする
    半導体記憶装置。
  10. 【請求項１０】ワード線にゲート端子が接続され、ドレ
    イン端子がサブビット線に接続されたセルトランジスタ
    と、このセルトランジスタのソース端子に一端が接続さ
    れ、他端がプレート線に他端を接続された強誘電体キャ
    パシタとから１個の不揮発性メモリセルを構成し、 前記サブビット線と、該サブビット線に複数接続される
    前記メモリセルと、前記サブビット線に入力端が接続さ
    れ、出力端がビット線に接続された増幅回路とを含んで
    セルセグメントを構成し、 前記ビット線の複数本と、該ビット線の各々に接続され
    る複数のセルセグメントとをワード線方向に配設してメ
    モリセルアレイを構成してなることを特徴とする半導体
    記憶装置。
  11. 【請求項１１】ワード線にゲート端子が接続され、ドレ
    イン端子が第１或いは第２のサブビット線に接続されセ
    ルトランジスタと、このセルトランジスタのソース端子
    に一端が接続され、他端がプレート線に接続された強誘
    電体キャパシタとから１個の不揮発性メモリセルを構成
    し、 第１及び第２のサブビット線と、第１のサブビット線の
    各々に接続される複数の前記メモリセルと、第２のサブ
    ビット線の各々に接続される前記複数のメモリセルと、
    第１のサブビット線にゲート端子が接続され、ドレイン
    端子が第２のビット線に接続された第１の増幅用トラン
    ジスタと、第１のサブビット線にソース端子が接続さ
    れ、ドレイン端子が第２のビット線と対を成す第１のビ
    ット線に接続された第１の書き込み用トランジスタと、
    第２のサブビット線にゲート端子が接続され、ドレイン
    端子が第１のビット線に接続された第２の増幅用トラン
    ジスタと、第２のサブビット線にソース端子が接続さ
    れ、ドレイン端子が第２のビット線に接続された第２の
    書き込み用トランジスタとを含んでセルセグメントを構
    成し、 第１及び第２のビット線の複数対と、該ビット線対に接
    続される複数のセルセグメントとをワード線方向に配設
    してメモリセルアレイを構成してなることを特徴とする
    半導体記憶装置。
  12. 【請求項１２】ワード線にゲート端子が接続され、ドレ
    イン端子が第１或いは第２のサブビット線に接続されセ
    ルトランジスタと、このセルトランジスタのソース端子
    に一端が接続され、他端がプレート線に接続された強誘
    電体キャパシタとから１個の不揮発性メモリセルを構成
    し、 第１及び第２のサブビット線と、第１のサブビット線の
    各々に接続される複数の前記メモリセルと、第２のサブ
    ビット線の各々に接続される前記複数のメモリセルと、
    第１のサブビット線にゲート端子が接続され、ドレイン
    端子が第１のビット線に接続された第１の増幅用トラン
    ジスタと、第１のサブビット線にソース端子が接続さ
    れ、ドレイン端子が第１のビット線に接続された第１の
    書き込み用トランジスタと、第２のサブビット線にゲー
    ト端子が接続され、ドレイン端子が第１のビット線と対
    を成す第２のビット線に接続された第２の増幅用トラン
    ジスタと、第２のサブビット線にソース端子が接続さ
    れ、ドレイン端子が第２のビット線に接続された第２の
    書き込み用トランジスタとを含んでセルセグメントを構
    成し、 第１及び第２のビット線の複数対と、該ビット線対に接
    続される複数のセルセグメントとをワード線方向に配設
    してメモリセルアレイを構成してなることを特徴とする
    半導体記憶装置。
  13. 【請求項１３】ワード線にゲート端子が接続され、ドレ
    イン端子がサブビット線に接続されたセルトランジスタ
    と、このセルトランジスタのソース端子に一端が接続さ
    れ、他端がプレート線に接続された常誘電体キャパシタ
    とから１個のメモリセルを構成し、 前記サブビット線と、該サブビット線に複数接続される
    前記メモリセルと、前記サブビット線に入力端が接続さ
    れ、出力端がビット線に接続された増幅回路とを含んで
    セルセグメントを構成し、 前記ビット線の複数本と、該ビット線の各々に接続され
    る複数のセルセグメントとをワード線方向に配設してメ
    モリセルアレイを構成してなることを特徴とする半導体
    記憶装置。
  14. 【請求項１４】ワード線にゲート端子が接続され、ドレ
    イン端子が第１或いは第２のサブビット線に接続された
    セルトランジスタと、このセルトランジスタのソース端
    子に一端が接続され、他端がプレート線に接続された常
    誘電体キャパシタとから１個のメモリセルを構成し、 第１及び第２のサブビット線と、第１のサブビット線の
    各々に接続される複数の前記メモリセルと、第２のサブ
    ビット線の各々に接続される複数の前記メモリセルと、
    第１のサブビット線にゲート端子が接続され、ドレイン
    端子が第２のビット線に接続された第１の増幅用トラン
    ジスタと、第１のサブビット線にソース端子が接続さ
    れ、ドレイン端子が第２のビット線と対を成す第１のビ
    ット線に接続された第１の書き込み用トランジスタと、
    第２のサブビット線にゲート端子が接続され、ドレイン
    端子が第１のビット線に接続された第２の増幅用トラン
    ジスタと、第２のサブビット線にソース端子が接続さ
    れ、ドレイン端子が第２のビット線に接続された第２の
    書き込み用トランジスタとを含んでセルセグメントを構
    成し、 第１及び第２のビット線の複数対と、該ビット線対に接
    続される複数のセルセグメントとをワード線方向に配設
    してメモリセルアレイを構成してなることを特徴とする
    半導体記憶装置。
  15. 【請求項１５】ワード線にゲート端子が接続され、ドレ
    イン端子が第１或いは第２のサブビット線に接続された
    セルトランジスタと、このセルトランジスタのソース端
    子に一端が接続され、他端がプレート線に接続された常
    誘電体キャパシタとから１個のメモリセルを構成し、 第１及び第２のサブビット線と、第１のサブビット線の
    各々に接続される複数の前記メモリセルと、第２のサブ
    ビット線の各々に接続される前記複数のメモリセルと、
    第１のサブビット線にゲート端子が接続され、ドレイン
    端子が第１のビット線に接続された第１の増幅用トラン
    ジスタと、第１のサブビット線にソース端子が接続さ
    れ、ドレイン端子が第１のビット線に接続された第１の
    書き込み用トランジスタと、第２のサブビット線にゲー
    ト端子が接続され、ドレイン端子が第１のビット線と対
    を成す第２のビット線に接続された第２の増幅用トラン
    ジスタと、第２のサブビット線にソース端子が接続さ
    れ、ドレイン端子が第２のビット線に接続された第２の
    書き込み用トランジスタとを含んでセルセグメントを構
    成し、 第１及び第２のビット線の複数対と、該ビット線対に接
    続される複数のセルセグメントとをワード線方向に配設
    してメモリセルアレイを構成してなることを特徴とする
    半導体記憶装置。
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