KR100317241B1 - 강유전체 커패시터 및 그 제조 방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 153
- 238000000034 method Methods 0.000 title claims abstract description 65
- 239000004065 semiconductor Substances 0.000 claims abstract description 72
- 230000008569 process Effects 0.000 claims abstract description 34
- 239000000463 material Substances 0.000 claims abstract description 28
- 238000001020 plasma etching Methods 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 87
- 239000011229 interlayer Substances 0.000 claims description 51
- 239000000758 substrate Substances 0.000 claims description 38
- 238000002955 isolation Methods 0.000 claims description 10
- 239000012141 concentrate Substances 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000012535 impurity Substances 0.000 description 9
- 239000004020 conductor Substances 0.000 description 6
- 230000010287 polarization Effects 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000693 micelle Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000010948 rhodium Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005621 ferroelectricity Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
여기에 개시되는 발명은 강유전체 반도체 장치에 관한 것이다. 셀어레이 영역을 둘러싸는 더미셀 영역을 정의하고, 더미셀 영역에 더미 커패시터 패턴을 셀어레이 영역에 강유전체 커패시터가 형성될 때 동시에 형성한다. 이에 따라 강유전체 커패시터 형성을 위한 하부전극, 강유전물질 그리고 상부전극 플라즈마 식각공정에서 발생되는 식각 손상 및 차징 현상이 셀어레이를 둘러싸는 더미셀 영역에 형성되는 더미 커패시터 패턴에 상대적으로 많이 발생되고 셀어레이 영역에 형성되는 강유전체 셀 커패시터에는 거의 발생되지 않는다. 따라서, 셀어레이 영역 전체에 걸쳐 각 셀 당 안정적인 강유전체 커패시터 특성을 얻을 수 있으며, 신뢰성 있는 소자 동작특성을 확보할 수 있다.
Description
본 발명은 강유전체 반도체 장치에 관한 것으로서, 좀 더 구체적으로는 강유전체 커패시터 및 그 제조 방법에 관한 것이다. 셀어레이 영역을 둘러싸는 더미셀 영역을 정의하고 여기에 더미 커패시터를 형성함으로써, 셀어레이 영역에 강유전체 커패시터 형성을 위한 플라즈마 식각시 강유전물질막의 플라즈마 손상 및 차징 (charging) 현상을 셀어레이 영역을 둘러싸는 더미셀 영역의 더미 커패시터에 발생되게 하고 셀영역에는 발생되지 않게 한다.
현제의 데이터 처리 시스템은, 메모리에 저장된 정보에 대한 빠른 접근 (access)을 위해서는 수시로(random) 접근이 가능하여야 한다. 반도체 산업에 있어서 기억소자는 빠른 동작 속도를 요구하며 이러한 상황으로 인해 강유전체 기억소자(ferroelectric random access memory)에 대한 연구가 활발히 이루어 졌다. 주지하는 바와 같이, 이러한 강유전체 기억소자는 불휘발성 특성을 가지고 있는데, 이러한 불휘발성 특성은 커패시터 전극들 사이에 강유전막을 구비하고 있어서 가능하다. 이러한 강유전막은 서로 다른 두 개의 안정된 분극 상태를 가지는데, 인가된 전압에 대해 분극 상태를 나타내는 그래프에서 잘 알려진 특징적인 히스테레시스(hysteresis) 루프를 나타낸다. 상기 강유전체 기억 소자의 히스테레시스 루프 특성은 여러 공정 변수에 따라 그 특성이 변하게 된다.
강유전체 기억소자 제조 공정은 강유전체 전극물질 및 강유전체 전극 사이에 형성된 강유전물질막을 일정한 패턴에 따라 플라즈마 식각하여 강유전체 커패시터를 형성하는 공정을 포함한다. 이러한 플라즈마 식각 공정에서 플라즈마에 노출된 막질이 차징(charging)되는 현상은 잘 알려진 사실이다. 강유전체 기억소자 공정에 있어서, 일반적으로 커패시터 스택 (capacitor stack)에 대한 플라즈마 식각시 강유전체 셀이 플라즈마 상태에 노출이 되면 강유전물질의 강유전성(히스테레시스 루프 특성)이 열화되는 경향을 보이게 된다. 본 발명자들은, 강유전체 메모리 장치 공정에서 셀어레이를 형성하고 강유전체 커패시터 형성을 위해 커패시터 스택 플라즈마 식각을 할 경우, 플라즈마 특성상 로딩 효과(loading effect) 때문에 셀어레이의 외각 에 있는 커패시터 스택에 셀어레이 내부에 있는 커패시터 스택보다 높은 플라즈마 전위가 발생하게 되어 플라즈마에 의한 식각 손상(damage)을 상대적으로 훨씬 많이 받게 되는 것을 알았다.
이러한 셀어레이 영역의 최외각 부위의 셀에 가해지는 플라즈마 손상으로 인해 도1에 나타난 바와 같이 셀어레이 외각 셀과 내부 셀은 강유전체의 특성이 상이한 모습을 나타낸다. 즉 분극값을 비교하여 보면 셀어레이 영역의 외각 셀이 내부 셀 보다 훨씬 작은 값을 가지게된다. 따라서 셀어레이 영역 전체에 걸쳐 안정적인 강유전체 커패시터 특성을 확보할 수 없으며, 신뢰성 있는 소자의 동작특성을 기할 수 없다.
이러한 셀어레이 영역의 외각 셀에 작용하는 손상은 두 가지 관점에서 원인을 찾을 수 있다. 첫 번째는 식각시 플라즈마에 의한 외각 셀에 강유전체 손상층의 생성이고 두 번째는 식각시 플라즈마에 의한 커패시터 스택의 차징(charging)에 의한 것이다. 이 두 경우 모두 강유전물질의 두 개의 안정된 분극 상태를 어느 한 상태로 고착시키고, 분극값의 감소를 야기하고 이로 인해 셀 동작이 되지 않게 된다.
따라서, 강유전체 커패시터 스택 식각시 셀어레이를 구성하는 강유전 커패시터의 강유전물질의 특성 변화를 방지할 수 있는 방법이 절실히 필요로 된다.
이에 따라 본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 본 발명이 이루고자 하는 기술적 과제는 강유전체 커패시터 형성에 있어서, 셀어레이 영역의 외각 부에 형성되는 강유전체 커패시터의 특성 열화를 방지하고 셀어레이 영역 전체에 걸쳐 안정적이 강유전체 커패시터 특성을 가지는 강유전체 커패시터 형성 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 안정적인 강유전체 특성을 가지는 강유전체 기억소자를 제공하는 데 있다.
도1은 플라즈마 식각 공정시 셀어레이 영역 최외각 부의 강유전체 셀 커패시터에 발생되는 플라즈마 손상 및 차징으로 인한 강유전체 셀 커패시터의 강유전 특성 열화를 셀어레이 영역 내부의 강유전체 셀 커패시터 특성과 비교하는 그래프;
도2는 본 발명에 따른 다수의 셀어레이 및 이를 둘러싸는 더미셀 영역을 가지는 반도체 칩의 개략적인 평면도;
도3은 도2의 A로 표시된 부분을 확대한 것으로서, 본 발명의 제1실시예에 따른 강유전체 커패시터 형성이 완료된 반도체 칩을 개략적으로 나타내는 도면;
도4a 내지 도4d는 도3의 3A-3A'라인에 대응하는 단면도로서 본 발명의 제1실시예에 따른 강유전체 커패시터 형성 방법을 공정순서에 따라 개략적으로 나타내는 도면;
도5는 도2의 A로 표시된 부분을 확대한 것으로서, 본 발명의 제2실시예에 따른 강유전체 커패시터 형성이 완료된 반도체 칩을 개략적으로 나타내는 도면; 그리고,
도6a 내지 도6d는 도5의 5A-5A'라인에 대응하는 단면도로서 본 발명의 제2실시예에 따른 강유전체 커패시터 형성 방법을 공정순서에 따라 개략적으로 나타내는도면이다.
*도면의 주요 부분에 대한 부호의 설명
100 : 반도체 칩 120a-b : 셀어레이 영역의 활성영역
120c : 더미셀 영역의 가드 링 140a-d : 게이트 라인(워드 라인)
160,200 : 층간절연막 180a-b : 비트라인
220a-d : 셀영역의 콘택 플러그 220e : 더미셀 영역의 콘택 플러그
320a-d : 셀영역의 강유전체 커패시터
320e : 더미셀 영역의 더미 커패시터 패턴
본 발명의 목적을 달성하기 위한 바람직한 공정 구성에 따르는 강유전체 커패시터 형성 방법은, 셀어레이 영역의 외각을 둘러싸는 더미셀 영역을 정의하고, 상기 더미셀 영역에 더미 커패시터 패턴을 상기 셀영역에 강유전체 커패시터를 형성할 때 동시에 형성하여 플라즈마 식각 공정의 로딩 효과를 상기 더미 커패시터 패턴에 한정되게 하는 것을 특징으로 한다.
좀 더 구체적으로, 상기 기술적 과제 및 다른 기술적 과제를 달성하기 위하여 본 발명에 따르면, 셀어레이 영역과 상기 셀어레이 영역의 외각에 더미셀 영역이 정의된 반도체 기판이 준비된다. 소자분리공정을 진행하여 상기 셀어레이 영역의 반도체 기판 내에 제1활성영역을 정의한다. 상기 반도체 기판 전면에 층간절연막을 형성한다. 상기 층간절연막을 뚫고 상기 제1활성영역에 전기적으로 연결되는 제1콘택 플러그를 형성한다. 상기 층간절연막 전면에 강유전체 하부전극막, 강유전물질막 그리고 강유전체 상부전극막을 차례로 형성하여 강유전체 커패시터 스택을 형성한다. 상기 강유전체 커패시터 스택을 식각하여 상기 셀어레이 영역 및 상기 더미셀 영역에 상기 제1콘택 플러그에 전기적으로 연결되는 강유전체 커패시터 및 더미 강유전체 커패시터를 각각 형성한다.
상기 소자자분리 공정은, 상기 제1활성영역을 정의할 때에 상기 더미셀 영역의 반도체 기판 내에 제2활성영역을 동시에 더 정의하고, 또한 상기 제1콘택 플러그를 형성할 때에 상기 층간절연막을 뚫고 상기 더미셀 영역의 제2활성영역에 전기적으로 연결되는 제2콘택 플러그를 동시에 더 형성할 수 있으며, 이때 상기 더미 강유전체 커패시터는 상기 제2콘택 플러그에 전기적으로 연결되도록 형성된다. 이로 인해, 플라즈마 식각시 야기되는 차징 현상에 의해 상기 더미 강유전체 커패시터에 발생되는 전하가 상기 제2콘택 플러그를 통해 상기 제2활성영역 쪽으로 빠져나갈 수 있게 된다.
상기 반도체 기판 전면에 층간절연막을 형성하는 단계는, 상기 셀어레이 영역의 상기 제1활성영역 상에 트랜지스터를 형성하는 단계와, 상기 트랜지스터를 절연하기 위해 상기 반도체 기판 상에 제1절연막을 형성하는 단계와, 상기 제1절연막 상에 상기 제1활성영역의 소정 부분에 전기적으로 연결되는 비트라인을 형성하는 단계와, 그리고 상기 비트라인을 포함하여 상기 제1절연막 상에 제2절연막을 형성하는 단계를 포함하여 이루어지고, 상기 비트라인은 상기 제1절연막을 뚫고 상기 트랜지스터 일측의 제1활성영역에, 상기 제1콘택 플러그는 상기 제2 및 제1절연막을 뚫고 상기 트랜지스터 타측의 제1활성영역에 각각 전기적으로 연결된다.
또한 이 경우에 있어서도, 상기 소자자분리 공정은, 상기 제1활성영역 정의할 때에 상기 더미셀 영역의 반도체 기판 내에 제2활성영역을 동시에 더 정의하고, 상기 제1콘택 플러그를 형성할 때에 상기 제2 및 제1 절연막을 뚫고 상기 더미셀 영역의 제2활성영역에 전기적으로 연결되는 제2콘택 플러그를 동시에 더 형성할 수 있으며, 이때 상기 더미 강유전체 커패시터는 상기 제2콘택 플러그에 전기적으로 연결되도록 형성된다. 이로 인해, 플라즈마 식각시 야기되는 차징 현상에 의해 상기 더미 강유전체 커패시터에 발생되는 전하가 상기 제2콘택 플러그를 통해 상기 제2활성영역 쪽으로 빠져나갈 수 있게 된다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 강유전체 기억소자는 셀어레이 영역 및 상기 셀어레이 영역의 외각에 더미셀 영역이 각각 정의된 반도체 기판과, 상기 셀어레이 영역의 반도체 기판 내에 형성된 제1활성영역과, 상기 반도체 기판 전면에 형성된 층간절연막과, 상기 층간절연막을 뚫고 상기 제1활성영역에 전기적으로 연결된 제1콘택 플러그와, 그리고 상기 셀어레이 영역의 층간절연막 상에 상기 제1콘택 플러그에 전기적으로 연결되도록 형성된 강유전체 커패시터와 상기 더미셀 영역의 층간절연막 상에 형성된 더미 강유전체 커패시터를 포함한다. 이때, 상기 강유전체 커패시터 및 더미 강유전체 커페시터는 상기 층간절연막 상에 형성된 커패시터 하부전극, 상기 하부전극 상에 형성된 강유전물질, 그리고 상기 강유전물질 상에 형성된 커패시터 상부전극으로 이루어지며, 상기 강유전체 커패시터의 하부전극은 상기 제1콘택 플러그에 전기적으로 연결된다.
상기 강유전체 기억소자는, 상기 더미셀 영역의 반도체 기판 내에 제2활성영역 및 상기 층간절연막을 뚫고 상기 제2활성영역에 전기적으로 연결된 제2콘택 플러그를 더 포함할 수 있으며, 이때, 상기 더미 강유전체 커패시터는 상기 제2콘택 플러그에 전기적으로 연결되며, 이에 따라 상기 제2활성영역과 상기 더미 강유전체 커패시터 사이에 전류 통로가 형성된다.
상기 층간절연막은, 상기 제1활성영역 상에 형성된 트랜지스터와, 상기 트랜지스터 및 상기 반도체 기판 상에 형성된 제1절연막과, 상기 제1절연막 상에 형성된 비트라인과, 그리고 상기 비트라인 및 상기 제1절연막 상에 형성된 제2절연막을 더 포함할 수 있으며, 이때 상기 비트라인은 상기 제1절연막을 뚫고 상기 트랜지스터 일측의 제1활성영역에, 상기 제1콘택 플러그는 상기 제2 및 제1절연막을 뚫고 상기 트랜지스터 타측의 제1활성영역에 각각 전기적으로 연결된다. 또한 이 경우에도, 상기 더미셀 영역의 반도체 기판 내에 제2활성영역 및 상기 제2 및 제1절연막을 뚫고 상기 제2활성영역에 전기적으로 연결되는 제2콘택 플러그를 더 포함할 수 있으며, 이때, 상기 더미 강유전체 커패시터는 상기 제2콘택 플러그에 전기적으로 연결되며, 이에 따라 상기 제2활성영역과 전류 통로가 형성된다.
상기 기술적 과제 및 다른 기술적 과제를 해결하기 위한 강유전체 커패시터 형성 방법은, 반도체 기판 상에 셀어레이 영역과 상기 셀어레이 영역의 외각에 더미셀 영역을 정의하는 단계와, 소자분리공정을 진행하여 상기 셀어레이 영역의 반도체 기판 내에 제1활성영역을 정의하는 단계와, 상기 제1활성영역 상에 트랜지스터를 형성하는 단계와, 상기 트랜지스터를 포함하여 상기 반도체 기판 전면에 제1절연막을 형성하는 단계와, 상기 제1절연막 상에 상기 트랜지스터 일측의 제1활성영역에 전기적으로 연결되는 비트라인을 형성하는 단계와, 상기 비트라인을 포함하여 상기 제1절연막 상에 제2절연막을 형성하는 단계와, 상기 제2 및 제1절연막을 뚫고 상기 트랜지스터 타측의 제1활성영역에 전기적으로 연결되는 제1콘택 플러그를 형성하는 단계와, 상기 제1콘택 플러그가 형성된 상기 제2절연막 전면에 강유전체 하부전극막, 강유전물질막 그리고 강유전체 상부전극막을 차례로 형성하여 강유전체 커패시터 스택을 형성하는 단계와, 상기 강유전체 커패시터 스택을 플라즈마 식각하여 상기 셀어레이 영역 및 상기 더미셀 영역의 제2 절연막 상에 상기 제1콘택플러그에 전기적으로 연결되는 강유전체 커패시터 및 더미 강유전체 커패시터를 형성하는 단계를 포함하되, 상기 플라즈마 식각에 기인하는 차징현상은 상기 더미셀 영역의 더미 강유전체 커패시터에 집중하는 것을 특징으로 한다.
상기 방법에 있어서, 상기 소자분리 공정은 상기 제1활성영역을 정의할 때에 상기 더미셀 영역의 반도체 기판 내에 제2활성영역을 동시에 더 정의하고, 상기 제1콘택 플러그를 형성할 때에 상기 제2 및 제1절연막을 뚫고 상기 더미셀 영역의 제2활성영역에 전기적으로 연결되는 제2콘택 플러그를 동시에 더 형성하며, 상기 더미 강유전체 커패시터는 상기 제2콘택 플러그에 전기적으로 연결되도록 형성되는 것을 특징으로 하되, 상기 플라즈마에 기인하는 차징 현상으로 상기 더미 강유전체 커패시터에 발생된 전하가 상기 제2콘택 플러그를 통해 상기 제2활성영역으로 빠져나가는 것을 특징으로 한다.
상술한 바와 같은 본 발명의 구성에 따르면, 플라즈마 식각 손상이 셀어레이 영역의 외각에 정의된 더미셀 영역의 커패시터에 집중되고, 셀어레이 영역의 커패시터에는 거의 발생되지 않는다. 따라서 셀어레이 영역 전체에 걸쳐 안정적인 강유전체 특성을 가지는 커패시터를 형성할 수 있다. 또한 더미셀 영역에 제2활성영역을 형성하고 여기에 제2콘택 플러그를 형성함으로써, 플라즈마 식각으로 더미셀 영역의 커패시터에 발생하는 전하가 상기 제2콘택 플러그(전류 통로)를 통해 제2활성영역 방향으로 빠져나갈 수 있어 플라즈마 식각 손상을 더 효과적으로 방지할 수 있다.
이하에서는 첨부되는 도면을 참조하여 본 발명의 바람직한 실시예를 상세히설명한다. 제시되는 도면에서는 설명의 명확화 및 도의 간략화를 위해 형성되는 막질 또는 영역이 다소 과장되게 막질의 두께나 영역의 크기가 도시되어 있다.
본 발명은 강유전체 반도체 장치에 관한 것으로서, 좀 더 구체적으로는 강유전체를 이용한 기억소자 및 그 제조 방법에 관한 것이다. 본 발명에 따르면, 셀어레이 영역을 둘러싸도록 셀어레이 영역의 외각에 정의된 더미셀 영역에 더미 커패시터 패턴을 형성한다. 이에 따라 플라즈마 식각시, 플라즈마 손상 또는 이로 인한 차징 현상이 셀어레이 영역의 외각에 형성되는 강유전체 셀 커패시터의 강유전물질에 발생되지 않고 더미셀 영역에 형성되는 더미 커패시터 패턴의 강유전물질에 발생된다. 따라서 셀어레이 영역 전체를 통해 안정적인 강유전체 특성을 가지는 커패시터를 형성할 수 있다. 또한 차징 현상으로 더미셀 영역의 더미 커패시터 패턴에 발생하는 전하를 전류 통로를 통해 반도체 기판 방향으로 빠져나갈 수 있도록 하기 위해 더미셀 영역에 가드링(guard ring)으로 활성영역을 형성 할 수 있다.
도2는 본 발명에 따른 셀어레이 영역 및 이를 둘러싸는 더미셀 영역이 정의된 반도체 웨이퍼에 형성되는 수많은 반도체 칩(또는 다이) 중 임의의 하나 일부를 개략적으로 나타내는 도면이다. 구체적으로, 각 반도체 칩은 다수의 셀어레이 영역과 주변회로 영역(도시하지 않음) 및 상기 다수의 셀어레이 영역을 각각 둘러싸는 다수의 더미셀 영역으로 정의되어 있다. 상기 더미셀 영역에 상기 셀어레이 영역에서와 마찬가지로 강유전체 커패시터가 형성된다.
도3은 도2의 A로 표시된 굵은 실선 내부에 대응하는 본 발명의 제1실시예에 따른 셀어레이 주변을 나타내는 반도체 칩의 평면도이다. 도 4a내지 도4d는 본 발명의 제1실시예에 따른 강유전체 커패시터 형성방법을 공정 순서에 따라 도시한 도면으로서, 도3의 3A-3A' 라인에 대응하는 단면도이다. 도5는 도2의 A로 표시된 굵은 실선 내부에 대응하는 본 발명의 제2실시예에 따른 셀어레이 주변을 나타내는 반도체 칩의 평면도이다. 도6a내지 도6d는 본 발명의 제2실시예에 따른 강유전체 커패시터 형성방법을 공정 순서에 따라 도시한 도면으로서 도5의 5A-5A' 라인에 대응하는 단면도이다.
먼저 도3을 참조하면, 본 발명의 제1실시예에 의하면, 셀어레이 영역 및 그 외부에 더미셀 영역이 정의되어 있으며, 상기 셀어레이 영역에 다수의 강유전체 커패시터(320a-d, 320a2-d2)가 형성되어 있고, 여기에 연속하여 상기 더미셀 영역에도 강유전체 커패시터(320e,320e2,320a3-d3,320e3:이하에서는 '더미 커패시터 패턴'이라 한다)가 형성되어 있다. 그리고 셀어레이 영역의 경우 강유전체 커패시터(320a,320b,320c,320d)는 각 해당하는 활성영역(120a,120b, 120a2,120b2)에 각각 콘택 플러그(220a,220b,220c,220d)를 통해 전기적으로 연결되어 있다.
비록 본 도면에는 도시되지 않았지만, 셀어레이 영역에는 데이터의 읽기/쓰기를 위한 비트라인 및 워드라인이 형성되어 있고, 이러한 셀어레이 영역을 제어하고 구동하는 회로가 주변회로 영역에, 즉 더미셀 영역의 외부에 정의되어 있어 셀어레이 영역의 워드라인 및 비트라인과 소정의 패턴으로 연결되어 있다.
도4d는 도3의 3A-3A'라인을 따라 절취한 단면도로서, 본 발명의 제1실시예에 따르는 강유전체 기억소자는 셀어레이 영역 및 상기 셀어레이 영역의 외각에 더미셀 영역이 각각 정의된 반도체 칩(또는 반도체 기판 : 100)과, 상기 셀어레이 영역의 반도체 칩(100) 내에 형성된 제1활성영역(120a-b)과, 상기 반도체 칩(100) 전면에 형성된 층간절연막(160,200)과, 상기 층간절연막(160,200)을 뚫고 상기 제1활성영역(120a-b)에 전기적으로 연결된 제1콘택 플러그(220a-d)와 그리고 상기 셀어레이 영역의 층간절연막 상에 상기 콘택 플러그(220a-d)에 전기적으로 연결되도록 형성된 강유전체 커패시터(320a-d)와 상기 더미셀 영역의 층간절연막 상에 형성된 더미 강유전체 커패시터(320e)를 포함한다.
상술한 바와 같이 도3 및 도4d에 따르면, 플라즈마 손상 및 차징 현상이 일어나기 쉬운 셀어레이 영역 최외각 부에 형성되는 강유전체 커패시터(320d,320a2-d2)에 연속하여 더미셀 영역에 더미 커패시터 패턴(320e,320e2,320a3-e3)이 형성되어 셀어레이의 최외각 부분을 구성하기 때문에, 플라즈마 손상 및 차징이 더미영역의 더미 커패시터 패턴인 더미 강유전체 커패시터에 집중하고 셀어레이 영역의 최외각 셀 커패시터에는 거의 발생하지 않게된다. 따라서, 셀어레이 영역 전체에 걸쳐 안정적인 강유전체 특성을 나타내는 강유전체 커패시터를 형성할 수 있고, 신뢰성 있는 소장의 동작특성을 확보할 수 있다.
이하에서는 도4a 내지 도4d를 참조하여 도3에 나타난 본 발명의 제1실시예에 따른 강유전체 커패시터 형성 방법을 설명한다. 셀어레이 영역 및 더미셀 영역을 가지는 반도체 칩(100), 예를 들면 P-형 반도체 칩이 준비된다. 다음 소자간 분리를 위한 산화막 공정을 진행하여 활성영역(120a,120b)을 셀어레이 영역의 상기 반도체 칩(100) 내에 정의한다. 예를 들면 상기 소자 분리 공정은 LOCOS(LOCalo Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법 등을 사용할 수있다. 다음 상기 각 활성영역(120a,120b) 상에 각각 한 쌍의 게이트 전극 (140a,140b 및 140c,140d)을 형성한다. 상기 게이트 전극은 폴리실리콘, 금속 실리사이드막 또는 이들의 조합막으로 형성될 수 있다.
도시되지 않았지만 상기 게이트 전극과 상기 반도체 칩 사이에는 이들을 절연시키기 위한 게이트 절연막이 형성되어 있다. 그리고 통상적인 이온 주입공정을 진행하여 상기 각 게이트 전극 양측의 활성영역 내에 불순물 영역을 형성한다. 이때 주입되는 이온은 상기 P-형 반도체 칩(100)과 다른 불순물 즉 N-형 불순물이다. 상기 이온 주입으로 상기 각 활성영역은 세부분으로 나누어지며, 상기 게이트 전극 사이(즉,140a 및 140b, 그리고 140c 및 140d)의 활성영역은 공통 드레인 영역에 해당하고 상기 공통 드레인 영역 양측의 활성영역은 각각 소스 영역에 해당한다. 즉 상기 소스 영역, 공통 드레인 영역 및 게이트 전극이 하나의 트랜지스터를 구성하며 도면에는 4개의 트랜지스터가 형성되어 있다. 상기 트랜지스터의 게이트 전극은 워드라인으로 작용한다. 또한 도면에 도시되지 않았지만 상기 게이트 전극을 보호하기 위한 캡핑막과 측벽 스페이서가 통상적인 방법으로 형성된다. 상기 캡핑막 및 측벽 스페이서는 실리콘 질화막으로 형성된다.
다음 상기 결과물 전면에 제1층간절연막(160)이 형성된다. 상기 제1층간절연막(160)은 상기 게이트 캡핑막 및 스페이서와 식각선택비가 있는 물질 예를 들면 CVD(Chemical Vapor Deposition)산화막으로 형성한다. 다음 상기 제1층간절연막 (160)을 패터닝 하여 상기 각 활성영역의 공통 드레인 영역을 노출시키는 비트라인 콘택홀을 형성한다. 상기 비트라인 콘택홀을 포함하여 상기 제1층간절연막(160)상에 비트라인용 도전물질을 형성하고 패터닝 하여 비트라인(180a 및 180b)을 각각 형성한다. 상기 비트라인용 도전물질은 예를 들면 폴리실리콘, 내화성 금속 실리사이드막 또는 이들의 조합막으로 형성될 수 있다. 도시되지는 않았지만 상기 비트라인(180a,180b)을 보호하기 위한 캡핑막 및 측벽 스페이서가, 예를 들면 실리콘 산화막과 식각선택비가 있는 실리콘 질화막 등으로 형성된다.
다음 도4b를 참조하면, 상기 비트라인(180a,180b)을 포함하여 상기 제1층간절연막(160) 상에 제2층간절연막(200)이, 예들 들면 실리콘 산화막으로 형성된다. 다음 상기 제2 및 제1층간절연막(200,160)을 패터닝 하여, 상기 각 활성영역의 소스 영역들을 노출시키는 강유전체 커패시터 하부전극용 콘택홀을 형성한다. 다음 상기 강유전체 커패시터 하부전극용 콘택홀을 포함하여 상기 제2층간절연막(200) 상에 도전물질, 예를 들면 폴리실리콘을 형성한다. 이후, 상기 제2층간절연막 (200) 상부가 나타날 때까지 평탄화 공정을 진행하여 하부전극용 콘택 플러그 (220a,220b,220c, 220d)를 형성한다.
다음, 상기 도4b에 나타난 결과물 전면에 강유전체 커패시터 형성을 위한 하부전극용 도전막(240), 강유전물질막(260) 그리고 상부전극용 도전막(280)을 도4c에 나타난 바와 같이 차례로 형성하여 커패시터 스택(capacitor stack, 290)을 구성한다. 상기 도전막(240,280)은 예를 들면, 백금(Pt), 루세늄(Ru), 로듐(Rh), 이리듐(Ir) 등의 천이금속(transition metal), RuO2, IrO2등의 산화물 전극 등으로 형성될 수 있으며 또한 이들의 조합막으로 형성될 수도 있다. 여기에 열거된 도전물질들은 단지 예시적인 것에 지나지 않는다. 상기 강유전물질막(260)은, 히스테레시스 루프 특성을 나타내는 결정 구조(페로브스카이트 결정 구조:perovskite crystalline phase)를 가지는 막질로 형성되며, 예를 들면, PZT막, PLT막, PLZT막, SBT막, BT, BLT막 등 분극의 이력 특성을 나타내는 물질로 형성된다.
다음 강유전체 커패시터를 형성하기 위한 포토리소그라피 및 식각 공정이 진행된다. 소정의 패턴을 가지는 포토레지스트막(300)이 상기 상부전극막(280) 상에 형성된다. 상기 패턴화된 포토레지스트막(300)을 마스크로 사용하여 하부의 상.하부전극막(280,240) 및 강유전물질막(260)을 식각하여 셀어레이 영역에는 상기 콘택 플러그(220a-d)에 각각 전기적으로 연결되는 강유전체 커패시터(320a-d)를 각각 형성하는 한편, 동시에 더미셀 영역에도 더미 커패시터 패턴(320e)을 형성한다. 좀 더 구체적으로, 상기 전극막(280,240) 및 강유전물질막(260)의 식각은 플라즈마를 이용하여 식각한다. 예를 들면, 아르곤, C-F 계열의 가스(CF4,CHF3등), 클로린 계열의 가스(CCl4) 등을 사용할 수 있다.
그러나, 본 발명에서와 같이 더미 커패시터 패턴이 셀어레이 영역 주변에 형성되지 않으면, 상기 플라즈마 식각의 특성에 기인한 로딩 효과 때문에, 셀어레이 최외각 셀에 있는 커패시터 스택에 셀어레이 내부의 커패시터 스택보다 훨씬 높은 플라즈마 전위가 발생하고 이로 인해 플라즈마 식각 손상 및 차징 현상이 셀어레이 외각에 상대적으로 많이 발생하게 되고 셀어레이 외각의 강유전체 커패시터는 그 특성이 셀어레이 내부의 커패시터와 전혀 다른 특성을 타나내게 된다(도1 참조). 그러나 본 발명에 따르면, 도4d에 나타난 바와 같이, 셀어레이를 둘러싸는 더미셀 영역에 더미 커패시터 패턴(320e)이 형성되기 때문에, 플라즈마 식각 공정에서, 셀어레이 영역의 최외각 셀 커패시터(320d)에 식각 손상 및 차징 현상이 거의 발생하지 않고 그 외부에 형성된 더미 커패시터 패턴(320e)에 집중하게 된다. 따라서 셀어레이 영역 전체에 걸쳐 안정적인 강유전체 특성을 갖는 강유전체 커패시터를 형성할 수 있다.
도5는 본 발명의 제2실시예에 따른 강유전체 커패시터가 형성된 반도체 칩을 개략적으로 나타내는 단면도이다. 도6a내지 도6d는 본 발명의 제2실시예에 따른 강유전체 커패시터 형성방법을 공정 순서에 따라 도시한 도면으로서 도5의 5A-5A' 라인에 대응하는 단면도이다. 도5 및 도6a 내지 도6d에 있어서 도3 및 도4a 내지 도4d에 나타난 구성요소와 동일한 기능을 갖는 구성요소에 대해서는 동일한 참조번호를 병기하였다. 도5에 나타난 바와 같이, 도3 및 도4a 내지 도4d에 나타난 제1실시예와 중요한 차이점은 더미셀 영역의 더미 커패시터 패턴에 플라즈마 식각 공정시 발생하게 되는 차징으로 인한 전하 축적을 방지하기 위해 더미셀 영역에 활성영역(120c)을 형성시킨 다음 그 위에 더미 커패시터 패턴(320e,320e2,320a3-e3)에 각각 연결되는 콘택 플러그(220e,220e2,220a3-e3)를 형성하여 더미 커패시터 패턴(320e,320e2,320a3-e3)과 활성영역(120c)을 전기적으로 연결시켜 전류 통로를 형성시켜주는데 있다.
도6d는 도5의 5A-5A'라인을 따라 절취한 단면도로서, 본 발명의 제2실시예에 따른 강유전체 기억소자는 셀어레이 영역 및 상기 셀어레이 영역의 외각에 더미셀 영역이 각각 정의된 반도체 칩(또는 반도체 기판 : 100)과, 상기 셀어레이 영역의 반도체 칩(100) 내에 형성된 제1활성영역과(120a-b) 및 상기 더미셀 영역에 형성된 제2활성영역(120c)과, 상기 반도체 칩(100) 전면에 형성된 층간절연막(160,200)과, 상기 층간절연막(160,200)을 뚫고 상기 제1활성영역(120a-b)에 전기적으로 연결된 제1콘택 플러그(220a-d) 및 상기 제2활성영역(120c)에 전기적으로 연결된 제2콘택 플러그(220e)와, 그리고 상기 셀어레이 영역의 층간절연막 상에 상기 제1콘택 플러그(220a-d)에 전기적으로 연결되도록 형성된 강유전체 커패시터(320a-d)와 상기 제2콘택플러그(220e)에 전기적으로 연결되도록 형성된 더미셀 영역의 층간절연막 상에 형성된 더미 강유전체 커패시터(320e)를 포함한다.
이하에서는 도6a 내지 도6d를 참조하여 도5에 나타난 본 발명의 제2실시예에 따른 강유전체 커패시터 형성 방법을 설명한다. 제1실시예와 마찬가지로, 셀어레이 영역 및 더미셀 영역을 가지는 P-형 반도체 칩(100)이 준비된다. 다음 소자간 분리를 위한 산화막 공정을 진행하여 활성영역(120a,120b,120c)을 정의한다. 제1실시예와는 달리, 셀어레이 영역(120a,120b) 뿐 아니라 더미셀 영역에도 활성영역 (120c)이 정의된다. 다음 상기 셀어레이 영역의 각 활성영역(120a,120b) 상에 각각 한 쌍의 게이트 전극 (140a,140b 및 140c,140d)을 형성한다. 상기 게이트 전극은 폴리실리콘, 금속 실리사이드막 또는 이들의 조합막으로 형성될 수 있다.
도시되지 않았지만 상기 게이트 전극과 상기 반도체 칩 사이에는 이들을 절연시키기 위한 게이트 절연막이 형성되어 있다. 그리고 상기 게이트 전극을 마스크로 사용하여, N-형 불순물 이온 주입공정을 진행하여 상기 각 게이트 전극 양측의 활성영역 내에 불순물 영역을 형성하여 소스 영역 및 공통 드레인 영역을 형성하고, 상기 더미셀 영역의 활성영역 내에 N-형 불순물 영역을 형성한다. 이후 게이트 보호용 게이트 캡핑막 및 측벽 스페이서를 형성한다. 이때, 상기 소스 영역, 공통 드레인 영역 및 게이트 전극이 하나의 트랜지스터를 구성하며 도면에는 4개의 트랜지스터가 형성되어 있다. 상기 트랜지스터의 게이트 전극은 워드라인으로 작용한다. 상기 불순물은 상기 반도체 칩이 N-형인 경우 P-형의 불순물이온을 사용한다.
다음 상기 결과물 전면에 제1층간절연막(160)이 형성된다. 다음 상기 제1층간절연막 (160)을 패터닝 하여 상기 셀어레이 영역의 각 활성영역(120a,120b)의 공통 드레인 영역을 노출시키는 비트라인 콘택홀을 형성한다. 상기 비트라인 콘택홀을 포함하여 상기 제1층간절연막(160) 상에 비트라인용 도전물질을 형성하고 패터닝 하여 비트라인(180a 및 180b)를 각각 형성한다. 도시되지는 않았지만 상기 비트라인(180a,180b)을 보호하기 위한 캡핑막 및 측벽 스페이서가, 예를 들면 실리콘 산화막과 식각선택비가 있는 실리콘 질화막 등으로 형성된다.
다음 도6b를 참조하면, 상기 비트라인(180a,180b)을 포함하여 상기 제1층간절연막(160) 상에 제2층간절연막(200)이 형성된다. 다음 상기 제2 및 제1층간절연막을 패터닝 하여, 상기 셀어레이 영역의 각 활성영역(120a,120b)의 소스 영역들 및 상기 더미셀 영역의 활성영역(120c, 구체적으로 N-형 불순물 영역)을 노출시키는 강유전체 커패시터 하부전극용 콘택홀 및 더미 커패시터 패턴용 콘택홀을 형성한다. 다음 콘택홀을 포함하여 상기 제2층간절연막(200) 상에 도전물질, 예를 들면 폴리실리콘을 형성한다. 이후, 상기 제2층간절연막(200) 상부가 나타날 때까지 평탄화 공정을 진행하여 하부전극용 콘택 플러그(220a,220b,220c,220d) 및 더미 커패시터 패턴용 콘택 플러그(220e)를 도6b에 나타난 바와 같이 형성한다.
다음, 상기 도6b에 나타난 결과물 전면에 강유전체 커패시터 형성을 위한 하부전극용 도전막(240), 강유전물질막(260) 그리고 상부전극용 도전막(280)을 도6c에 나타난 바와 같이 차례로 형성하여 커패시터 스택(capacitor stack, 290)을 구성한다. 커패시터 스택은 제1실시예와 동일한 물질을 사용하여 형성된다.
다음 강유전체 커패시터를 형성하기 위한 포토리소그라피 및 식각 공정이 진행된다. 소정의 패턴을 가지는 포토레지스트막(300)이 상기 상부전극(280) 상에 형성된다. 상기 패턴화된 포토레지스트막(300)을 마스크로 사용하여 하부의 전극막(280,240) 및 강유전물질막(260)을 식각하여 셀어레이 영역에는 상기 콘택 플러그(220a-d)에 각각 전기적으로 연결되는 강유전체 커패시터(320a-d)를 각각 형성하는 한편, 동시에 더미셀 영역에도 상기 더미 커패시터 패턴용 콘택 플러그(220e)에 전기적으로 연결되는 더미 커패시터 패턴(320e)을 형성한다.
본 발명의 제2실시예에 의하면, 더미셀 영역에 형성된 더미 커패시터 패턴(320e)이 콘택 플러그(220e)를 통해 더미셀 영역의 활성영역(120c)에 전기적으로 연결되기 때문에, 플라즈마 식각 공정으로 야기되는 강유전물질의 차징 현상에 의한 전하가 상기 콘택 플러그(220)를 통하여 상기 더미셀 영역의 활성영역(120c)으로 빠져나가게 된다.
바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다. 따라서 본 발명의 청구범위의 진정한 범위 및 사상은 상기 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.
상술한 바와 같은 본 발명의 일 특징에 의하면, 강유전체 커패시터 제조에 있어서, 셀어레이 외각을 둘러싸는 더미셀 영역을 정의하고 또한 상기 셀어레이 영역에 셀 커패시터를 형성할 때에, 동시에 상기 더미셀 영역에도 더미 커패시터 패턴을 형성함으로써, 셀어레이 영역의 최외각에 발생하는 플라즈마 손상 및 차징 현상을 방지할 수 있고, 셀어레이 영역 전체에 걸쳐 안정적인 강유전체 특성을 가지는 강유전체 커패시터를 형성할 수 있다.
본 발명의 다른 특징에 의하면, 상기 더미셀 영역도 활성영역을 정의하고 더미 커패시터 패턴과 상기 더미셀 영역의 활성영역을 콘택 플러그를 통해 전기적으로 연결시킴으로써, 더미 커패시터 패턴에 발생하는 플라즈마 식각에 의한 차징 현상으로 야기되는 전하를 상기 활성영역으로 빠져나갈 수 있게 하여 플라즈마 손상을 더욱 효과적으로 방지할 수 있다.
Claims (13)
- 반도체 장치의 강유전체 커패시터 형성 방법에 있어서,반도체 기판 상에 셀어레이 영역과 상기 셀어레이 영역의 외각에 더미셀 영역을 정의하는 단계와;소자분리공정을 진행하여 상기 셀어레이 영역의 반도체 기판 내에 제1활성영역을 정의하는 단계와;상기 제1활성영역이 정의된 상기 반도체 기판 전면에 층간절연막을 형성하는 단계와;상기 층간절연막을 뚫고 상기 제1활성영역에 전기적으로 연결되는 제1콘택 플러그를 형성하는 단계와;상기 제1콘택 플러그가 형성된 상기 층간절연막 전면에 강유전체 하부전극막, 강유전물질막 그리고 강유전체 상부전극막을 차례로 형성하여 강유전체 커패시터 스택을 형성하는 단계와;상기 강유전체 커패시터 스택을 플라즈마 식각하여 상기 셀어레이 영역 및 상기 더미셀 영역의 층간절연막 상에 상기 제1콘택플러그에 전기적으로 연결되는 강유전체 커패시터 및 더미 강유전체 커패시터를 각각 형성하는 단계를 포함 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.
- 제 1 항에 있어서,상기 강유전물질막은 PZT막, PLT막, PLZT막, SBT막, BT막, 그리고 BLT막 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.
- 제 1 항에 있어서,상기 제1활성영역이 정의된 상기 반도체 기판 전면에 층간절연막을 형성하는 단계는,상기 셀어레이 영역의 상기 제1활성영역 상에 트랜지스터를 형성하는 단계와;상기 트랜지스터를 절연하기 위해 상기 반도체 기판 상에 제1절연막을 형성하는 단계와;상기 제1절연막 상에 상기 제1활성영역의 소정 부분에 전기적으로 연결되는 비트라인을 형성하는 단계와; 그리고상기 비트라인을 포함하여 상기 제1절연막 상에 제2절연막을 형성하는 단계를 포함하여 이루어지고,상기 비트라인은 상기 제1절연막을 뚫고 상기 트랜지스터 일측의 제1활성영역에, 상기 제1콘택 플러그는 상기 제2 및 제1절연막을 뚫고 상기 트랜지스터 타측의 제1활성영역에, 각각 전기적으로 연결되는 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.
- 제 1 항에 있어서,상기 소자분리 공정은 상기 제1활성영역을 정의 할때에 상기 더미셀 영역의 반도체 기판 내에 제2활성영역을 동시에 더 정의하고, 상기 제1콘택 플러그를 형성할 때에 상기 층간절연막을 뚫고 상기 더미셀 영역의 제2활성영역에 전기적으로 연결되는 제2콘택 플러그를 동시에 더 형성하며, 상기 더미 강유전체 커패시터는 상기 제2콘택 플러그에 전기적으로 연결되도록 형성되어 상기 제2활성영역과 전류 통로가 형성되는 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.
- 제 3 항에 있어서,상기 소자분리 공정은 상기 제1활성영역을 정의할 때에 상기 더미셀 영역의 반도체 기판 내에 제2활성영역을 동시에 더 정의하고, 상기 제1콘택 플러그를 형성할 때에 상기 제2 및 제1 절연막을 뚫고 상기 더미셀 영역의 제2활성영역에 전기적으로 연결되는 제2콘택 플러그를 동시에 더 형성하며, 상기 더미 강유전체 커패시터는 상기 제2콘택 플러그에 전기적으로 연결되도록 형성되어 상기 제2활성영역과 전류 통로가 형성되는 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.
- 강유전체 반도체 장치에 있어서,셀어레이 영역 및 상기 셀어레이 영역의 외각에 더미셀 영역이 각각 정의된 반도체 기판과;상기 셀어레이 영역의 반도체 기판 내에 형성된 제1활성영역과;상기 반도체 기판 전면에 형성된 층간절연막과;상기 층간절연막을 뚫고 상기 제1활성영역에 전기적으로 연결된 제1콘택 플러그와; 그리고상기 셀어레이 영역의 층간절연막 상에 형성된 강유전체 커패시터와 상기 더미셀 영역의 층간절연막 상에 형성된 더미 강유전체 커패시터를 포함하며,상기 셀어레이 영역의 상기 강유전체 커패시터는 상기 제1콘택 플러그에 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억소자.
- 제 6 항에 있어서,상기 강유전체 커패시터 및 더미 강유전체 커패시터는 상기 층간절연막 상에 형성된 커패시터 하부전극, 상기 하부전극 상에 형성된 강유전물질, 그리고 상기 강유전물질 상에 형성된 커패시터 상부전극으로 이루어지며, 상기 강유전체 커패시터의 하부전극은 상기 제1콘택 플러그에 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억소자.
- 제 7 항에 있어서,상기 강유전물질은 PZT막, PLT막, PLZT막, SBT막, BT막, 그리고 BLT막 중 어느 하나로 형성되는 것을 특징으로 하는 강유전체 기억소자.
- 제 6 항에 있어서,상기 층간절연막은 상기 제1활성영역 상에 형성된 트랜지스터와, 상기 트랜지스터 및 상기 반도체 기판 상에 형성된 제1절연막과, 상기 제1절연막 상에 형성된 비트라인과, 그리고 상기 비트라인 및 상기 제1절연막 상에 형성된 제2절연막을 포함하여 이루어지며, 상기 비트라인은 상기 제1절연막을 뚫고 상기 트랜지스터 일측의 제1활성영역에, 상기 제1콘택 플러그는 상기 제2 및 제1절연막을 뚫고 상기 트랜지스터 타측의 제1활성영역에 각각 전기적으로 연결되는 것을 특징으로 하는 강유전체 기억소자.
- 제 6 항에 있어서,상기 더미셀 영역의 반도체 기판 내에 제2활성영역을 더 포함하며, 상기 층간절연막을 뚫고 상기 제2활성영역에 전기적으로 연결되는 제2콘택 플러그를 더 포함하고, 상기 더미 강유전체 커패시터는 상기 제2콘택 플러그에 전기적으로 연결되며, 이에 따라 상기 제2활성영역과 전류 통로가 형성되는 것을 특징으로 하는 강유전체 기억소자.
- 제 9 항에 있어서,상기 더미셀 영역의 반도체 기판 내에 제2활성영역을 더 포함하며, 상기 제2 및 제1절연막을 뚫고 상기 제2활성영역에 전기적으로 연결되는 제2콘택 플러그를 더 포함하고, 상기 더미 강유전체 커패시터는 상기 제2콘택 플러그에 전기적으로 연결되며, 이에 따라 상기 제2활성영역과 전류 통로가 형성되는 것을 특징으로 하는 강유전체 기억소자.
- 반도체 장치의 강유전체 커패시터 형성 방법에 있어서,반도체 기판 상에 셀어레이 영역과 상기 셀어레이 영역의 외각에 더미셀 영역을 정의하는 단계와;소자분리공정을 진행하여 상기 셀어레이 영역의 반도체 기판 내에 제1활성영역을 정의하는 단계와;상기 제1활성영역 상에 트랜지스터를 형성하는 단계와;상기 트랜지스터를 포함하여 상기 반도체 기판 전면에 제1절연막을 형성하는 단계와;상기 제1절연막 상에 상기 트랜지스터 일측의 제1활성영역에 전기적으로 연결되는 비트라인을 형성하는 단계와;상기 비트라인을 포함하여 상기 제1절연막 상에 제2절연막을 형성하는 단계와;상기 제2 및 제1절연막을 뚫고 상기 트랜지스터 타측의 제1활성영역에 전기적으로 연결되는 제1콘택 플러그를 형성하는 단계와;상기 제1콘택 플러그가 형성된 상기 제2절연막 전면에 강유전체 하부전극막, 강유전물질막 그리고 강유전체 상부전극막을 차례로 형성하여 강유전체 커패시터 스택을 형성하는 단계와;상기 강유전체 커패시터 스택을 플라즈마 식각하여 상기 셀어레이 영역 및 상기 더미셀 영역의 제2 절연막 상에 상기 제1콘택플러그에 전기적으로 연결되는 강유전체 커패시터 및 더미 강유전체 커패시터를 각각 형성하는 단계를 포함하되, 상기 플라즈마 식각에 기인하는 차징현상은 상기 더미셀 영역의 더미 강유전체 커패시터에 집중하는 것을 특징으로 하는 반도체 장치의 강유전체 커패시터 형성 방법.
- 제 12 항에 있어서,상기 소자분리 공정은 상기 제1활성영역을 정의할 때에 상기 더미셀 영역의 반도체 기판 내에 제2활성영역을 동시에 더 정의하고, 상기 제1콘택 플러그를 형성할 때에 상기 제2 및 제1절연막을 뚫고 상기 더미셀 영역의 제2활성영역에 전기적으로 연결되는 제2콘택 플러그를 동시에 더 형성하며, 상기 제2강유전체 커패시터는 상기 제2콘택 플러그에 전기적으로 연결되도록 형성되는 것을 특징으로 하되, 상기 플라즈마에 기인하는 차징 현상으로 상기 더미 강유전체 커패시터에 발생된 전하가 상기 제2콘택 플러그를 통해 상기 제2활성영역으로 빠져나가는 것을 특징으로 하는 강유전체 커패시터 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990050848A KR100317241B1 (ko) | 1999-11-16 | 1999-11-16 | 강유전체 커패시터 및 그 제조 방법 |
| US09/712,159 US6420744B1 (en) | 1999-11-16 | 2000-11-15 | Ferroelectric capacitor and method for fabricating ferroelectric capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990050848A KR100317241B1 (ko) | 1999-11-16 | 1999-11-16 | 강유전체 커패시터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010046890A KR20010046890A (ko) | 2001-06-15 |
| KR100317241B1 true KR100317241B1 (ko) | 2001-12-24 |
Family
ID=19620313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990050848A KR100317241B1 (ko) | 1999-11-16 | 1999-11-16 | 강유전체 커패시터 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6420744B1 (ko) |
| KR (1) | KR100317241B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1347516A3 (en) * | 2002-03-20 | 2005-07-13 | Fujitsu Limited | Semiconductor device |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768144B2 (en) * | 2001-12-31 | 2004-07-27 | Texas Instruments Incorporated | Method and apparatus for reducing leakage current in an SRAM array |
| JP4132936B2 (ja) * | 2002-04-16 | 2008-08-13 | 富士通株式会社 | 半導体装置の製造方法 |
| JP4300766B2 (ja) * | 2002-08-01 | 2009-07-22 | 株式会社ニコン | 立体構造素子およびその製造方法、光スイッチ、マイクロデバイス |
| US6847073B2 (en) * | 2002-11-07 | 2005-01-25 | Kabushiki Kaisha Toshiba | Semiconductor device using ferroelectric film in cell capacitor, and method for fabricating the same |
| KR100980056B1 (ko) * | 2003-12-24 | 2010-09-03 | 주식회사 하이닉스반도체 | 비대칭 커패시터 패턴 어레이 |
| KR100717507B1 (ko) * | 2005-12-28 | 2007-05-14 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US8901704B2 (en) * | 2006-04-21 | 2014-12-02 | SK Hynix Inc. | Integrated circuit and manufacturing method thereof |
| US9768182B2 (en) | 2015-10-20 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and method for forming the same |
| JP6617394B2 (ja) * | 2015-12-18 | 2019-12-11 | ローム株式会社 | 半導体装置 |
| US10535670B2 (en) * | 2016-02-25 | 2020-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Non-volatile memory having an erase gate formed between two floating gates with two word lines formed on other sides and a method for forming the same |
| CN107608824B (zh) * | 2017-09-01 | 2020-07-31 | 中国科学院计算技术研究所 | 一种非易失性计算装置及其工作方法 |
| JP7242210B2 (ja) * | 2018-08-01 | 2023-03-20 | ローム株式会社 | 半導体装置 |
| US11189622B1 (en) * | 2020-07-21 | 2021-11-30 | Nanya Technology Corporation | Semiconductor device with graphene layer and method for forming the same |
| US11476262B2 (en) * | 2020-07-28 | 2022-10-18 | Micron Technology, Inc. | Methods of forming an array of capacitors |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997496A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 強誘電体メモリ装置及びデータ読出方法 |
| JP3504046B2 (ja) * | 1995-12-05 | 2004-03-08 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JPH10242411A (ja) * | 1996-10-18 | 1998-09-11 | Sony Corp | 半導体メモリセルのキャパシタ構造及びその作製方法 |
| JP3604524B2 (ja) * | 1997-01-07 | 2004-12-22 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性強誘電体メモリ |
| JP3961680B2 (ja) * | 1998-06-30 | 2007-08-22 | 株式会社東芝 | 半導体記憶装置 |
-
1999
- 1999-11-16 KR KR1019990050848A patent/KR100317241B1/ko not_active IP Right Cessation
-
2000
- 2000-11-15 US US09/712,159 patent/US6420744B1/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1347516A3 (en) * | 2002-03-20 | 2005-07-13 | Fujitsu Limited | Semiconductor device |
| EP1722418A3 (en) * | 2002-03-20 | 2007-07-25 | Fujitsu Limited | Semiconductor memory device |
| EP1724836A3 (en) * | 2002-03-20 | 2007-07-25 | Fujitsu Limited | Semiconductor device |
| EP1724829A3 (en) * | 2002-03-20 | 2007-07-25 | Fujitsu Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010046890A (ko) | 2001-06-15 |
| US6420744B1 (en) | 2002-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111101 Year of fee payment: 11 |
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| FPAY | Annual fee payment |
Payment date: 20121031 Year of fee payment: 12 |
|
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