CN117957930A - 铁电存储器件及其制造方法 - Google Patents
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Abstract
一种存储器件包括多个存储单元及与存储单元电接触的布线互连结构。每个存储单元包括至少一个第一晶体管、单元互连结构及至少一个电容器。该单元互连结构形成在至少一个第一晶体管上方并与至少一个第一晶体管电性接触，且包括设置在单元互连结构的顶层处的单元板。电容器通过单元互连结构电耦合到至少一个第一晶体管。每个电容器包括第一电极、第二电极，以及设置在第一电极和第二电极之间的铁电层。布线互连结构包括第一导电层及设置在第一导电层上的第一通孔结构。第一通孔结构通过第二导电层与第一电极电接触。第一导电层在第二导电层下方。
Description
【技术领域】
本发明实施例涉及存储器件及其制造方法，具体涉及铁电存储器件及其制造方法。
【现有技术】
对于适用于诸如便携式终端和集成电路(IC)卡等各种电子设备的具有低工作电压、低功耗和高速工作的非易失性存储器的需求已经增加。铁电存储器，例如铁电RAM(FeRAM或FRAM)，使用铁电材料层来实现非易失性。铁电材料在施加的电场和所储存的表观电荷之间具有非线性关系，因此可以在电场下切换极性。铁电存储的优点包括低功耗、快速写入性能和良好的最大读取/写入耐久度。
【发明内容】
本文公开了铁电存储器件及其制造方法的实施例。
在一方面，公开了一种存储设备。该存储器件包括多个存储单元，以及与多个存储单元电接触的布线互连结构。每个存储单元包括至少一个第一晶体管、单元互连结构及至少一个电容器。该单元互连结构形成在该至少一个第一晶体管上方并与该至少一个第一晶体管电接触，且包括设置在该单元互连结构的顶层处的单元板。该至少一个电容器通过该单元互连结构电耦合到该至少一个第一晶体管。每个电容器包括第一电极、第二电极及铁电层。该第二电极围绕该第一电极的至少一部分，且电性接触该单元板。该铁电层设置在该第一电极和该第二电极之间。该布线互连结构包括第一导电层及第一通孔结构。该第一通孔结构设置在该第一导电层上，且通过第二导电层与该第一电极电接触。该第一导电层位于该第二导电层下方。
在一些实施例中，该第二导电层设置在该第一电极上且与该第一电极直接接触。在一些实施例中，该第二导电层设置在该第一电极上并且通过第二通孔结构与该第一电极电接触。在一些实施例中，该至少一个电容器的第一高度等于或小于该第一通孔结构和该第二导电层的堆叠的第二高度。
在一些实施例中，存储器件还包括外围电路，其被配置成控制该多个存储单元的操作。该外围电路包括至少一个第二晶体管及外围互连结构。该外围互连结构电耦合到该至少一个第二晶体管。该外围互连结构的第三导电层与该第一导电层电接触。
在一些实施例中，该第三导电层和该第一导电层相互延伸并直接连接。
在另一方面，公开了一种存储器件。该存储器件包括多个存储单元及伪存储单元。每个存储单元包括至少一个第一晶体管、单元互连结构及至少一个电容器。该单元互连结构形成在该至少一个第一晶体管上方并与该至少一个第一晶体管电接触，且包括设置在该单元互连结构的顶层处的单元板。该至少一个电容器通过该单元互连结构电耦合到该至少一个第一晶体管。每个电容器包括第一电极、第二电极及铁电层。该第二电极围绕该第一电极的至少一部分，且电性接触该单元板。该铁电层设置在该第一电极和该第二电极之间。该伪存储单元包括至少一个第二晶体管、设置在该至少一个第二晶体管上方的第一导电层，以及设置在该第一导电层上的第一通孔结构。该第一通孔结构通过第二导电层与该第一电极电接触。该第一导电层位于该第二导电层下方。
在一些实施例中，在该存储器器件的平面图中，该第一通孔结构的第一区域在该伪存储单元的第二区域内。在一些实施例中，该第二导电层设置在该第一电极上并且与该第一电极直接接触。在一些实施例中，该第二导电层设置在该第一电极上并且通过第二通孔结构与该第一电极电接触。在一些实施例中，该至少一个电容器的第一高度等于或小于该第一通孔结构和该第二导电层的堆叠的第二高度。
在一些实施例中，存储器器件还包括外围电路，其被配置成控制该多个存储单元的操作。该外围电路包括至少一个第三晶体管及外围互连结构。该外围互连结构电耦合到该至少一个第三晶体管。该外围互连结构的第三导电层与该第一导电层电接触。
在一些实施例中，该第三导电层的顶面和该第一导电层的顶面彼此齐平。在一些实施例中，该第三导电层和该第一导电层相互延伸并直接连接。
在另一方面，公开了一种形成铁电存储器件的方法。在衬底上方形成半导体结构。该半导体结构包括单元区域、伪单元区域和外围区域。在该单元区域上方形成第一互连结构、在该伪单元区域上方形成第二互连结构，以及在该外围区域上方形成第三互连结构，其中该第二互连结构与该第三互连结构电接触。在该第一互连结构、该第二互连结构和该第三互连结构上方形成介电层。在该第一互连结构上方的介电层中形成电容器，在该第二互连结构上方的介电层中形成通孔结构。该电容器与该通孔结构通过第一导电层电连接。
在一些实施例中，该电容器包括第一电极、围绕该第一电极的至少一部分的第二电极，以及设置在该第一电极和该第二电极之间的铁电层。该导电层与该第一电极直接接触。
在一些实施例中，该第一导电层形成在多个电容器及通孔结构上方，且直接接触多个电容器的多个第一电极及该通孔结构。
在一些实施例中，在该第一互连结构的最顶层上形成单元板，以及在该第二互连结构的最顶层上形成第二导电层。该单元板的顶面与该第二导电层的顶面彼此齐平。
在一些实施例中，在该半导体结构的平面图中，该伪单元区域位于该单元区域的边缘之外。在一些实施例中，该电容器的第一高度等于或小于该通孔结构和该第一导电层的堆叠的第二高度。
【附图说明】
并入本文并形成说明书的一部分的附图说明了本公开的各方面，并且与说明书一起进一步用于解释本公开并使相关领域的技术人员能够制作和使用本公开。
图1示出了根据本发明一些实施例的示例性铁电存储器件的截面图。
图2及图3示出了根据本发明一些实施例的在制造过程的不同阶段的示例性铁电存储器件的平面图。
图4示出了根据本发明一些实施例的另一种示例性铁电存储器件的截面图。
图5及图6示出了根据本发明一些实施例的在制造过程的不同阶段的示例性铁电存储器件的平面图。
图7示出了根据本发明一些实施例的又另一种示例性铁电存储器件的截面图。
图8示出了根据本发明一些实施例的再另一种示例性铁电存储器件的截面图。
图9-14示出了根据本发明一些实施例的另一种示例性铁电存储器件的平面图。
图15示出了根据本发明一些实施例的用于形成存储器件的示例性方法的流程图。
本公开的实施例将参考附图予以描述。
【具体实施方式】
尽管讨论了本发明具体的配置和布置，但是应当理解，这样做只是为了说明的目的。本领域通常知识者能够理解，在不背离本发明的精神和范围的情况下，可使用其它的配置和布置。对本领域通常知识者显而易见的是，本发明也可用于各种其它应用。
请注意，本说明书所提到的「一个实施例」、「一个实施方案」、「示例性实施例」、「一些实施例」等表示，所描述的实施例可能包括特定特征、结构或特性，但不是每个实施例都一定包括该特定特征、结构或特性。再者，这些用语不一定是指同一个实施例。此外，当结合实施例描述一个特定的特征、结构或特性时，结合其它实施例来实现这个特定的特征、结构或特性，无论是否在此明确说明，都在本领域通常知识者的知识范围内。
一般而言，术语可以至少部分地从上下文中的使用来理解。例如，在此使用的术语「一个或多个」，至少部分地根据上下文，可用于以单数形式来描述任一个特征、结构或特性，或以复数形式来描述多个特征、结构或特性的组合。类似地，诸如「一个」、「一」或「该」的术语亦可以至少部分地根据上下文被理解为表达单数用法或表达复数用法。此外，术语「基于」可以理解为不一定旨在传达一组排他性的因素，并且相反地，可能允许存在不一定明确描述的附加因素，这至少部分地取决于上下文。
应该容易地理解的是，本揭露中的「在......上」、「在......上面」及「在......上方」的含义应该以最广泛的方式来解释，使得「在......上」不仅指直接在某物上，而且还包括在二者之间有中间特征或中间层的情况下的在某物上，并且「在......上面J或「在......上方J不仅指在某物上面或上方，而且还可包括在二者之间没有中间特征或中间层的情况下的在某物上面或上方(即，直接在某物上)。
再者，为了便于描述，本揭露可使用空间相关术语，诸如「在......下面」、「在......之下」、「下方的」、「在......上面」、「上方的」等等，来描述图式所示出的一个组件或特征相对于另一组件或特征的关系。空间相关术语旨在除了涵盖组件在图式中描绘的方向以外，还涵盖该组件在使用或操作时的不同方向。该组件可以以其它方式被定向(旋转90°或处于其它方向)，并且本揭露所使用的空间相关描述同样可以相应地解释。
本揭露所使用的术语「层」是指包括具有一定厚度的区域的材料部分。一个层可以遍布整个下方或上方结构，或可以具有比下方或上方结构的范围小的范围。再者，一个层可以是同质或异质的连续结构的一个区域，该区域的厚度小于该连续结构的厚度。例如，一个层可位于该连续结构的顶面或底面之间的任何一对水平面之间，或者是位于该连续结构的顶面或底面之间。一个层可水平地、垂直地，及/或沿倾斜表面延伸。衬底可以是一个层、可以在其中包括一个或多个层，及/或可以在其上、其上方及/或其下方具有一个或多个层。一个层可以包括多个层。例如，互连层可包括一个或多个导体接触层(其中形成互联机及/或通孔接触(via contact))和一个或多个介电层。
本揭露所使用的术语「衬底」是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加到衬底顶部的材料可以被图案化，或者可保持未图案化。再者，衬底可包括多种半导体材料、诸如硅、锗、砷化镓、磷化铟等。或者，衬底也可由电学非导电材料制成，如玻璃、塑料、或蓝宝石晶圆。
本揭露所使用的术语「标称/名义上」是指在一产品或制程的设计时间所设置的组件或制程操作的特性或参数的期望值或目标值，以及高于及/或低于该期望值的值的范围。该值的范围可能是由于制造过程的轻微变化或公差所导致的。本揭露所使用的术语「大约」是指给定数量的值，其可以根据与半导体器件相关的特定技术节点而变化。基于特定技术节点，术语「大约」可以指在下列范围内变化的给定数量的值，例如该值的10％至30％(如该值的±10％、±20％或±30％)。
本揭露所使用的「侧面」通常可以指物体外部的表面。例如，根据实施例，侧面可以是沿水平方向(例如，x方向)的侧壁或沿垂直方向(例如，z方向)的顶/底面。本揭露所使用的「凹槽」是指在两个边界之间的开放空间。例如，根据实施例，凹槽可以位于彼此不共面的(例如，交错配置的)两个表面之间。
铁电存储器件的存储单元数组可以包括相互交叉延伸的多条位线和多条字线，以及数组排布在对应于该多条位线和多条字线的各个交叉点的位置处的多个存储单元。每个存储单元可以包括至少一个存储单元晶体管，其中存储单元晶体管的栅极可以接收来自字线的信号，并且至少一个铁电电容器插在存储单元晶体管的源极区和单元板线之间。铁电电容器具有剩余极化特性，根据从位线经过存储单元晶体管施加到铁电电容器的电压与从单元板线施加到铁电电容器的电压之间的高/低关系，产生正或负的剩余极化。因此，制造铁电存储器件的一个限制是铁电电容器的电容。本揭露中的各种实施例提供了可以增加铁电电容器的电容的铁电存储器件及其制造方法。
图1示出了根据本发明一些实施例的示例性铁电存储器件100的截面图。图2及图3示出了根据本发明一些实施例的在制造过程的不同阶段的铁电存储器件100的平面图。为了更好地解释本发明，图1所示的铁电存储器件100的截面图和图2及图3所示的铁电存储器件100的平面图将一起描述。图1示出了图2及图3中的铁电存储器件100沿线A-A’的截面图。
铁电存储器件100包括至少一个存储单元102和至少一个布线互连结构104。存储单元102包括至少一个晶体管106，以及设置在晶体管106上的互连结构108。在一些实施例中，互连结构108可以包括一个或多个互连层，如图1所示。在一些实施例中，互连结构108可以电性连接晶体管106的多个端子之一。在一些实施例中，互连结构108可以电性连接晶体管106的源极/漏极端子。
导电板110形成在互连结构108上方，或在互连结构108的最顶层。在一些实施例中，导电板110可以是铁电存储器件100的单元着陆接垫。至少一个电容器112形成在导电板110上。铁电存储器件100可以包括多个存储单元102，并且每个存储单元102可以是铁电存储器件100的储存组件，并且可以包括各种设计和配置。图1示出了「2T-2C 」铁电存储单元结构，其包括两个晶体管和两个电容器。然而，铁电存储器件100中的晶体管和/或电容器的数量不限于此，并且铁电存储单元结构的其他适合的设计，例如1T-1C或nT-nC铁电存储单元，也在本披露的范围内。
电容器112通过互连结构108和导电板110电耦合到晶体管106。电容器112包括电极114和围绕电极114的至少一部分的电极116。在一些实施例中，电极116电性接触导电板110。在一些实施例中，电极116直接接触导电板110。铁电层118设置在电极114和电极116之间。
铁电层118可以包括氧及一种或多种铁电金属。铁电金属可包括但不限于锆(Zr)、铪(Hf)、钛(Ti)、铝(Al)或其他适合的材料。在一些实施例中，铁电层118可以包括氧和两种或更多种的铁电金属。在一些实施例中，铁电层118可以包括氧和诸如硅(Si)的非金属材料。可选地，铁电层118还可以包括形成为晶体结构的一部分的多种掺杂剂。在一些实施例中，掺杂剂补偿在铁电氧化物材料结晶过程中形成的缺陷，以提高铁电层118的膜层质量。在一些实施例中，掺杂剂不同于铁电氧化物材料中的铁电金属，并且包括选自于Hf、Zr、Ti、Al、Si、氢(H)、氧(O)、钒(V)、铌(Nb)、钽(Ta)、钇(Y)和/或镧(La)中的一种或多种。
如图1所示，布线互连结构104可以包括导电层120和通孔结构122。在一些实施例中，通孔结构122形成在导电层120上。通孔结构122通过导电层124与电极114电性接触。图1示出一个导电层和一个通孔结构，来表示布线互连结构104。然而，应当理解，也可以使用多于一组堆叠的导电层和通孔结构来形成布线互连结构104。
如图1所示，导电层120和通孔结构122被设计成布线互连结构104的最上面的金属结构。在一些实施例中，导电板110和导电层120是位于导电层124(图1中的膜层Mn+1)下方的同一导电层(图1中的膜层Mn)。在一些实施例中，导电板110和导电层120在同一制程中形成。在一些实施例中，导电板110和导电层120可以包括相同的材料。在一些实施例中，导电板110的顶面和导电层120的顶面可以彼此齐平。在一些实施例中，电容器112的高度小于或等于通孔结构122的高度。在一些实施例中，电容器112的高度小于通孔结构122和导电层124的堆叠高度。
应当理解，当使用多于一组堆叠的导电层和通孔结构来形成布线互连结构104时，基于各种应用，导电层124可以进一步电性连接在导电层120下方的其他导电层。
图2示出了根据本发明一些实施例的在制造过程的不同阶段的铁电存储器件100的膜层Mn的平面图。图1示出了图2中的铁电存储器件100沿线A-A’的截面图。如图2所示，导电板110和导电层120可以是同一导电层，并且通孔结构122可以稍后形成在导电层120上的虚线区域处。在一些实施例中，导电板110在平面图中的形状可以是沿x方向延伸的矩形，并且导电层124的延伸方向也可以是相同的方向(x方向)。
图3示出了根据本发明一些实施例的在制造过程的不同阶段的示例性铁电存储器件100的膜层Mn+1的平面图。图1示出了图3中的铁电存储器件100沿线A-A’的截面图。如图3所示，导电层124可以完全或部分地覆盖存储单元102和布线互连结构104的区域，并且通孔结构122可以形成在导电层124和导电层120之间的虚线区域处。
通过通孔结构122将导电层124和导电层120电性连接，布线路径可以设计成经过在最上面的导电层(例如膜层Mn+1)下方的导电层(例如膜层Mn)。再者，通过通孔结构122电性连接导电层124和导电层120。电容器112可以形成在最上面的导电层(例如膜层Mn+1)和倒数第二个导电层(例如膜层Mn)之间，并且电极114可以具有经过导电层124、通孔结构122和导电层120的布线路径。
通常，布线互连结构104或外围电路的最上面的金属结构(包括通孔结构122)在其他金属结构中具有最大的厚度。当在对应于最上面的导电层(例如膜层Mn+1)和倒数第二个导电层(例如膜层Mn)的区域中形成电容器112时，电容器112可以具有更大的单元面积和足够的电荷用于存储器感测。因此，电容器112可以设置在对应于单层金属结构的区域中，而不是占据多层金属结构。通过使用这种结构，可以简化制造过程，也可以提高存储单元的可靠性。
图4示出了根据本发明一些实施例的一种示例性铁电存储器件200的截面图。图5及图6示出了根据本发明一些实施例的在制造过程的不同阶段的铁电存储器件200的平面图。为了更好地解释本发明，图4所示的铁电存储器件200的截面图和图5及图6所示的铁电存储器件200的平面图将一起描述。图4示出了图5及图6中的铁电存储器件200沿线B-B’的截面图。
铁电存储器件200包括至少一个存储单元102和至少一个伪存储单元128。存储单元102包括至少一个晶体管106，以及设置在晶体管106上的互连结构108，如前所述。导电板110形成在互连结构108上方，或在互连结构108的最顶层。在一些实施例中，导电板110可以是铁电存储器件200的单元着陆接垫。电容器112形成在导电板110上。铁电存储器件200可以包括多个存储单元102，并且每个存储单元102可以是铁电存储器件200的储存组件，并且可以包括各种设计和配置。
电容器112通过互连结构108和导电板110电耦合到晶体管106。电容器112包括电极114和围绕电极114的至少一部分的电极116。在一些实施例中，电极116电性接触导电板110。在一些实施例中，电极116直接接触导电板110。铁电层118设置在电极114和电极116之间。
通常，半导体存储的存储单元数组可以包括数组排布的多个存储单元和用于将这些存储单元连接到字译码器及读出放大器等的多个布线(字线和位线)。在存储单元数组中，与存储单元数组附近的电路相比，组件和布线以更高的密度排列。换言之，存储单元数组内部的组件和布线的布局密度不同于其外部的组件和布线的布局密度。据此，由于制造过程中的光晕等，存储单元数组的内部区域中的组件和布线的形状可能不同于外围区域中的组件和布线的形状。这种形状上的差异可能导致短路故障和断开故障，从而降低良率。为了使存储单元阵列的内部区域中的组件和布线的形状与外围区域中的组件和布线的形状相同，从而提高良率，可以在存储单元阵列的外围区域中形成伪存储单元及/或伪布线。
伪存储单元128可以包括至少一个晶体管127，以及设置在晶体管127上的互连结构126。导电层120可以设置在晶体管127上方。在一些实施例中，伪存储单元128可以具有电性连接到互连结构126的导电层120。在一些实施例中，导电层120可以与互连结构126电性隔离，如图4所示。在一些实施例中，伪存储器单元128可以不包括互连结构126。
由于导电层120和通孔结构122形成在伪存储单元128的区域上方，在铁电存储器件200的平面图中，导电层120和通孔结构122的区域在伪存储单元128的区域内。换言之，在铁电存储器件200的平面图中，导电层120和通孔结构122与伪存储单元128的区域重叠。在一些实施例中，在铁电存储器件200的平面图中，通孔结构122的区域在伪存储单元128的区域内。换言之，在铁电存储器件200的平面图中，通孔结构122与伪存储单元128的区域重叠。通孔结构122设置在导电层120上。通孔结构122通过导电层124和电极114电性接触。图4示出一个导电层和一个通孔结构，来表示布线互连结构104。然而，应当理解，也可以在伪存储单元128上方形成多于一组导电层和通孔结构的堆叠。在一些实施例中，导电层124可以是电极114的一部分。在一些实施例中，电极114可以沿x方向延伸以形成导电层124。
如图4所示，导电层120和通孔结构122被设计成在伪存储单元128上方的最上面的金属结构。在一些实施例中，导电板110和导电层120是位于导电层124(图1中的膜层Mn+1)下方的同一导电层(图1中的膜层Mn)。在一些实施例中，导电板110和导电层120在同一制程中形成。在一些实施例中，导电板110和导电层120可以包括相同的材料。在一些实施例中，导电板110的顶面和导电层120的顶面可以彼此齐平。在一些实施例中，电容器112的高度小于或等于通孔结构122的高度。在一些实施例中，电容器112的高度小于通孔结构122和导电层124的堆叠高度。
应当理解，当在伪存储单元128上方形成多于一组导电层和通孔结构的堆叠时，导电层124可以基于各种应用进一步电性连接在导电层120下方的其他导电层。
图5示出了根据本发明一些实施例的在制造过程的不同阶段的铁电存储器件200的膜层Mn的平面图。图4示出了图5中的铁电存储器件200沿线B-B’的截面图。如图5所示，导电板110和导电层120可以是同一导电层，并且通孔结构122可以稍后形成在导电层120上的虚线区域处。此外，如图5所示，在铁电存储器件200的平面图中，伪单元区域(伪存储单元128)位于单元区域(存储单元102)的边缘之外。
图6示出了根据本发明一些实施例的在制造过程的不同阶段的示例性铁电存储器件200的膜层Mn+1的平面图。图4示出了图6中的铁电存储器件200沿线B-B’的截面图。如图6所示，导电层124可以完全或部分地覆盖存储单元102和伪存储单元128的区域，并且通孔结构122可以形成在导电层124和导电层120之间的虚线区域处。
通过通孔结构122将导电层124和导电层120电性连接，在伪存储单元128上方的导电层和通孔可以用于布线路径。由于通孔结构122和导电层120形成在伪单元区域内(在平面图中)，布线路径不会占用铁电存储器件200的额外面积，并且铁电存储器件200的尺寸不会受到影响。此外，布线路径可以设计成经过在最上面的导电层(例如膜层Mn+1)下方的导电层(例如膜层Mn)，并且在形成存储单元102时已经需要膜层Mn的制造过程，因此不会添加额外的工艺或掩模。
再者，通过通孔结构122将导电层124和导电层120电性连接，电容器112可以形成在最上面的导电层(例如膜层Mn+1)和倒数第二个导电层(例如膜层Mn)之间，并且电极114可以具有经过导电层124、通孔结构122和导电层120的布线路径。
通常，最上面的金属结构(包括通孔结构122)在其他金属结构中具有最大的厚度。当在对应于最上面的导电层(例如膜层Mn+1)和倒数第二个导电层(例如膜层Mn)的区域中形成电容器112时，电容器112可以具有更大的单元面积和足够的电荷用于存储器感测。因此，电容器112可以设置在对应于单层金属结构的区域中，而不是占据多层金属结构。通过使用这种结构，可以简化制造过程，也可以提高存储单元的可靠性。
图7示出了根据本发明一些实施例的又一种示例性铁电存储器件300的截面图。铁电存储器件300类似于铁电存储器件200，但是铁电存储器件300中的导电层124通过通孔结构129连接到电极114。在一些实施例中，铁电存储器件300中的导电层124可以通过多于一个的通孔结构129连接到电极114。
图8示出了根据本公开的一些方面的另一种示例性铁电存储器件400的截面图。铁电存储器件400类似于铁电存储器件200，并且外围电路130进一步通过导电层120电性连接到布线路径。可以理解的是，外围电路130也可以通过导电层120与布线互连结构104电性连接而应用于铁电存储器件100。图8示出了在外围电路130中的一个晶体管，然而在实际结构中可以在外围电路130中形成多个晶体管。
外围电路130被配置成控制存储单元102的操作。外围电路130可以包括至少一个晶体管131，以及电耦合到晶体管131的互连结构132。在一些实施例中，互连结构132可以包括一个或多个互连层，如图4所示。在一些实施例中，互连结构132可以电性连接晶体管131的多个端子之一。在一些实施例中，互连结构132可以电性连接晶体管131的源极/漏极端子。导电板134形成在互连结构132上方。在一些实施例中，导电板134可以是外围电路130的金属层。
如图8所示，导电板134电性连接到导电层120。在一些实施例中，导电板134和导电层120可以通过同一制程形成。在一些实施例中，导电板134和导电层120可以由相同的金属层形成。在一些实施例中，导电板134和导电层120可以位于不同的金属层上并且进一步通过其他通孔电性连接。在一些实施例中，外围电路130可以远离存储单元，并且导电板134和导电层120通过布线电性连接。例如，导电板134和导电层120可以通过图5所示的布线133电性连接。
可以理解的是，即使图8示出了在互连结构132中的最上面的导电层(导电板134)连接导电层120，但在本申请中也可以使用其他导电层通过在伪存储单元128上方的通孔结构与导电层电性连接存储单元，本申请对此不做限定。
图9示出了根据本公开的一些方面的示例性铁电存储器件900及902的平面图。如图9所示，铁电存储器件900具有位于铁电存储器件900左侧的伪存储单元，因此导电层124和导电层120可以通过位于铁电存储器件900左侧的通孔结构122电性连接。此外，如图9所示，铁电存储器件902具有位于铁电存储器件902底侧的伪存储单元，因此导电层124和导电层120可以通过位于铁电存储器件902底侧的通孔结构122电性连接。可以理解的是，此处所描述的左侧或底部是为了更好地描述通孔结构在铁电存储器件的平面图中的对应位置，以及平面图的任何旋转或移动也可以在本申请的范围内。
图10示出了根据本公开的一些方面的示例性铁电存储器件1000、1002和1004的平面图。如图10所示，铁电存储器件1000具有形成在存储单元区域外部的布线互连结构，并且图1至图3所示的通孔结构122可以应用于此。此外，如图10所示，铁电存储器件1002具有位于铁电存储器件1002左侧的伪存储单元，因此导电层124和导电层120可以通过位于铁电存储器件1002左上角的通孔结构122电性连接。在另一个实施例中，如图10所示，铁电存储器件1004具有位于铁电存储器件1004底侧的伪存储单元，因此导电层124和导电层120可以通过位于铁电存储器件1004左下角的通孔结构122电性连接。
图11示出了根据本公开的一些方面的示例性铁电存储器件1100、1102和1104的平面图。如图11所示，在铁电存储器件1100中，位于同一行的存储单元被同一导电层124覆盖。换言之，在铁电存储器件1100中，位于不同行的存储单元被彼此分离的导电层124覆盖。此外，铁电存储器件1100具有形成在存储单元区域外部的布线互连结构，并且图1至图3所示的通孔结构122可以应用于此。铁电存储器件1102还具有位于被彼此分离的导电层124覆盖的不同行的存储单元，以及位于铁电存储器件1102左侧的伪存储单元。导电层124和导电层120可以通过位于铁电存储器件1102左上角的通孔结构122电性连接。铁电存储器件1104具有彼此分离且分别覆盖不同存储单元的导电层124，以及位于铁电存储器件1104左侧的伪存储单元。导电层124和导电层120可以通过位于铁电存储器件1104左下角的通孔结构122电性连接，如图11所示。
本公开提供了图9-11中的各种实施例以示出本申请不同位置和不同布线路径的灵活性，以及本领域技术人员可以基于本申请的特点进行任何改变。例如，图12示出了根据本发明一些实施例的示例性铁电存储器件1200的平面图。铁电存储器件1200具有通孔结构1204和1206，并且布线路径形成在两个存储单元区域1202之间。外围电路1208位于存储单元区域1202的右侧。再者，不同存储器单元区域1202之间的布线路径可以是交错的。例如，通孔结构1204和通孔结构1206可以在铁电存储器件1200的平面图中的y方向上交错，如图12所示。通过交错布线，导电层124下方的布线路径在连接到外围电路1208时可以占用更少的面积。
在另一实施例中，如图13所示，其示出了根据本发明一些实施例的示例性铁电存储器件1300的平面图。铁电存储器件1300具有通孔结构1304和1306，并且布线路径形成在每个存储单元区域1302的旁边。外围电路1308位于存储单元区域1302的右侧。再者，不同存储器单元区域1302之间的布线路径可以是交错的。例如，通孔结构1304和通孔结构1306可以在铁电存储器件1300的平面图中的y方向上交错排列，如图13所示。通过交错布线，导电层124下方的布线路径在连接到外围电路1308时可以占用更少的面积。
在另一实施例中，如图14所示，其示出了根据本发明一些实施例的示例性铁电存储器件1400的平面图。铁电存储器件1400具有通孔结构1404和1406，并且布线路径形成在每个存储单元区域1402下方。外围电路1408位于存储器单元区域1402下方。通孔结构1404和1406可以位于每个存储单元区域1402和每个外围电路1408之间的每个存储单元区域1402的底部边缘上，如图14所示。通过使用这种布线，导电层124下方的布线路径可以占用更少的面积。
如图12至图14所示，通孔结构可以设置在存储单元区域的横向区域。例如，如图12和13所示，通孔结构1204和1304可以沿横向设置在存储单元区域1202和1302的横向区域。在另一实施例中，如图14所示，通孔结构1404可以沿纵向设置在存储单元区域1402的横向区域。
图15示出了根据本发明一些实施例的用于形成存储器件的示例性方法1500的流程图。为了更好地解释方法1500，图8所示的铁电存储器件400的截面图可以一起参考。
如图8和图15的操作1502所示，在衬底402上方形成半导体结构。衬底402可以包括硅(例如单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或其他适合的材料。半导体结构可以包括存储单元102、伪存储单元128和外围电路130。
如图8所示，半导体结构可以包括晶体管106、127和131。晶体管106、127和131中的每一个可以包括在衬底402上形成的具有栅极电介质和栅极导体的栅极叠层，以及在衬底402中形成源/漏极区。源/漏极区可以是衬底中具有期望掺杂水平的n型或p型掺杂剂的掺杂部分。栅极电介质可以包括电介质材料，例如氧化硅(SiOx)、氮化硅(SiNx)或high-k电介质材料，high-k电介质材料包括但不限于氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化钛(TiO2)或其任意组合。栅极导体可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、Al、多晶硅、硅化物或其任意组合。栅极导体可以用作铁电存储器件400的字线。
如图8和图15的操作1504所示，包括有导电板110的互连结构108可以形成在存储单元102上方，导电层120可以形成在伪存储单元128上方，并且包括有导电板134的互连结构132可以形成在外围电路130上方。互连结构108和导电板110可以与源/漏极区之一接触并且电耦合到在后续操作中形成的电容器112的电极116。在一些实施例中，互连结构108、导电板110、导电层120、互连结构132及/或导电板134可以包括Cu、氮化钛(TiN)或W。
在一些实施例中，伪存储单元128可以位于铁电存储器件400的平面图中单元区域边缘之外的伪单元区域中。在一些实施例中，导电板110可以位于互连结构108上方。在一些实施例中，导电板110可以是互连结构108的最上面的导电层。在一些实施例中，可以在伪存储单元128上方形成另一互连结构，并且导电层120可以是该互连结构的最上面的导电层。在一些实施例中，导电板110和导电层120是位于导电层124下方的同一导电层。在一些实施例中，导电板110和导电层120在同一制程中形成。在一些实施例中，导电板110和导电层120可以包括相同的材料。在一些实施例中，导电板110的顶面和导电层120的顶面可以彼此齐平。
如图8和图15的操作1506所示，介电层404可以形成在导电板110、导电层120和导电板134上方。然后，电容器112可以形成在导电板110上方的介电层404中，并且通孔结构122可以形成在导电层120上方，如图15的操作1508所示。
在一些实施例中，介电层404可以包括层间介电(ILD)层，例如SiOx或SiNx。在一些实施例中，在形成通孔结构122之前，电容器112形成在介电层404中。在一些实施例中，在形成电容器112之前，通孔结构122形成在介电层404中。在一些实施例中，电容器112和通孔结构122在同一制造过程中形成在介电层404中。电容器112可以包括电极114和围绕电极114的至少一部分的电极116。在一些实施例中，电极116电性接触导电板110。在一些实施例中，电极116直接接触导电板110。铁电层118设置在电极114和电极116之间。在一些实施例中，电容器112的高度小于或等于通孔结构122的高度。在一些实施例中，电容器112的高度小于通孔结构122和导电层124的堆叠高度。
电极116、铁电层118和电极114依次形成在介电层404中，并且电极116电性接触导电板110。在一些实施例中，电极114和电极116可以包括TiN、氮化钛硅(TiSiNx)、氮化钛铝(TiAlNx)、氮化碳钛(TiCNx)、氮化钽(TaNx)、氮化钽硅(TaSiNx)、氮化钽铝(TaAlNx)、氮化钨(WNx)、硅化钨(WSix)、氮化碳钨(WCNx)、钌(Ru)、氧化钌(RuOx)、铱(Ir)、掺杂的多晶硅、透明导电氧化物(TCO)、氧化铱(IrOx)或其他适合的材料。在一些实施例中，电极114和电极116可以包括相同的材料。在一些实施例中，电极114和电极116可以包括不同的材料。
在一些实施例中，电极114和电极116可以通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积、脉冲激光沉积(PLD)或其他适合的工艺形成。在一些实施例中，电极114和电极116可具有在约2nm和约50nm之间的厚度。在一些实施例中，电极114和电极116可以具有相同的厚度。在一些实施例中，电极114和电极116可以具有不同的厚度。
在一些实施例中，铁电层118可以包括铁电氧化物材料。铁电氧化物可以掺杂有多种掺杂剂，这可以提高铁电膜层的结晶度。例如，掺杂剂可以在掺杂的铁电层的结晶过程中提供弹性，从而减少在铁电膜层结晶中形成的缺陷的数量，并促进high-K铁电相的形成。应当理解，在一些实施例中，铁电层118可以具有多层结构。
在一些实施例中，铁电层118可以包括铁电复合氧化物。在一些实施例中，铁电层118可以包括氧和一种或多种铁电金属。铁电金属可包括但不限于锆(Zr)、铪(Hf)、钛(Ti)、铝(Al)或其他适合的材料。在一些实施例中，铁电层118可以包括氧和两种或更多种的铁电金属。在一些实施例中，铁电层118可以包括氧和诸如硅(Si)的非金属材料。
可选地，铁电层118还可以包括形成为晶体结构的一部分的多种掺杂剂。在一些实施例中，掺杂剂补偿在铁电氧化物材料结晶过程中形成的缺陷，以提高铁电层118的膜层质量。在一些实施例中，掺杂剂不同于铁电氧化物材料中的铁电金属，并且包括选自于Hf、Zr、Ti、Al、Si、氢(H)、氧(O)、钒(V)、铌(Nb)、钽(Ta)、钇(Y)及/或镧(La)中的一种或多种。
如图8和图15的操作1510所示，导电层124形成在电极114和通孔结构122上方，并且电极114和通孔结构122通过导电层124电性连接。在一些实施例中，导电层124直接形成在电极114上。在一些实施例中，导电层124通过通孔结构电连接到电极114。
通过通孔结构122将导电层124和导电层120电性连接，布线路径可以设计成经过在最上面的导电层(例如膜层Mn+1)下方的导电层(例如膜层Mn)。再者，通过通孔结构122电性连接导电层124和导电层120。电容器112可以形成在最上面的导电层(例如膜层Mn+1)和倒数第二个导电层(例如膜层Mn)之间，并且电极114可以具有经过导电层124、通孔结构122和导电层120的布线路径。
通常，布线互连结构104或外围电路的最上面的金属结构(包括通孔结构122)，在其他金属结构中具有最大的厚度。当在对应于最上面的导电层(例如膜层Mn+1)和倒数第二个导电层(例如膜层Mn)的区域中形成电容器112时，电容器112可以具有更大的单元面积和足够的电荷用于存储器感测。因此，电容器112可以设置在对应于单层金属结构的区域中，而不是占据多层金属结构。通过使用这种结构，可以简化制造过程，也可以提高存储单元的可靠性。
前面具体实施例的描述充分地揭示了本发明的一般性质，使得其他人可以通过应用本领域的通常知识，在不进行过度实验且不背离本发明的一般概念的情况下，容易地修改及/或调整这些具体实施例，以适应多种应用。因此，基于本文的教导和指导，此类调整和修改旨在落入本文所描述的实施例的等同物的含义及范围之内。可以理解的是，本文所使用的词汇或术语均是出于描述而非限制的目的，因此本领域技术人员可以根据本揭露的教导和指导理解这些术语和词汇。
本揭露的实施例在前面已通过说明特定功能和其关系的实现的功能构建块进行了描述。为便于描述，这此功能构建块的边界在此是被任意界定的。只要能适当地执行特定功能及其关系，就可以定义供替换的边界。
发明内容和摘要部分可能阐述了如发明人所构思的本发明的示例性实施例中的一个或多个，而非全部，因此不旨在以任何方式限制本发明和发明申请专利范围。
本发明的广度和范围不应受任何上述示例性实施例的限制，而应仅根据申请专利范围及其等同物来定义。
Claims (20)
1.一种存储器件，包括：
多个存储单元，每个存储单元包括：
至少一个第一晶体管；
单元互连结构，其形成在至少一个第一晶体管上方并与至少一个第一晶体管电接触，且包括设置在单元互连结构的顶层处的单元板；及
至少一个电容器，其通过单元互连结构电耦合到至少一个第一晶体管，每个电容器包括：
第一电极；
第二电极，其围绕第一电极的至少一部分，且电接触单元板；及
铁电层，其设置在第一电极和第二电极之间；以及
布线互连结构，与所述多个存储单元电接触，包括：
第一导电层；及
第一通孔结构，其设置在第一导电层上，
其中第一通孔结构通过第二导电层与第一电极电接触，以及
其中第一导电层位于第二导电层下方。
2.如权利要求1所述的存储器件，其中第二导电层设置在第一电极上且与第一电极直接接触。
3.如权利要求1所述的存储器件，其中第二导电层设置在第一电极上并且通过第二通孔结构与第一电极电接触。
4.如权利要求1所述的存储器件，其中单元板和第一导电层在同一制造工序中形成。
5.如权利要求1所述的存储器器件，还包括：
外围电路，其配置成控制多个存储单元的操作，且包括：
至少一个第二晶体管；以及
外围互连结构，其电耦合到至少一个第二晶体管，其中外围互连结构的第三导电层与第一导电层电接触。
6.如权利要求5所述的存储器件，其中第三导电层和第一导电层相互延伸并直接连接。
7.一种存储器件，包括：
多个存储单元，每个存储单元包括：
至少一个第一晶体管；
单元互连结构，其形成在至少一个第一晶体管上方并与至少一个第一晶体管电接触，且包括设置在该单元互连结构的顶层处的单元板；及
至少一个电容器，其通过单元互连结构电耦合到至少一个第一晶体管，每个电容器包括：
第一电极；
第二电极，其围绕该第一电极的至少一部分，且电接触该单元板；及
铁电层，其设置在第一电极和第二电极之间；以及
伪存储单元，其包括：
至少一个第二晶体管；
第一导电层，其设置在至少一个第二晶体管上方；及
第一通孔结构，其设置在该第一导电层上，
其中第一通孔结构通过第二导电层与第一电极电接触，及
其中第一导电层位于第二导电层下方。
8.如权利要求7所述的存储器件，其中在存储器件的平面图中，第一通孔结构与伪存储单元重叠。
9.如权利要求7所述的存储器件，其中第二导电层设置在第一电极上并且与第一电极直接接触。
10.如权利要求7所述的存储器件，其中第二导电层设置在第一电极上并且通过第二通孔结构与第一电极电接触。
11.如权利要求7所述的存储器件，其中单元板和第一导电层在同一制造工序中形成。
12.如权利要求7所述的存储器器件，还包括：
外围电路，其配置成控制多个存储单元的操作，且包括：
至少一个第三晶体管；及
外围互连结构，其电耦合到该至少一个第三晶体管，其中该外围互连结构的第三导电层与第一导电层电接触。
13.如权利要求12所述的存储器件，其中第三导电层的顶面和第一导电层的顶面彼此齐平。
14.如权利要求12所述的存储器件，其中第三导电层和第一导电层相互延伸并直接连接。
15.一种形成铁电存储器件的方法，包括：
在衬底上方形成半导体结构，该半导体结构包括单元区域、伪单元区域和外围区域；
在该单元区域上方形成第一互连结构、在伪单元区域上方形成第二互连结构，以及在外围区域上方形成第三互连结构，其中该第二互连结构与该第三互连结构电接触；
在第一互连结构、第二互连结构和第三互连结构上方形成介电层；
在第一互连结构上方的介电层中形成电容器，在第二互连结构上方的介电层中形成通孔结构；以及
通过第一导电层电连接该电容器与该通孔结构。
16.如权利要求15所述的方法，其中该电容器包括第一电极、围绕第一电极的至少一部分的第二电极，以及设置在第一电极和第二电极之间的铁电层，并且第一导电层与第一电极直接接触。
17.如权利要求16所述的方法，其中通过第一导电层电性连接该电容器和该通孔结构，还包括：
在与多个电容器的多个第一电极直接接触的多个电容器上方以及与通孔结构直接接触的通孔结构上方形成第一导电层。
18.如权利要求15所述的方法，其中在单元区域上方形成第一互连结构、在伪单元区域上方形成第二互连结构，在外围区域上方形成第三互连结构，还包括：
在第一互连结构的最顶层形成单元板；以及
在第二互连结构的最顶层形成第二导电层，其中该单元板的顶面与该第二导电层的顶面彼此齐平。
19.如权利要求15所述的方法，其中在半导体结构的平面图中，伪单元区域位于单元区域的边缘之外。
20.如权利要求15所述的方法，其中电容器的第一高度等于或小于通孔结构和第一导电层的堆叠的第二高度。
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