CN109686753B - 半导体结构及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体结构及其制作方法。该半导体结构包含有一基底，该基底上定义有一存储器区以及一晶体管区，一绝缘层位于该基底上，一2D材料层，位于该绝缘层上，且同时位于该存储器区以及该晶体管区内，其中该晶体管区内的部分该2D材料层为一晶体管结构的一通道区，其中该晶体管结构位于该晶体管区内的该通道区上，以及一电阻式随机存取存储器(RRAM)位于该存储器区内，该RRAM包含一下电极层、一电阻转换层与一上电极层依序位于该2D材料层上并电连接于该通道区。

Description

半导体结构及其制作方法
技术领域
本发明涉及一半导体元件，特别是涉及一种包含2D材料层的晶体管与一电阻式随机存取存储器的结构及其制作方法。
背景技术
电阻式随机存取存储器(Resistive random access memory,RRAM)具有简单结构、低工作电压、高运作速度、良好耐久性且与CMOS制作工艺相容等优点。RRAM是可替代传统的闪存存储器的最有前景的替代物，以达到缩小元件尺寸目的。RRAM正在诸如光盘和非挥发性存储器阵列的各种元件中被广泛应用。
RRAM单元将数据存储在能够被引发相变的材料层内。在所有或部分的层内，材料可以引发相变，并在高电阻状态和低电阻状态之间互相切换。不同的电阻状态被侦测后，可以表示为"0"或"1"。在典型的RRAM单元中，数据存储层包括非晶金属氧化物，在施加足够的电压后，电压可形成跨越过数据存储层的金属桥，也就形成低电阻状态。接着，可以通过施加高电流密度的脉冲或以其他方式，以分解或融化所有或部分的金属结构，使金属桥断裂，并且恢复高电阻状态。然后当数据存储层迅速冷却后，将再次从高电阻状态转变成低电阻状态。
发明内容
本发明提供一种半导体结构，包含有一基底，该基底上定义有一存储器区以及一晶体管区，一绝缘层位于该基底上，一2D材料层，位于该绝缘层上，且同时位于该存储器区以及该晶体管区内，其中该晶体管区内的部分该2D材料层为一晶体管结构的一通道区，其中该晶体管结构位于该晶体管区内的该通道区上，以及一电阻式随机存取存储器(RRAM)位于该存储器区内，该RRAM包含一下电极层、一电阻转换层与一上电极层依序位于该2D材料层上并电连接于该通道区。
本发明另提供一种半导体结构的制作方法，首先，提供一基底，该基底上定义有一存储器区以及一晶体管区，接着形成一绝缘层于该基底上，并形成一2D材料层于该绝缘层上，该2D材料层同时位于该存储器区以及该晶体管区内，其中该晶体管区内的部分该2D材料层为一通道区，然后形成一晶体管结构于该晶体管区内的该通道区上，以及形成一电阻式随机存取存储器(RRAM)于该存储器区内，该RRAM包含一下电极层、一电阻转换层与一上电极层，依序位于该2D材料层上并电连接于该通道区。
本发明的其中一特征在于，形成一2D材料层位于绝缘层上，接下来分别形成RRAM与晶体管结构位于2D材料层上。如此一来，2D材料层可作为晶体管结构的通道区，同时也可电连接至RRAM，作为连接两者的连接件。同时，2D材料层具有传导速度快、能耗低等优点，可以同时提升RRAM与晶体管结构的效能。另外，本发明中在RRAM与晶体管结构的制作过程中，有数层材料层可以同时制作，例如RRAM的电阻转换层与晶体管结构中的高介电常数层是由一材料层同时制作，RRAM的上电极与晶体管结构中的阻障层也同时由另一材料层制作，因此可以节省制作工艺步骤，提高制作工艺的效率。
附图说明
图1为本发明一优选实施例制作的半导体结构上视示意图；
图2为图1中沿着剖面线A-A’与剖面线B-B’所得的剖面结构示意图；
图3为延续图1的结构所制作的半导体结构上视示意图；
图4为图3中沿着剖面线A-A’与剖面线B-B’所得的剖面结构示意图；
图5为延续图4的结构所制作的半导体结构剖面示意图；
图6为延续图5的结构所制作的半导体结构上视示意图；
图7为图6中沿着剖面线A-A’与剖面线B-B’所得的剖面结构示意图；
图8为延续图6的结构所制作的半导体结构上视示意图；
图9为图8中沿着剖面线A-A’与剖面线B-B’所得的剖面结构示意图；
图10为延续图8的结构所制作的半导体结构上视示意图；
图11为图10中沿着剖面线A-A’与剖面线B-B’所得的剖面结构示意图；
图12为图10中沿着剖面线C-C’所得的剖面结构示意图。
主要元件符号说明
10基底
12晶体管区
14存储器区(存储区)
15绝缘层
16 2D材料层
17较窄部分
18较宽部分
22下电极材料层
24高介电常数层
24A电阻转换层
24B高介电常数层
26上电极层
26A上电极
26B阻障层
28栅极导电层
28A导电层
28B栅极导电层
28B’栅极导电层
30介电层
32接触结构
33第二介电层
34导线
34A选择线
34B位线
34C字符线
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
首先请参考图1与图2，图1绘示根据本发明一优选实施例制作的半导体结构上视示意图。图2绘示图1中沿着剖面线A-A’与剖面线B-B’所得的剖面结构示意图。如图1所示，提供一基底10，例如为一硅基底，基底上定义有一晶体管区12以及相邻的一存储器区14，其中在后续步骤中，预定形成一晶体管结构于晶体管区12内，也形成一电阻式随机存取存储器(Resistive random access memory,RRAM)于存储器区14内。基底10上形成有一绝缘层15以及一图案化的2D材料层16。其中2D材料层具有厚度薄且极低电阻的特性，例如单层或多层的石墨烯、磷化氢(PH3)或MoS2(二硫化钼)或其他过渡金属二硫化物。由于2D材料层16较佳形成于绝缘层上，因此在基底10上先形成绝缘层15(例如氧化硅或氮化硅等)然后才形成2D材料层16。
本实施例中，2D材料层16同时位于晶体管区12以及存储器区14内，且位于两区内的2D材料层16彼此之间相连。从上视图来看(图1)2D材料层16具有一类似L型的结构，但不限于此。其中在存储器区14内，后续预定形成的RRAM将会形成于2D材料层16上。而在晶体管区12内，2D材料层16包含有一较窄部分17以及一较宽部分18，其中较窄部分17定义出后续形成的晶体管的通道位置，也就是说，本实施例中位于晶体管区12内的部分2D材料层，将会在后续步骤中作为晶体管的通道区使用。此外，2D材料层16的较宽部分18可用以定义晶体管的源/漏极区的所在位置，连接后续形成的接触结构等，但不限于此。
请参考图3与图4，图3绘示延续图1的结构所制作的半导体结构上视示意图。图4绘示图3中沿着剖面线A-A’与剖面线B-B’所得的剖面结构示意图。如图3所示，形成一图案化下电极层22，材质例如为钛、氮化钛或是氮化钽等，但不限于此。图案化下电极层22分别覆盖于晶体管区12内以及存储器区14内的2D材料层16上，但是却不覆盖于晶体管区12内的较窄部分17，也就是后续形成晶体管的通道位置。因此从剖视图(图4)来看，部分的2D材料层16被曝露。其中，晶体管区12内的图案化下电极层22分别用来当作源/漏极，而且存储器区14内的图案化下电极层22则直接连接晶体管区12的其中一图案化下电极层22(亦即源/漏极其中的一者)。
图5绘示延续图4的结构所制作的半导体结构剖面示意图。接下来，依序形成一高介电常数层24、一上电极层26以及一栅极导电层28，全面性地覆盖于晶体管区12内以及存储器区14内。其中高介电常数层24包含例如介电常数大于4的介电材料，例如是选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化镧(lanthanum oxide，La2O3)、氧化钽(tantalum oxide，Ta2O5)、氧化钇(yttrium oxide，Y2O3)、氧化锆(zirconium oxide，ZrO2)、钛酸锶(strontium titanate oxide，SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO4)、锆酸铪(hafnium zirconium oxide，HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(barium strontium titanate,BaxSr1- xTiO3,BST)或其组合所组成的群组。上电极层26材质例如为钛、氮化钛或是氮化钽等，栅极导电层28的材料可以包括未掺杂的多晶硅、重掺杂的多晶硅、或是单层或多层金属层，金属层例如功函数金属层，阻挡层和低电阻金属层等，但不限于此。此外，由于上述位于较窄区域17的2D材料层16被曝露，因此部分高介电常数层24直接接触该2D材料层16。
图6绘示延续图5的结构所制作的半导体结构上视示意图。
图7绘示图6中沿着剖面线A-A’与剖面线B-B’所得的剖面结构示意图。先进行一蚀刻步骤，移除部分的栅极导电层28、上电极层26以及高介电常数层24。蚀刻步骤进行后，位于存储器区14内剩余的高介电常数层24定义为电阻转换层24A，剩余的上电极层26定义为上电极26A、剩余的栅极导电层28定义为导电层28A。另一方面，位于晶体管区12内剩余的高介电常数层24定义为高介电常数层24B，剩余的上电极层26定义为阻障层26B、剩余的栅极导电层28定义为栅极导电层28B，而且晶体管区12内的高介电常数层24B与阻障层26B布局图案相同，又部分跨设在晶体管区12内的图案化下电极层22(亦即源/漏极区)上。另外，由于此步骤中单独移除部分的栅极导电层28B，因此从图6来看，栅极导电层28B的面积将会小于阻障层26B的面积，也就是说有部分的阻障层26B顶部被曝露。值得注意的是，由于部分材料层是采用相同制作工艺一起制作，所以电阻转换层24A与高介电常数层24B材质、厚度相同；上电极26A与阻障层26B材质、厚度相同；且导电层28A与栅极导电层28B材质、厚度相同。
图8绘示延续图6的结构所制作的半导体结构上视示意图。
图9绘示图8中沿着剖面线A-A’与剖面线B-B’所得的剖面结构示意图。如图8与图9所示，先形成一掩模层(图未示)覆盖于存储器区14内，再次进行一蚀刻步骤，移除部分的栅极导电层28B，形成栅极导电层28B’，之后再移除上述掩模层。其中栅极导电层28B’的延伸方向与2D材料层16的较窄部分17的延伸方向相互垂直。举例来说，从图9来看，栅极导电层28B’沿着垂直方向延伸，而2D材料层16的较窄部分17沿着水平方向延伸。栅极导电层28B’将会作为后续晶体管的栅极所使用。值得注意的是，由于上电极26A以及阻障层26B实际上是采相同制作工艺且由同一层材料层所形成，因此上电极26A与阻障层26B材质相同且两者的顶面切齐，同样地，导电层28A与栅极导电层28B材质相同且两者的顶面切齐。在图9所示的步骤中，已经完成一位于存储器区14内的电阻式随机存取存储器(RRAM)40以及一位于晶体管区12内的晶体管结构42。其中，RRAM 40至少包含有图案化下电极层22、电阻转换层24A与上电极26A。晶体管结构42则至少包含有由2D材料层16组成的通道部分，由图案化下电极层22组成的源极与漏极部分，以及由高介电常数层24B、阻障层26B与栅极材料层28B’构成的栅极部分。
另外，从图6至图9的步骤过程中，进行两次蚀刻以形成栅极导电层28’的方法，可降低形成栅极导电层28’的难度。换句话说，由于栅极导电层28’图案较为精细，因此先以一次蚀刻形成大略的图案(如图6)，接下来再以另外一次蚀刻形成较为精细的栅极导电层28’(如图8)。但本发明也涵盖仅用一次蚀刻步骤，就直接形成导电层28A以及栅极导电层28’的方法。
最后，请参考图10至图12。图10绘示延续图8的结构所制作的半导体结构上视示意图。图11绘示图10中沿着剖面线A-A’与剖面线B-B’所得的剖面结构示意图。图12绘示图10中沿着剖面线C-C’所得的剖面结构示意图。形成一介电层30覆盖于晶体管区12以及存储器区14内，并且形成多个接触结构32，分别电连接上述导电层28A、栅极导电层28B以及部分位于晶体管区内的图案化下电极层22(也就是晶体管的源极与漏极部分)。接下来，再形成一第二介电层33覆盖于介电层30上，且形成多个导线34连接上述的接触结构32，该些导线34可能包含有字符线、位线等。更详细而言，图10中绘出一选择线34A与RRAM 40电连接；一位线34B与晶体管结构42的源极或漏极相连；以及一字符线34C与晶体管结构42的栅极相连。
本发明的其中一特征在于，形成一2D材料层16位于绝缘层15上，接下来分别形成RRAM 40与晶体管结构42位于2D材料层16上。如此一来，2D材料层16可作为晶体管结构的通道区，同时也可电连接至RRAM 40，作为连接两者的连接件。同时，2D材料层具有传导速度快、能耗低等优点，可以同时提升RRAM与晶体管结构的效能。另外，本发明中在RRAM与晶体管结构的制作过程中，有数层材料层可以同时制作，例如RRAM的电阻转换层与晶体管结构中的高介电常数层是由一材料层同时制作，RRAM的上电极与晶体管结构中的阻障层也同时由另一材料层制作，因此可以节省制作工艺步骤，提高制作工艺的效率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体结构，包含有:
基底，该基底上定义有存储器区以及晶体管区；
绝缘层，位于该基底上；
2D材料层，位于该绝缘层上，且同时位于该存储器区以及该晶体管区内，其中该晶体管区内的部分该2D材料层为一晶体管结构的一通道区，其中该晶体管结构位于该晶体管区内的该通道区上，且该晶体管结构包括图案化介电常数层；以及
电阻式随机存取存储器(RRAM)，位于该存储器区内，该电阻式随机存取存储器(RRAM)包含下电极层、电阻转换层与上电极层依序位于该存储器区内的该2D材料层上并电连接于该通道区，其中该电阻转换层的顶面与该图案化介电常数层的顶面切齐，
其中该通道区中的该2D材料层的宽度小于该晶体管区中剩余的该2D材料层的宽度，且小于该存储器区中的该2D材料层的宽度。
2.如权利要求1所述的半导体结构，其中该下电极层也位于该晶体管区内的剩余的该2D材料层上，作为该晶体管结构一源极及一漏极。
3.如权利要求2所述的半导体结构，其中该图案化介电常数层位于该下电极层上。
4.如权利要求3所述的半导体结构，其中该上电极层也位于该晶体管区内的该图案化介电常数层上，作为该晶体管结构一栅极。
5.如权利要求4所述的半导体结构，其中该晶体管结构包含该源极、该漏极、该图案化介电常数层以及该栅极。
6.如权利要求3所述的半导体结构，其中该晶体管区内，部分该图案化介电常数层直接接触该2D材料层。
7.如权利要求3所述的半导体结构，其中该图案化介电常数层的材质与该电阻转换层的材质相同。
8.如权利要求1所述的半导体结构，其中该上电极层同时位于该存储器区以及该晶体管区内，且该存储器区内的该上电极层与该晶体管区内的该上电极层顶面相互切齐。
9.如权利要求8所述的半导体结构，还包含有导电层，位于该晶体管区以及该存储器区内的该上电极层上方，且该存储器区内的该导电层与该晶体管区内的该导电层顶面相互切齐。
10.如权利要求1所述的半导体结构，其中该2D材料层包含有石墨烯、磷化氢或二硫化钼。
11.一种半导体结构的制作方法，包含有:
提供一基底，该基底上定义有存储器区以及晶体管区；
形成一绝缘层于该基底上；
形成一2D材料层于该绝缘层上，该2D材料层同时位于该存储器区以及该晶体管区内，其中该晶体管区内的部分该2D材料层为一晶体管结构的一通道区，该晶体管结构于该晶体管区内的该通道区上，且该晶体管结构包括图案化介电常数层；以及
形成一电阻式随机存取存储器(RRAM)于该存储器区内，该电阻式随机存取存储器(RRAM)包含下电极层、电阻转换层与上电极层，依序位于该2D材料层上并电连接于该通道区，其中该电阻转换层的顶面与该图案化介电常数层的顶面切齐，
其中该通道区中的该2D材料层的宽度小于该晶体管区中剩余的该2D材料层的宽度，且小于该存储器区中的该2D材料层的宽度。
12.如权利要求11所述的制作方法，其中该下电极层也位于该晶体管区内的剩余的该2D材料层上，作为该晶体管结构一源极及一漏极。
13.如权利要求12所述的制作方法，其中该图案化介电常数层位于该晶体管区内的该下电极层上。
14.如权利要求13所述的制作方法，其中该上电极层也位于该晶体管区内的该图案化介电常数层上，作为该晶体管结构一栅极。
15.如权利要求14所述的制作方法，其中该晶体管结构包含该源极、该漏极、该图案化介电常数层以及该栅极。
16.如权利要求13所述的制作方法，其中该晶体管区内，部分该图案化介电常数层直接接触该2D材料层。
17.如权利要求13所述的制作方法，其中该图案化介电常数层的材质与该电阻转换层的材质相同。
18.如权利要求11所述的制作方法，其中该上电极层同时位于该存储器区以及该晶体管区内，且该存储器区内的该上电极层与该晶体管区内的该上电极层顶面相互切齐。
19.如权利要求18所述的制作方法，还包含有导电层，位于该晶体管区以及该存储器区内的该上电极层上方，且该存储器区内的该导电层与该晶体管区内的该导电层顶面相互切齐。
20.如权利要求11所述的制作方法，其中该2D材料层包含有石墨烯、磷化氢或二硫化钼。
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