JPWO2011043448A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JPWO2011043448A1
JPWO2011043448A1 JP2011535470A JP2011535470A JPWO2011043448A1 JP WO2011043448 A1 JPWO2011043448 A1 JP WO2011043448A1 JP 2011535470 A JP2011535470 A JP 2011535470A JP 2011535470 A JP2011535470 A JP 2011535470A JP WO2011043448 A1 JPWO2011043448 A1 JP WO2011043448A1
Authority
JP
Japan
Prior art keywords
transition metal
oxide layer
metal oxide
electrode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2011535470A
Other languages
English (en)
Inventor
行広 迫坪
行広 迫坪
真之 寺井
真之 寺井
宗弘 多田
宗弘 多田
裕子 矢部
裕子 矢部
幸重 斎藤
幸重 斎藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPWO2011043448A1 publication Critical patent/JPWO2011043448A1/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Abstract

第一の電極と、第二の電極と、前記第一の電極と前記第二の電極との間に挟まれた遷移金属酸化物層を含む層と、を少なくとも有し、前記遷移金属酸化物層は、第一の遷移金属からなる第一の遷移金属酸化物層と、前記第一の遷移金属とは異なる第二の遷移金属からなる第二の遷移金属酸化物層と、を有し、前記第一の遷移金属酸化物層は前記第一の電極側に設けられ、前記第二の遷移金属酸化物層は前記第二の電極側に設けられ、前記第一の遷移金属酸化物層と前記第二の遷移金属酸化物層とは当接し、前記第一の遷移金属酸化物層は、前記第一の遷移金属酸化物層と前記第二の遷移金属酸化物層との界面から、前記第一の電極側に向かって酸素濃度の傾斜を有し、且つ、前記界面における酸素濃度が、前記第一の電極側における酸素濃度より大きい、半導体装置とされる。

Description

本発明は、抵抗変化素子を有する半導体装置及びその製造方法に関する。
不揮発性メモリの分野においては、フラッシュメモリを筆頭に、強誘電体メモリ（ＦｅＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）等の研究が盛んに行われている。
近年、これらの不揮発性メモリと異なる、抵抗変化型不揮発メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）が提案されている。抵抗変化型不揮発メモリは、電圧パルスを印加してメモリセルの抵抗変化層の抵抗値を設定することによって情報を書き込むことができ、且つ、情報の非破壊読み出しを行うことができる不揮発性メモリである。抵抗変化型不揮発メモリは、セル面積が小さく、且つ、多値化が可能なことから、既存の不揮発性メモリをしのぐ可能性を有すると考えられている。
大容量の情報を処理することが不可欠になる中で、抵抗変化型不揮発メモリに求められるのは、大容量データを低消費電力で、信頼性高く、且つ、高速に書き換えられることである。その実現を目指し、抵抗変化型不揮発性メモリに用いる抵抗変化層については、さまざまな提案がなされている（特許文献１、非特許文献１）。
特許文献１には、タンタル酸化物層と、タンタルと異なる遷移金属酸化物層とで構成される抵抗変化層を用いた不揮発性素子が開示されている。そして、非特許文献１には、抵抗変化層として、一方の電極層との界面から他方の電極層との界面に渡り酸素濃度の傾斜を有するタンタル酸化物層を用いた抵抗変化素子が開示されている。さらに、非特許文献１における抵抗変化は、酸素原子が電界によって電極層とタンタル酸化物層の界面付近に集まったり拡散したりして発現すると記載されている。
特開２００９−１３５３７０号公報
ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，２００８，ｐ２９３ Ｇ．Ｈｅ ｅｔ ａｌ．，Ｃｈｅｍｉｃａｌ ＰｈｙｓｉｃｓＬｅｔｔｅｒｓ，Ｖｏｌ．３９５，ｐｐ．２５９，２００４ Ｅ．Ａｔａｎａｓｓｏｖａ，ｅｔ ａｌ．，Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｒｅｌｉａｂｉｌｉｔｙ，Ｖｏｌ．４２，ｐｐ．１５７，２００２ Ｘ．Ｌｉ ｅｔ ａｌ．，ＡＰＬ，Ｖｏｌ．９３，ｐｐ．０７２９０３，２００８
しかしながら、特許文献１に記載の不揮発性素子には、以下のような問題点が存在する。特許文献１に記載の不揮発性素子は、タンタル酸化物とチタン酸化物の積層構造とで構成されるが、いずれの遷移金属酸化物層にも酸素濃度の傾斜が存在しない。
抵抗変化のメカニズムとして、相異なる遷移金属酸化物層の積層構造の場合、電圧印加にともない、一方の遷移金属酸化物層の酸素濃度は傾斜を有する状態となり、最終的に他方の遷移金属酸化物層に酸素が移動することにより抵抗変化が生じる。しかしながら、特許文献１の遷移金属酸化物層は、酸素濃度の傾斜を有していないため、他方の遷移金属酸化物層への酸素の移動が生じるまでに余剰の電圧を要し、消費電力が大きくなるという問題点があった。
一方、非特許文献１には、酸素濃度の傾斜を有する不揮発性素子が開示されている。しかしながら、非特許文献１に記載の不揮発性素子には、以下のような問題点が存在する。即ち、非特許文献１に記載の不揮発性素子は、前記酸素濃度の傾斜が、一方の電極層との界面から始まり他方の電極層との界面までの全体に渡るものである。そのため、電極層とタンタル酸化物層との界面付近に集まった酸素が電極層中へ拡散してしまい、抵抗変化が安定しないという問題点があった。
本発明の目的は、上述した課題を解決し、低消費電力でのスイッチング動作が可能で、且つ、安定した抵抗変化特性を有する半導体装置及びその製造方法を提供することにある。
上述した課題を解決するため、本発明の第１の視点においては、第一の電極と、第二の電極と、前記第一の電極と前記第二の電極との間に挟まれた遷移金属酸化物層を含む層と、を少なくとも有し、前記遷移金属酸化物層は、第一の遷移金属からなる第一の遷移金属酸化物層と、前記第一の遷移金属とは異なる第二の遷移金属からなる第二の遷移金属酸化物層と、を有し、前記第一の遷移金属酸化物層は前記第一の電極側に設けられ、前記第二の遷移金属酸化物層は前記第二の電極側に設けられ、前記第一の遷移金属酸化物層と前記第二の遷移金属酸化物層とは当接し、前記第一の遷移金属酸化物層は、前記第一の遷移金属酸化物層と前記第二の遷移金属酸化物層との界面から、前記第一の電極側に向かって酸素濃度の傾斜を有し、且つ、前記界面における酸素濃度が、前記第一の電極側における酸素濃度より大きい、半導体装置が提供される。
さらに、本発明の第２の視点においては、
（ａ）第一の電極上に設けられた第一の遷移金属層をプラズマ酸化により酸化して第一の遷移金属酸化物層を形成する工程と、（ｂ）前記工程（ａ）に続いて、前記第一の遷移金属酸化物層上に、前記第一の遷移金属と異なる遷移金属からなる第二の遷移金属酸化物層を形成する工程と、（ｃ）前記工程（ｂ）の後に、前記第二の遷移金属酸化物層上に第二の電極を形成する工程と、を少なくとも実施する、半導体装置の製造方法が提供される。
本発明によれば、低消費電力でのスイッチング動作が可能で、且つ、安定した抵抗変化特性を有する半導体装置とすることができる。
図１は、本発明の実施の形態における半導体装置の一例を示す断面図である。
図２は、本発明の実施の形態における半導体装置の一例を示す断面図である。
図３は、本発明の実施の形態における電極の組成の一例を示す図である。
図４は、本発明の実施例１におけるチタン酸化物層の組成を示す図である。
図５は、本発明の実施例１におけるチタン酸化物層の酸素濃度を示す図である。
図６は、本発明の実施例１におけるタンタル酸化物層の組成を示す図である。
図７は、本発明の実施例１におけるタンタル酸化物層の結晶状態を示す図である。
図８は、本発明の実施例１における抵抗変化特性を示す図である。
図９は、Ａは、本発明の実施例１における抵抗変化素子の動作を示す図である。Ｂは、本発明の実施例１における抵抗変化素子の動作を示す図である。Ｃは、本発明の実施例１における抵抗変化素子の動作を示す図である。Ｄは、本発明の実施例１における抵抗変化素子の動作を示す図である。
図１０は、本発明の実施例１における抵抗変化特性を示す図である。
図１１は、本発明の実施例１における抵抗変化特性を示す図である。
図１２は、本発明の実施例１における抵抗変化特性を示す図である。
図１３は、本発明の実施例１における抵抗変化特性を示す図である。
図１４は、本発明の実施例１における抵抗変化特性を示す図である。
図１５は、本発明の実施例１における抵抗変化特性を示す図である。
図１６は、本発明の実施例２における半導体装置の製造方法の一例を示す図である。
図１７は、本発明の実施例２における半導体装置の製造方法の一例を示す図である。
図１８は、本発明の実施例２における半導体装置の製造方法の一例を示す図である。
図１９は、本発明の実施例２における半導体装置の製造方法の一例を示す図である。
図２０は、本発明の実施例２における半導体装置の製造方法の一例を示す図である。
図２１は、本発明の実施例２における半導体装置の製造方法の一例を示す図である。
図２２は、本発明の実施例２における半導体装置の製造方法の一例を示す図である。
本発明を詳細に説明する前に、本発明における用語の意味を説明する。
半導体基板とは、半導体装置が構成された基板や、単結晶基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板、液晶製造用基板などの基板も含む。
後酸化法とは、金属薄膜を蒸着法やスパッタリング法、パルスレーザーデポジション法等を用いて基板上に形成後に、酸素雰囲気中での熱酸化法や、酸素プラズマを用いたプラズマ酸化法等により金属薄膜を酸化し、基板上に酸化膜を形成する手法である。
本実施形態について、以下、図面を参照しながら詳細に説明する。
図１は本実施形態に係る半導体装置の構成を模式的に示す図である。
図１の半導体装置は、第一の電極（下部電極）１０１と、第二の電極（上部電極）１０２と、第一の電極と第二の電極との間に挟まれた遷移金属酸化物層１０５とを少なくとも有している。
遷移金属酸化物層１０５は、第一の遷移金属で構成される第一の遷移金属酸化物層１０３と、第一の遷移金属とは異なる第二の遷移金属で構成される第二の遷移金属酸化物層１０４とを有している。
第一の遷移金属酸化物層１０３は第一の電極１０１側に設けられ、第二の遷移金属酸化物層１０４は第二の電極側１０２に設けられている。第一の遷移金属酸化物層１０３と第二の遷移金属酸化物層１０４とは当接している。
第一の遷移金属酸化物層１０３は、第一の遷移金属酸化物層１０３と第二の遷移金属酸化物層１０４との界面から、第一の電極１０１側に向かって酸素濃度の傾斜を有している。また第一の遷移金属酸化物層１０３と第二の遷移金属酸化物層１０４との界面における酸素濃度は、第一の電極１０１側における酸素濃度より大きい。
上記構成により、遷移金属酸化物層１０５は抵抗変化の過程で不可欠な酸素濃度傾斜を初めから用意しているので、スイッチング動作に必要な電圧（消費電力）を低減することができる。そして、酸素濃度の傾斜が大きいほど、消費電力をより低減することができる。また、第一の遷移金属酸化物層１０３は、第一の遷移金属酸化物層１０３と第二の遷移金属酸化物層１０４との界面を始点とした酸素濃度傾斜を有することによって、スイッチング動作を高速化することができる。
さらに、遷移金属酸化物層１０５は、相異なる遷移金属酸化物層の積層構造であるため、電極層と遷移金属酸化物層との界面ではなく、相異なる遷移金属酸化物層間との界面で抵抗変化が生じる。このように、酸素が偏析しやすい箇所（抵抗変化箇所）を相異なる遷移金属酸化物層間の界面とすることにより、電極層中への酸素拡散を抑制することができ、電極の酸化による抵抗変化特性の劣化を防ぐことができる。
本実施形態における遷移金属とは、周期表で第３族元素から第１１族元素の間に存在する元素のうち、ランタノイドとアクチノイドを除く元素と定義する。遷移金属元素は、ｄ軌道ないしはｆ軌道の外部にも広く分布する電子が多数存在するという特徴を有する。この性質は、金属結合に関与しうる電子が多いということを意味しており、とりうる酸化数も多数存在することになる。
さらに、酸素濃度の傾斜は、第一の遷移金属酸化物層１０３と第二の遷移金属酸化物層１０４との界面における酸素濃度が第一の電極１０１側における酸素濃度より大きい構成であればよい。なお、第一の遷移金属酸化物層１０３と第二の遷移金属酸化物層１０４との界面から第一の電極１０１側に、酸素濃度が単調減少していれば、なお好ましい。
また、酸素濃度の傾斜は、第一の遷移金属酸化物層１０３と第二の遷移金属酸化物層１０４との界面から第一の電極１０１側に向けて存在していればよい。つまり、必ずしも第一の遷移金属酸化物層１０３と第二の遷移金属酸化物層１０４との界面から第一の電極１０１と第一の遷移金属酸化物層１０３との界面までの全体に渡って、酸素濃度の傾斜は存在していなくともよい。
さらに、第一の電極１０１と第二の電極１０２との間には、第一の遷移金属酸化物層１０３と第二の遷移金属酸化物層１０４との積層構造以外に、他の層が介在していてもよい。例えば第一の電極１０１と第一の遷移金属酸化物層１０３との間に結晶配向性を制御する層などが介在する構成であってもよい。
結晶粒による遷移金属酸化物層表面の凹凸を抑制するため、第一及び第二の遷移金属酸化物層の少なくとも一方は、非晶質であることが好ましい。第一及び第二の遷移金属酸化物層の両方が非晶質であれば、なお好ましい。しかし、十分に平坦な表面が得られるのであれば、遷移金属酸化物層は多結晶または微結晶材料であってもよい。
第一の遷移金属酸化物層１０３及び第二の遷移金属酸化物層１０４の少なくとも一方は非晶質であることにより、第一の遷移金属酸化物層１０３と第二の遷移金属酸化物層１０４との界面は、平坦となる。同様に、第一の遷移金属酸化物層１０３が非晶質であることにより、第一の遷移金属酸化物層１０３と第一の電極１０１とが当接する場合にはこれらの界面が平坦となる。同様に、第二の遷移金属酸化物層１０４が非晶質であることにより、第二の遷移金属酸化物層１０４と第二の電極１０２とが当接する場合にはこれらの界面が平坦となる。そのため多結晶の場合に比べて、抵抗変化経路の素子間のばらつきを低減することができる。これは、素子の微細化（高集積化）に有利である。
また例えば、第一の遷移金属酸化物層１０３として酸化チタン層、第二の遷移金属酸化物層１０４として酸化タンタル層を用いた場合、酸化チタン層１０３中の酸化チタンは、酸化タンタル層１０４との界面において、化学量論組成であることが好ましい。また、酸化チタン層１０３中の酸化チタンは、第一の電極１０１との界面において、その酸素濃度が、化学量論組成の３０％以下であることが好ましい。上記構成により、抵抗変化に必要な電流を低減することができる。
第一の遷移金属酸化物層１０３は、酸化チタン、酸化ジルコニウム、酸化ニッケルのいずれか一であることが好ましい。膜厚は、例えば４ｎｍ程度とすることができる。
第二の遷移金属酸化物層１０４は、酸化タンタル、酸化ジルコニウム、酸化シリコンタンタルのいずれか一であることが好ましい。膜厚は、例えば１５ｎｍ程度とすることができる。
第二の遷移金属酸化物層１０４を形成する第二の遷移金属は、第一の遷移金属酸化物層１０３を形成する第一の遷移金属よりも、酸化の自由エネルギーの絶対値が大きいことが好ましい。
酸化の自由エネルギーは、酸素と遷移金属との結合の強さと読み替えられる。そのため、酸化の自由エネルギーが小さいほど、酸素イオン又は酸素欠陥の拡散が大きくなると推測される。従って、第一の遷移金属の酸化の自由エネルギーの絶対値を小さくすることで、酸素イオン又は酸素欠陥の拡散が大きくなり、抵抗変化に必要な電流を低減することができる。
第一の電極１０１は、導電性を有していればよい。例えば、金、ニッケル、コバルト、プラチナ、ルテニウム、イリジウム、チタン若しくはこれらの合金又はこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどから構成すればよい。また、これらの材料の積層体であってもよい。
第二の電極１０２は、導電性を有していればよい。例えば、金、ニッケル、コバルト、プラチナ、ルテニウム、イリジウム、チタン若しくはこれらの合金又はこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどから構成すればよい。また、これらの材料の積層体であってもよい。
図２は、本実施形態に係る半導体装置の製造方法の工程を模式的に示す図である。
まず工程（ａ）として、第一の電極１０１上に設けられた第一の遷移金属層をプラズマ酸化により酸化して第一の遷移金属酸化物層１０３を形成する（図２（ａ））。工程（ａ）に続いて工程（ｂ）として、第一の遷移金属酸化物層１０３上に、第一の遷移金属と異なる遷移金属で構成される第二の遷移金属酸化物層１０４を形成する（図２（ｂ））。工程（ｂ）の後に工程（ｃ）として、第二の遷移金属酸化物層１０４上に第二の電極１０２を形成する（図２（ｃ））。
第一の遷移金属層がチタンである場合、工程（ａ）におけるプラズマ酸化を成膜温度２５０度以上４００度以下で行うことにより、非晶質酸化チタンが得られる。非晶質酸化チタンとすることにより、前述したように、第一の遷移金属酸化物層１０３と第二の遷移金属酸化物層１０４との界面、第一の遷移金属酸化物層１０３と第一の電極１０１との界面が平坦になる。その結果、多結晶の場合に比べて、抵抗変化経路の素子間のばらつきを低減することができる。
上述した本実施形態についてさらに詳細に説明すべく、本実施形態の実施例について以下、図面を参照しながら詳細に説明する。
［実施例１］本実施例１においては、試料素子１〜３を用いた実験をもとに詳細に説明する。
［製造方法の説明］試料素子１〜３の製造方法を説明する。半導体（単結晶シリコン）基板上に、膜厚５ｎｍの窒化タンタル層および膜厚５ｎｍのルテニウム層の積層構造で構成される下部電極を形成した。これらは試料素子１〜３に共通である。下部電極の形成は、ＤＣスパッタ装置を用い、３００℃で連続して成膜することによって行った。
次に、下部電極上に、膜厚２ｎｍのチタン層を形成した。これらは試料素子１〜３に共通である。チタン層の形成は、ＤＣスパッタ装置を用い、チタンをスパッタターゲットとして成膜することで行った。このとき、チタン層の成膜を行うチャンバー内に、アルゴンガスを５０ｓｃｃｍで供給し、成膜温度は３００℃、ＤＣパワーは０．２ｋＷとした。
次に、チタン層を酸素プラズマ雰囲気にさらすことで、チタン層を酸化して酸化チタン層を形成した。酸化時は、プラズマ酸化を行うチャンバー内に、酸素ガスを２８００ｓｃｃｍで供給し、その圧力が１５０Ｐａになるように排気を調節した。さらに、酸化時は、成膜温度は２５０℃、ＲＦパワーは２．０ｋＷとした。チタンの膜厚が２ｎｍの場合、化学量論組成の酸化チタン（ＴｉＯ２）を形成するのに要するプラズマ酸化時間は約３００秒である。
試料素子１、２、３のプラズマ酸化時間は、それぞれ、６０秒、３００秒、および６００秒とした。なお、ｓｃｃｍは流量の単位であり、０℃・１気圧の流体が１分間に１ｃｍ３流れることを示す。
酸化の結果、試料素子１は、下部電極を形成するルテニウム層上に酸化チタンが形成された。また試料素子２、３は、下部電極を形成するルテニウム層上に酸化チタンが形成され、且つ、ルテニウム層表面に酸化ルテニウム層が形成された。
次に、試料素子１〜３について、酸化チタン層上に、膜厚１５ｎｍの酸化タンタル層を形成した。酸化タンタル層の形成は、ＲＦスパッタ装置を用い、酸化タンタルをスパッタターゲットとして成膜することで行った。チャンバー内には、酸素ガスとアルゴンガスを５ｓｃｃｍ、４０ｓｃｃｍで供給し、成膜温度は３５０℃、パワーは２ｋＷとした。
次に、酸化タンタル層上に、膜厚４０ｎｍのプラチナ層で構成される上部電極を形成した。上部電極の形成は、電子線加熱法により行った。このとき、蒸着速度を０．２ｎｍ／ｓｅｃとすることで、遷移金属酸化物層にダメージを与えないように蒸着した。この上部電極は、試料素子１〜３に共通である。
表１に、試料素子１〜３の層構成を示す。
Figure 2011043448
 ［組成の評価］試料素子１〜３において形成した酸化ルテニウムの組成をＸＰＳ（Ｘ−ｒａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）により評価した。Ｘ線源にはＡｌ（Ｋα線）を用いた。
図３に、Ｒｕ３ｄ（２７８〜２８８ｅＶ）軌道のＸＰＳスペクトルを示す。図３に示すように、プラズマ酸化時間が１０ｓｅｃの場合は、Ｒｕ３ｄ領域において、金属由来のＲｕ４＋３ｄ３／２、Ｒｕ４＋３ｄ５／２ピークが観測されるものの、酸化ルテニウム由来のＲｕ４＋３ｄ３／２、Ｒｕ４＋３ｄ５／２ピークの強度は極めて小さい。
一方、プラズマ酸化時間を、標準条件である３００ｓｅｃ以上とした場合は、Ｒｕ３ｄ領域において、強度の強い酸化ルテニウム由来のＲｕ４＋３ｄ３／２、Ｒｕ４＋３ｄ５／２ピークが観測されるものの、金属ルテニウム由来のＲｕ４＋３ｄ３／２、Ｒｕ４＋３ｄ５／２ピークの強度は極めて小さい。
前述したように、ルテニウムの酸化の自由エネルギーの絶対値はチタンの酸化の自由エネルギーと比較して十分に小さいため、チタン層が完全に酸化されるまでルテニウムの酸化は起こらないことがわかる。
この結果から、プラズマ酸化時間が短い試料素子１は、ルテニウム下部電極上に、酸素濃度傾斜の大きい酸化チタン層が形成されていることがわかる。一方、プラズマ酸化時間が長い試料素子２、３は、ルテニウム下部電極の上に、酸化ルテニウム層、酸素濃度傾斜の少ない酸化チタン層が順に形成されていることがわかる。
次に、試料素子１〜３において形成した酸化チタン層の組成をＸＰＳにより評価した。Ｘ線源にはＡｌ（Ｋα線）を用いた。
図４に、Ｔｉ２ｐ（４５５〜４７０ｅＶ）および、Ｏ１ｓ（５２５〜５４０ｅＶ）軌道のＸＰＳスペクトルを示す。
図４（ａ）は、試料素子１〜３のＴｉ２ｐ軌道のスペクトル、図４（ｂ）は、試料素子１〜３のＯ１ｓ軌道のスペクトルである。
図４のＴｉ２ｐ軌道とＯ１ｓ軌道それぞれのスペクトルの面積から得られる酸化チタンの組成比（Ｏ／Ｔｉ）は、ほぼ２であり、酸化チタン層の表面には化学量論組成である酸化チタン（ＴｉＯ２）が形成されていることがわかる。
一方、試料素子１〜３では、酸化チタン層形成にチタンのプラズマ酸化法を用いていることに起因し、酸化チタン層内部に酸素濃度傾斜が生じる。
図５に、試料素子１〜３において、Ｔｉ２ｐ軌道とＯ１ｓ軌道のＸＰＳスペクトルの面積比から推察される酸素濃度を比較した結果を示す。
図５における横軸はミリング時間であり、酸化チタン層の表面からの深さに対応する。
図５には、プラズマ酸化時間が、１０ｓｅｃと１２００ｓｅｃの試料素子の測定結果も同時に示す。
図５から、酸素濃度は、酸化チタン層表面において化学量論組成であり、ルテニウム下部電極方向に向けて減少していることがわかる。また、酸化時間が短い試料素子ほど、酸素濃度の、化学量論組成からの減少が大きいことがわかる。
なお、非特許文献２には、チタンを４００℃でプラズマ酸化すると非晶質酸化チタンが得られることが示されている。そして、非晶質酸化チタンは、６００℃以上のアニール処理で結晶化することが判明している。試料素子１〜３では、６００℃以上の高温アニールを行っていない。従って、試料素子１〜３における酸化チタン層は非晶質であるといえる。また、本実施例の抵抗変化素子を集積回路の配線層に搭載した場合も、配線層の製造プロセスの温度は６００℃以下である。本発明者らは、断面ＴＥＭ解析による回折像から、酸化チタン層が非晶質の状態を保つことを確認した。
［非特許文献２］Ｇ．Ｈｅ ｅｔ ａｌ．，Ｃｈｅｍｉｃａｌ ＰｈｙｓｉｃｓＬｅｔｔｅｒｓ，Ｖｏｌ．３９５，ｐｐ．２５９，２００４
次に、試料素子１〜３において形成した酸化タンタルの組成をＸＰＳにより評価した結果について説明する。Ｘ線源にはＡｌ（Ｋα）線を用いた。
図６（ａ）に、Ｔａ４ｆ（２５〜３５ｅＶ）、図６（ｂ）は、Ｏ１ｓ（５２５〜５４５ｅＶ）軌道のＸＰＳスペクトルを示す。図６に示すように、Ｔａ４ｆ領域では酸化タンタル由来のＴａ５＋４ｆ５／２、Ｔａ５＋４ｆ７／２ピークと、強度の弱い金属タンタル由来のＴａ０４ｆ５／２、Ｔａ０４ｆ７／２ピークが観測された。またＯ１ｓ領域では、Ｔａ−Ｏの結合に由来するピークが観測された。これらのスペクトル面積から得られる酸化タンタルの組成比（Ｏ／Ｔａ）は、ほぼ２．５である。従って、化学量論組成である酸化タンタル（Ｔａ２Ｏ５）が形成されていることがわかる。
次に、酸化タンタル層の結晶性および結晶化温度をＸＲＤ（Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）により調べた。シリコン上に、前述のスパッタ法により酸化タンタル層を形成し、その後、酸素雰囲気で５００℃、６００℃、７００℃および８００℃の高温アニールを施すことによってサンプルを作製した。
図７に、各サンプルのＸＲＤスペクトルを示す。図７より、酸化タンタルは７００℃以上で結晶化し、（００１）面、（２００）面および（２０１）面を形成することが確認できる。なお、７００℃未満の温度で観測されているピークは、基板のシリコン由来である。ここで、前述した試料素子１〜３では、７００℃以上での高温アニールを行っていない。従って、酸化タンタル層は非晶質であるといえる。また、本実施例の抵抗変化素子を集積回路の配線層に搭載した場合も、配線層の製造プロセスの温度は６００℃以下である。従って、酸化タンタル層は非晶質の状態を保つ。
［抵抗変化特性］次に、試料素子２の抵抗変化特性について説明する。試料素子２は、抵抗変化層が非晶質酸化チタン層と非晶質酸化タンタル層の積層構造である。また試料素子２は、非晶質酸化チタン層中の酸素濃度が、非晶質酸化チタン層と非晶質酸化タンタル層の界面から下部電極側に向けて減少している。上部電極の平面形状は５０μｍ角である。
試料素子２は、成膜した状態のままの初期状態では絶縁体のような状態であるため、パルス電圧を印加して酸化膜中に電流パスを形成するＦｏｒｍｉｎｇ動作を行う。その後、試料素子２に電圧を印加することで、高抵抗状態（リセット状態）‘０’と低抵抗状態（セット状態）‘１’のデータの書き込みを行う。
この場合、０→１の書き込みをセット動作といい、１→０の書き込みをリセット動作という。またセット動作における電圧をセット電圧、かかる抵抗をセット抵抗とよぶ。同様に、リセット動作における電圧をリセット電圧、かかる抵抗をリセット抵抗と呼ぶ。
図８（ａ）に、Ｆｏｒｍｉｎｇによる抵抗変化（抵抗変化経路の形成）の状態を示す。印加電圧８Ｖ付近で、電流の急激な増大が生じるときに抵抗変化経路が形成される。図８（ｂ）に、Ｆｏｒｍｉｎｇ後で、上部電極に正バイアスを印加したときの抵抗変化の状態を示す。また、図８（ｃ）に、高抵抗化後で、上部電極に正バイアスを印加したときの抵抗変化の状態を示す。図中の数字は電圧挿引の順番を示している。
さらに、試料素子２に代表される、積層型抵抗変化素子の抵抗変化機構について説明する。図８（ａ）の抵抗変化経路形成前の状態（０〜２Ｖの間）は、抵抗変化層の初期リーク電流特性を示している。電流電圧特性の解析から、初期リーク電流は、酸化タンタル層で律速されており、且つ、その伝導機構はＰｏｏｌｅ−Ｆｒｅｎｋｅｌ型（ＰＦ型）であることが知られている（非特許文献３）。
一方、Ｆｏｒｍｉｎｇ後は、異なる伝導機構を持つ経路が並列に生じる。この経路の抵抗は、ＰＦ型の伝導機構と比較して非常に小さい。従って、電極間を流れる電流の大半は、この経路を流れる。
ここで、Ｆｏｒｍｉｎｇにより形成された抵抗変化経路は、一般に、絶縁体に破壊電圧を印加した場合に形成されるブレークダウン経路と同等であると考えられる。ブレークダウン経路に関しては、ゲート絶縁膜等で用いられる酸化シリコンで詳しく調べられている。酸化シリコンを用いた研究では、経路内には酸素欠陥が生じており、これがリーク電流経路となっていることが知られている（非特許文献４）。
この類推から、Ｆｏｒｍｉｎｇ後に形成される酸化タンタル層の抵抗変化経路は、化学量論的組成である酸化タンタル（Ｔａ２Ｏ５）から酸素が抜けたＴａ２Ｏ５−Ｘであると予想される。
［非特許文献３］Ｅ．Ａｔａｎａｓｓｏｖａ，ｅｔ ａｌ．，Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｒｅｌｉａｂｉｌｉｔｙ，Ｖｏｌ．４２，ｐｐ．１５７，２００２
［非特許文献４］Ｘ．Ｌｉ ｅｔ ａｌ．，ＡＰＬ，Ｖｏｌ．９３，ｐｐ．０７２９０３，２００８
図８（ｂ）に示すように、Ｆｏｒｍｉｎｇした試料素子２は、上部電極に正バイアスを印加することで、低抵抗状態から高抵抗状態に抵抗変化する。高抵抗化は、印加電圧２Ｖ近傍で再現性良く生じており、低抵抗状態は０Ｖ〜２Ｖ程度の範囲で安定している。
さらに、図８（ｃ）に示すように、高抵抗化した試料素子２では、上部電極に正バイアスを印加することで、高抵抗状態から低抵抗状態に抵抗変化する。低抵抗化は、印加電圧４Ｖ近傍で再現性良く生じており、高抵抗状態は０Ｖ〜４Ｖ程度の範囲で安定している。
これらの高抵抗状態および低抵抗状態への抵抗変化は、抵抗変化経路における酸素イオン（Ｏ−）の移動に起因していると考えられる。即ち、試料素子１〜３においては、抵抗変化は、酸化チタン層と酸化タンタル層の界面又は酸化チタン層に隣接する酸化タンタル領域の酸素イオン密度の変化に起因していると考えられる。
酸素イオンの移動に伴う抵抗変化の機構を、試料素子２を例に、エネルギーバンド図（バンド図）を用いて詳細に説明する。
図９Ａに、Ｆｏｒｍｉｎｇ前の試料素子２の構造とバンド図の概略を示す。バンド図９０５とバンド図９０６はそれぞれ、縦軸をエネルギーＥとし、横軸を膜厚方向（Ｚ）とそれに垂直な方向（Ｘ）とする。バンド図９０５とバンド図９０６は、図９Ａ中に示された破線の領域に対応している。図中の灰色で塗りつぶされているエネルギー領域は電子が存在できない状態であり、エネルギーギャップと呼ばれる。バンド図９０５中の記号ＥＣは伝導バンドの下端、記号ＥＶは価電子バンドの上端、記号ＥＦは電極のフェルミエネルギー準位を示す。
図９Ａの第２の層９０４は、化学量論組成の非晶質の酸化タンタルから形成されており、酸素欠陥を含む。Ｔａ２Ｏ５のエネルギーギャップは、４．５ｅＶ程であり絶縁体であるが、エネルギーギャップ中には酸素欠陥に起因する欠陥準位が存在すると考えられる。この欠陥準位を介してＰＦ型の電子伝導が生じる。
図９Ａの第１の層９０３は非晶質の酸化チタンから形成されており、酸化タンタル層側の酸化チタンは化学量論組成であることがＸＰＳの結果から判明している。また、前述したように、第１の電極９０１に近づくにつれ、連続的に酸素の割合が少なくなる。
図９Ｂに、Ｆｏｒｍｉｎｇ後の試料素子２の構造とバンド図の概略を示す。バンド図９０５とバンド図９０６はそれぞれ、縦軸をエネルギーＥとし、横軸を膜厚方向（Ｚ）とそれに垂直な方向（Ｘ）とする。バンド図９０５とバンド図９０６は図９Ｂ中に示された破線の領域に対応している。
前述したように、Ｆｏｒｍｉｎｇ後の抵抗変化層には酸素欠陥に起因するブレークダウン経路が形成されていると考えられる。ブレークダウン経路が形成される様子を白丸で表した。多くの酸素欠陥が生じると、酸化タンタルのエネルギーバンド構造は、化学量論的組成である酸化タンタル（Ｔａ２Ｏ５）のバンド構造から大きく変化すると考えられる。そのため一般的に、そのエネルギーギャップは小さくなる。この結果、このブレークダウン経路の抵抗値は減少する。故に、抵抗変化層の抵抗値は大きく減少する。これは、本実施例の抵抗変化素子における低抵抗状態に相当する。
図９Ｃに、高抵抗化後の試料素子２の構造とバンド図の概略を示す。バンド図９０５とバンド図９０６はそれぞれ、縦軸をエネルギーＥとし、横軸を膜厚方向（Ｚ）とそれに垂直な方向（Ｘ）とする。バンド図９０５とバンド図９０６は、図９Ｃ中に示された破線の領域に対応している。
前述したように、高抵抗化は、酸化チタン層と酸化タンタル層の界面、もしくは酸化チタン層に隣接する酸化タンタル領域に酸素イオンが偏析することに起因すると考えられる。その結果、界面のバンドに大きなエネルギーギャップが生じ、これが高抵抗化の機構と考えられる。
以上のように、本発明者らは、低抵抗化は酸化チタン層と酸化タンタル層との界面、または酸化チタン層に隣接する酸化タンタル領域に、酸素欠陥が生じることによって生成すると見出した。また本発明者らは、高抵抗化は酸化チタン層と酸化タンタル層との界面、または酸化チタン層に隣接する酸化タンタル領域に、酸素イオンが偏析することによってもたらされること、を見出した。
この酸素欠陥の生成及び酸素イオンの偏析は、第一の遷移金属で構成される遷移金属酸化物層と第二の遷移金属で構成される遷移金属酸化物層とが当接していることにより、それらのエネルギーバンド間にギャップが生じることによってもたらされる。これが抵抗変化の安定化をもたらす。
これに対して、非特許文献１のように遷移金属酸化物層と電極層とが当接する態様である場合、電極層と遷移金属酸化物層の界面付近に集まった酸素が電極層中へ拡散してしまい、酸素欠陥の生成及び酸素イオンの偏析が不十分となる。従って、抵抗変化が不安定となる。
図１０に、単一の素子のスイープによるリセット動作を２０回繰り返した様子を示す。印加電圧１Ｖ近傍で電流が大きく減少する。この現象は、材料固有なある閾値電圧を超えた場合に発生すると考えられる。さらに、電圧の増加に伴い、その抵抗は増加する。パルス電圧印加でも同様な振る舞いが見られる。
図１１に、リセット電圧が１．５Ｖ、１．７５Ｖ、２．０Ｖ、２．２５Ｖ、２．５Ｖの際の素子の抵抗を示す。図１１のプロットは、それぞれ２０回測定を行った結果の中心値
である。リセット電圧の増加に伴い、指数関数的に抵抗が増加していることがわかる。これは、酸化チタン層と酸化タンタル層の界面への酸素イオンの偏析量又は偏析幅の増加と対応づけられる。
図９Ｄに、低抵抗化後の試料素子２の構造とバンド図の概略を示す。バンド図９０５とバンド図９０６はそれぞれ、縦軸をエネルギーＥとし、横軸を膜厚方向（Ｚ）とそれに垂直な方向（Ｘ）とし、バンド図９０５とバンド図９０６は、図９Ｄ中に示された破線の領域に対応している。
リセット後の高抵抗状態の素子の第２の電極に、正の電圧を印加した場合を考える。このときブレークダウン経路の抵抗は、高抵抗領域の抵抗と比較して無視できる程度に小さい。故にブレークダウン経路は、第２の電極の一部とみなすことができる。従って、第１の電極と第２の電極の間に電圧を印加した場合の電圧降下のほとんど全ては、図９（Ｄ）における９０３であるブレークダウン経路端にある高抵抗化領域、言い換えれば、酸素偏析に起因したトンネル障壁領域で生じると考えられる。
図１２に、リセット抵抗とセット電圧の相関を示す。リセット電圧をログプロットにした場合に正の相関が見られる。この振る舞いは、前述したように、高抵抗領域がトンネル障壁であると考えれば容易に理解できる。トンネル障壁を介した電気伝導において、その幅の増加に対する抵抗の増加は、おおよそ指数関数的であることが知られている。したがって、ログプロットされたリセット電圧をリニアプロットの幅に読み替えることが可能である。この領域の内部電界が破壊電界に達すると、高抵抗化領域は、前述したＦｏｒｍｉｎｇ時と同様に、ブレークダウンし、再び低抵抗化する。これが、図８（ｃ）で示される低抵抗化現象である。なお、低抵抗化のための電圧印加は逆バイアスでも同様である。
次に、チタン層のプラズマ酸化時間を変えることにより酸化チタン層における酸素濃度の傾斜角度を変えた試料素子１〜３の抵抗変化特性（高抵抗化）について説明する。なお、上部電極の平面形状は２μｍ角である。
図１３は、それぞれの試料素子で２０素子の抵抗変化特性（高抵抗化）を取得し、抵抗変化電圧を抽出してワイブルプロットしたものである。図１３（ａ）は試料素子１の結果であり、酸素濃度の傾斜角度が最も大きい。これに対して、図１３（ｃ）は試料素子３の結果であり、酸素濃度の傾斜角度が最も小さい。図１３（ｂ）は試料素子２の結果であり、酸素濃度の傾斜角度が試料素子２と３の間である。
図１３（ａ）〜（ｃ）によれば、酸素濃度の傾斜角度が大きい試料素子ほど、抵抗変化電圧が小さい。これは、酸素濃度が小さいほど、酸化チタン層中の酸素イオン又は酸素欠陥の拡散係数が増加するからであると考えられる。従って、セット抵抗を大きくしておくことで高抵抗化に必要な電流は小さくなり、結果として、スイッチング動作に必要な電力（消費電力）を低減することが可能となる。
図１４に、試料素子２を抵抗変化動作させた場合の、０．２Ｖ印加時の抵抗値の変化を示す。上部電極サイズは５０μｍ角である。図１４（ａ）に示すように、初期状態の抵抗値は１×１０１２ｏｈｍ程度である。そして、図１４（ｂ）に示すように、高抵抗状態（リセット状態）の抵抗値は１×１０８ｏｈｍ程度である。さらに、図１４（ｃ）に示すように、低抵抗状態（セット状態）の抵抗値は１×１０３ｏｈｍ程度である。
以上のように、低抵抗状態と高抵抗状態の抵抗は５桁程度異なり、大きな抵抗変化動作を行う。また、図１４に示すように、この抵抗変化動作は再現性良く生じる。これは上述したように、酸化チタン層と酸化タンタルとが当接していることにより、それらの界面において酸素欠陥の生成と酸素イオンの偏析とが起こることによってもたらされていると考えられる。
また、高抵抗状態の抵抗値は、スイープ電圧もしくはパルス電圧の振幅を変えることにより、制御可能である。図１５は、試料素子２の場合の一例を示すものであり、（ａ）〜（ｄ）でパルス電圧の振幅を変えている。パルス電圧の振幅を変えることで、おおよそ１桁程度の抵抗差をもって、多値を実現できる。
以上のように、本実施例では、抵抗変化層に用いる酸化チタン層の酸素濃度を傾斜させ、且つ、その傾斜の始点を酸化チタン層と酸化タンタル層との界面とすることで、抵抗変化に必要な電圧を低減することができ、且つ、安定した抵抗変化特性を得ることができた。そして、酸素濃度の傾斜角度を大きくすることで、抵抗変化に必要な電圧をより低減することができるとともに、その際に流れる電流を抑制することができた。
さらに、本実施例では、抵抗変化素子の抵抗変化層を非晶質とすることで、電極層との間に十分に平坦な界面を形成することができ、抵抗変化経路の素子間のばらつきを低減することができた。これは、素子の微細化（高集積化）に有利である。また、ルテニウム下部電極と酸化チタン層の間に酸化ルテニウム層が形成されても、抵抗変化動作に大きく影響を与えないことが明らかになった。
［実施例２］次に、本実施例２における抵抗変化素子の応用例として、本実施例における抵抗変化素子を記憶装置に適用した場合について説明する。
この記憶装置は、図１６の断面図に示すように、例えば、単結晶シリコンで構成される半導体基板１の上に、ゲート絶縁膜２、ゲート電極３、ソース４及びドレイン５で構成されるＭＯＳトランジスタを備える。このＭＯＳトランジスタが制御トランジスタとなる。
また、ゲート電極３の上に形成された層間絶縁膜６の上には、下部電極８、抵抗変化層９及び上部電極１０より構成された本実施例における抵抗変化素子が形成されている。抵抗変化層９は、例えば、酸化チタン層及び非晶質の酸化タンタル層との積層構造となっている。なお下部電極８は、層間絶縁膜６のコンタクトホールに形成されたコンタクトビア７により、ドレイン５に接続している。
また、上述した抵抗変化素子の上には、層間絶縁膜１１が形成され、層間絶縁膜１１の上には、ビット線となる配線１４と、接地されている配線１５が形成されている。配線１４は、層間絶縁膜１１及び層間絶縁膜６を貫通してソース４にコンタクトするコンタクトビア１２に接続している。配線１５は、層間絶縁膜１１のビアホールに形成されたビア１３により、上部電極１０に接続している。なお、ゲート電極３はワード線に接続している。
なお、上述した制御トランジスタは、例えば、Ｎ型電界効果トランジスタ（ＮＦＥＴ）又はＰ型電界効果トランジスタ（ＰＦＥＴ）である。ゲート絶縁膜２は、例えば、酸化シリコンで構成すればよく、単結晶シリコンで構成される半導体基板１の表面を熱酸化することで形成すればよい。ゲート絶縁膜２は、酸化ハフニウム、酸化ジルコニウム若しくは酸化アルミニウム又はこれらの酸化物、シリケート、窒化物であってもよく、これらの積層構造であってもよい。
ゲート電極３は、例えば、リンが添加されたポリシリコンで構成すればよい。ゲート電極３は、メタルゲートやシリサイドゲートであってもよい。下部電極８および上部電極１０は、例えば、ルテニウムで構成すればよい。なお、前述したように、各電極は導電性を有していればよく、例えば、金、ニッケル、コバルト、プラチナ、ルテニウム、イリジウム、チタン若しくはこれらの合金又はこれらの酸化物、窒化物、フッ化物、炭化物、シリサイドで構成してもよい。
遷移金属酸化物層（抵抗変化層）９は、層厚４ｎｍの酸化チタン層と、層厚１５ｎｍの酸化タンタル層とで構成される積層構造とすることができる。なお、抵抗変化層９は、下部電極８の側に酸化チタン層が配置されていてもよく、下部電極８の側に、酸化タンタル層が配置されていてもよい。ここで、抵抗が変化する箇所は、下部電極８と酸化チタン層との界面及び酸化チタン層の内部である。このため、上部電極１０形成時のスパッタダメージの影響を軽減する観点から、下部電極８の側に酸化チタン層を配置し、この上に酸化タンタル層を形成した後に上部電極１０を形成することが好ましい。
次に、抵抗変化層９に対する処理（抵抗変化素子の動作方法）について説明する。まず、Ｆｏｒｍｉｎｇを行うため、例えば、ゲート電極３に正の電圧を印加して制御トランジスタをオンの状態とする。そして配線１４に正の電圧を印加して、下部電極８に正の電圧を印加し、抵抗変化層９を低抵抗化する。このとき、ゲート電極３に印加する電圧を調整して、制御トランジスタによる電流制限がかかるようにし、抵抗変化層９が所望の抵抗値になるようにする。なお、Ｆｏｒｍｉｎｇは、配線１４の代わりに配線１５に電圧を印加してもよい。
また、上述したように、Ｆｏｒｍｉｎｇをした後に低抵抗状態と高抵抗状態とを切り替える際にも、制御トランジスタがオンの状態で、配線１４に所定の正電圧を印加する。低抵抗状態へ抵抗変化をさせる際には、配線１４に、高抵抗状態へ抵抗変化をさせる際よりも高い電圧を印加すればよい。また、ゲート電極３に印加する電圧を調整し、制御トランジスタによる電流制限がかかるようにして抵抗変化層９が所定の抵抗値になるようにする。なお、高抵抗状態から低抵抗状態へ抵抗変化をさせるときには、配線１４の替わりに配線１５に正電圧を印加してもよい。
次に、上述した記憶装置の製造方法について説明する。
まず、図１７に示すように、半導体基板１の上にゲート絶縁膜２およびゲート電極３を形成する。例えば、酸化シリコンおよびリン添加ポリシリコンを堆積し、これらの膜を公知のフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることで、ゲート絶縁膜２およびゲート電極３を形成する。
次に、図１８に示すように、ゲート電極３をマスクとし、２×１０１５ｃｍ−２（設定値）でリンをイオン注入することで、ソース４およびドレイン５を形成する。
次に、図１９に示すように、半導体基板１全面に酸化シリコンを堆積し、この堆積膜の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化することで層間絶縁膜６を形成する。次に、層間絶縁膜６に、公知のフォトリソグラフィ技術及びエッチング技術を用いてコンタクトホールを形成し、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）を堆積してコンタクトホール内を充填する。さらに、ＣＭＰ法を用いて層間絶縁膜６上の金属膜を除去し、コンタクトビア７を形成する。
次に、図２０に示すように、コンタクトビア７を形成した層間絶縁膜６の上にルテニウム層４０ｎｍ、酸化チタン層４ｎｍ、酸化タンタル層１０ｎｍ及びルテニウム層４０ｎｍを順次堆積する。これらを公知のフォトリソグラフィ技術及びエッチング技術によりパターニングすることで、下部電極８、抵抗変化層９及び上部電極１０より構成された抵抗変化素子を形成する。ルテニウム層の堆積にはＤＣスパッタ法を用いる。
プラズマ酸化法を用いた酸化チタンの形成においては、まず、膜厚２ｎｍのチタン層を形成する。スパッタターゲットにはチタンを用い、チタンを成膜するチャンバー内には、アルゴンガスを５０ｓｃｃｍで供給する。このとき、成膜温度は３００℃、ＤＣパワーは０．２ｋＷとする。プラズマ酸化を行うチャンバー内には、酸素ガスを２８００ｓｃｃｍで供給し、その圧力が１５０Ｐａになるように排気を調節する。このときの成膜温度は２５０℃、ＲＦパワーは２．０ｋＷとする。プラズマ酸化により酸化されたチタン層は、およそ２倍の膜厚になり、およそ４ｎｍの酸化チタン層が形成される。
酸化タンタル層の形成においては、ＲＦスパッタ装置を用いる。スパッタターゲットには酸化タンタルを用い、酸化タンタル層を成膜するチャンバー内には、酸素ガスとアルゴンガスを５ｓｃｃｍ、４０ｓｃｃｍで供給する。このときの成膜温度は３５０℃、パワーは２ｋＷとする。
次に、図２１に示すように、上述した抵抗変化素子を形成した層間絶縁膜６上に酸化シリコンを堆積し、この酸化シリコン堆積膜の表面をＣＭＰ法により平坦化することで層間絶縁膜１１を形成する。
次に、公知のフォトリソグラフィ技術及びエッチング技術を用いたパターニングにより、層間絶縁膜１１および層間絶縁膜６に、ソース４に到達する貫通孔及び上部電極１０に到達する貫通孔を形成する。次いで、窒化チタン及びタングステンを堆積し、これらで貫通孔内を充填した。この後、ＣＭＰ法を用いて表面を平坦化するとともに、貫通孔以外の窒化チタン及びタングステンを除去することで、図２２に示すように、コンタクトビア１２およびビア１３を形成する。また、層間絶縁膜１１の上に窒化チタン及びアルミニウムを堆積し、これら堆積膜を公知のフォトリソグラフィ技術及びエッチング技術によりパターニングすることで、配線１４及び配線１５を形成する。
上述した方法で作製した記憶装置においては、本実施例に係る抵抗変化素子を制御トランジスタのドレイン５に接続して構成しているので、高集積化に有利である。また、該記憶装置では、低消費電力で、安定した抵抗変化動作を実現可能という本実施例の特徴に加えて、Ｆｏｒｍｉｎｇのための電圧印加時や高抵抗から低抵抗への抵抗変化時に、制御トランジスタのゲート電圧によって電流制御できるため、ばらつきの小さい抵抗変化動作を実現できる。
以上説明したように、本実施例の構造および製造方法を用いることで、低消費電力でのスイッチング動作が可能で、且つ、安定した抵抗変化特性を有する半導体装置とすることができる。
以上、本発明を上記実施の形態及び実施例に即して説明したが、本発明は、上記実施の形態、及び実施例の構成のみに限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことはもちろんである。
なお、この出願は、２００９年１０月９日に出願された日本出願特願２００９−２３４８１０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１０１、２０１、９０１ 第一の電極（下部電極）
１０２、２０２、９０２ 第二の電極（上部電極）
１０３、２０３、９０３ 第一の遷移金属酸化物層
１０４、２０４、９０４ 第二の遷移金属酸化物層
９０５、９０６ バンド図
１ 半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ ソース
５ ドレイン
６、１１、１６ 層間絶縁膜
７、１２ コンタクトビア
８ 下部電極
９ 遷移金属酸化物層（抵抗変化層）
１０ 上部電極
１３ ビア
１４、１５ 配線

Claims (12)

  1. 第一の電極と、第二の電極と、前記第一の電極と前記第二の電極との間に挟まれた遷移金属酸化物層を含む層と、を少なくとも有し、
    前記遷移金属酸化物層は、第一の遷移金属で構成される第一の遷移金属酸化物層と、
    前記第一の遷移金属とは異なる第二の遷移金属で構成される第二の遷移金属酸化物層と、を有し、
    前記第一の遷移金属酸化物層は前記第一の電極側に設けられ、
    前記第二の遷移金属酸化物層は前記第二の電極側に設けられ、
    前記第一の遷移金属酸化物層と前記第二の遷移金属酸化物層とは当接し、
    前記第一の遷移金属酸化物層は、前記第一の遷移金属酸化物層と前記第二の遷移金属酸化物層との界面から、前記第一の電極側に向かって酸素濃度の傾斜を有し、且つ、
    前記界面における酸素濃度が、前記第一の電極側における酸素濃度より大きい半導体装置。
  2. 前記第一の遷移金属酸化物層が非晶質である請求項１に記載の半導体装置。
  3. 前記第二の遷移金属酸化物層が非晶質である請求項１又は２に記載の半導体装置。
  4. 前記第一の遷移金属酸化物層と前記第二の遷移金属酸化物層の界面における前記第一の遷移金属酸化物の組成は、化学量論組成である請求項１から３のいずれか一に記載の半導体装置。
  5. 前記第一の遷移金属酸化物層は、酸化チタン、酸化ジルコニウム、酸化ニッケル、のいずれか一を含む請求項１から４のいずれか一に記載の半導体装置。
  6. 前記第二の遷移金属酸化物層は、酸化タンタル、酸化ジルコニウム、酸化シリコンタンタル、のいずれか一を含む請求項１から５のいずれか一に記載の半導体装置。
  7. 前記第二の遷移金属は、前記第一の遷移金属よりも酸化の自由エネルギーの絶対値が大きい請求項１から６のいずれか一に記載の半導体装置。
  8. 前記第一の電極が、金、ニッケル、コバルト、プラチナ、ルテニウム、イリジウム、チタン若しくはこれらの合金又はこれらの酸化物、窒化物、フッ化物、炭化物、シリサイドのいずれか一を含み、
    前記第二の電極が、金、ニッケル、コバルト、プラチナ、ルテニウム、イリジウム、チタン若しくはこれらの合金又はこれらの酸化物、窒化物、フッ化物、炭化物、シリサイドのいずれか一を含む請求項１から７のいずれか一に記載の半導体装置。
  9. 前記第一の電極が、前記第一の遷移金属よりも酸化の自由エネルギーの絶対値が小さく、且つ、酸化されても導電性を有する金属を含む請求項１から７のいずれか一に記載の半導体装置。
  10. （ａ）第一の電極上に設けられた第一の遷移金属層をプラズマ酸化により酸化して第一の遷移金属酸化物層を形成する工程と、
    （ｂ）前記工程（ａ）に続いて、前記第一の遷移金属酸化物層上に、前記第一の遷移金属と異なる遷移金属で構成される第二の遷移金属酸化物層を形成する工程と、
    （ｃ）前記工程（ｂ）の後に、前記第二の遷移金属酸化物層上に第二の電極を形成する工程と、を少なくとも実施する半導体装置の製造方法。
  11. 前記第一の遷移金属層はチタンで構成され、前記第二の遷移金属酸化物層は酸化タンタルで構成される請求項１０に記載の半導体装置の製造方法。
  12. 前記工程（ａ）において、前記プラズマ酸化を、成膜温度２５０度以上４００度以下で行う請求項１０又は１１に記載の半導体装置の製造方法。
JP2011535470A 2009-10-09 2010-10-04 半導体装置及びその製造方法 Withdrawn JPWO2011043448A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009234810 2009-10-09
JP2009234810 2009-10-09
PCT/JP2010/067706 WO2011043448A1 (ja) 2009-10-09 2010-10-04 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPWO2011043448A1 true JPWO2011043448A1 (ja) 2013-03-04

Family

ID=43856898

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011535470A Withdrawn JPWO2011043448A1 (ja) 2009-10-09 2010-10-04 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US8766233B2 (ja)
JP (1) JPWO2011043448A1 (ja)
WO (1) WO2011043448A1 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5687978B2 (ja) * 2011-09-14 2015-03-25 ルネサスエレクトロニクス株式会社 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の動作方法
KR102108572B1 (ko) * 2011-09-26 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9082968B2 (en) * 2011-11-17 2015-07-14 Panasonic Intellectual Property Management Co., Ltd. Variable resistance non-volatile memory device and manufacturing method thereof
US20130134373A1 (en) * 2011-11-28 2013-05-30 Intermolecular, Inc. Nonvolatile resistive memory element with a novel switching layer
US8613863B2 (en) * 2011-11-29 2013-12-24 Intermolecular, Inc. Methods for selective etching of a multi-layer substrate
US8581224B2 (en) * 2012-01-20 2013-11-12 Micron Technology, Inc. Memory cells
JP5877445B2 (ja) * 2012-02-21 2016-03-08 株式会社村田製作所 抵抗スイッチングデバイスおよびその製造方法
WO2013145741A1 (ja) * 2012-03-29 2013-10-03 パナソニック株式会社 不揮発性記憶装置およびその製造方法
US10103329B2 (en) 2012-06-22 2018-10-16 Nec Corporation Switching element and method for manufacturing switching element
CN103907187B (zh) * 2012-09-05 2016-04-13 株式会社爱发科 电阻转变元件及其制作方法
US8779409B2 (en) * 2012-09-28 2014-07-15 Hewlett-Packard Development Company, L.P. Low energy memristors with engineered switching channel materials
KR20140042986A (ko) * 2012-09-28 2014-04-08 삼성전자주식회사 단위 셀이 단일 소자로 구성된 메모리 소자 및 그 제조방법
US9001554B2 (en) * 2013-01-10 2015-04-07 Intermolecular, Inc. Resistive random access memory cell having three or more resistive states
US8835272B1 (en) * 2013-02-28 2014-09-16 Sandia Corporation Passive electrically switchable circuit element having improved tunability and method for its manufacture
US20140284537A1 (en) * 2013-03-22 2014-09-25 Kabushiki Kaisha Toshiba Memory element
US9006699B2 (en) * 2013-03-26 2015-04-14 National Taiwan University Of Science And Technology Resistive random access memory using amorphous metallic glass oxide as a storage medium
KR102074942B1 (ko) * 2013-07-29 2020-02-10 삼성전자 주식회사 비휘발성 메모리 트랜지스터 및 이를 포함하는 소자
US9040951B2 (en) 2013-08-30 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
JP2015060891A (ja) 2013-09-17 2015-03-30 株式会社東芝 記憶装置
US9209394B2 (en) * 2013-10-17 2015-12-08 Kabushiki Kaisha Toshiba Resistance change element and method for manufacturing same
KR101956795B1 (ko) * 2013-11-15 2019-03-13 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9876167B2 (en) * 2014-04-02 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. High yield RRAM cell with optimized film scheme
US9306160B2 (en) * 2014-06-19 2016-04-05 Macronix International Co., Ltd. Memory device having oxygen control layers and manufacturing method of same
JP2016015397A (ja) * 2014-07-02 2016-01-28 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体記憶装置の製造方法
US9246091B1 (en) * 2014-07-23 2016-01-26 Intermolecular, Inc. ReRAM cells with diffusion-resistant metal silicon oxide layers
US9246085B1 (en) * 2014-07-23 2016-01-26 Intermolecular, Inc. Shaping ReRAM conductive filaments by controlling grain-boundary density
TWI553854B (zh) * 2014-08-08 2016-10-11 旺宏電子股份有限公司 具有含氧控制層之記憶裝置及其製造方法
US20160072045A1 (en) * 2014-09-08 2016-03-10 Hiroyuki Kanaya Magnetic memory and method for manufacturing the same
JP2018157068A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置
CN109686753B (zh) * 2017-10-18 2022-01-11 联华电子股份有限公司 半导体结构及其制作方法
JP7138020B2 (ja) * 2018-11-13 2022-09-15 株式会社日本マイクロニクス 二次電池、及び製造方法
CN113611722A (zh) * 2020-05-12 2021-11-05 联芯集成电路制造(厦门)有限公司 电阻式存储装置以及其制作方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7538338B2 (en) * 2004-09-03 2009-05-26 Unity Semiconductor Corporation Memory using variable tunnel barrier widths
KR101051704B1 (ko) * 2004-04-28 2011-07-25 삼성전자주식회사 저항 구배를 지닌 다층막을 이용한 메모리 소자
US7060586B2 (en) * 2004-04-30 2006-06-13 Sharp Laboratories Of America, Inc. PCMO thin film with resistance random access memory (RRAM) characteristics
KR100593448B1 (ko) * 2004-09-10 2006-06-28 삼성전자주식회사 전이금속 산화막을 데이터 저장 물질막으로 채택하는비휘발성 기억 셀들 및 그 제조방법들
KR100657911B1 (ko) * 2004-11-10 2006-12-14 삼성전자주식회사 한 개의 저항체와 한 개의 다이오드를 지닌 비휘발성메모리 소자
KR100682932B1 (ko) * 2005-02-16 2007-02-15 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100718155B1 (ko) * 2006-02-27 2007-05-14 삼성전자주식회사 두 개의 산화층을 이용한 비휘발성 메모리 소자
KR101176543B1 (ko) * 2006-03-10 2012-08-28 삼성전자주식회사 저항성 메모리소자
US7569459B2 (en) * 2006-06-30 2009-08-04 International Business Machines Corporation Nonvolatile programmable resistor memory cell
US20080011996A1 (en) * 2006-07-11 2008-01-17 Johannes Georg Bednorz Multi-layer device with switchable resistance
JP5263856B2 (ja) * 2006-07-26 2013-08-14 独立行政法人産業技術総合研究所 スイッチング素子及びその製造方法
JP5007724B2 (ja) * 2006-09-28 2012-08-22 富士通株式会社 抵抗変化型素子
JP5010891B2 (ja) * 2006-10-16 2012-08-29 富士通株式会社 抵抗変化型素子
JP4088324B1 (ja) * 2006-12-08 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置
WO2008075412A1 (ja) * 2006-12-19 2008-06-26 Fujitsu Limited 抵抗変化素子及びその製造方法
US7972897B2 (en) * 2007-02-05 2011-07-05 Intermolecular, Inc. Methods for forming resistive switching memory elements
US7704789B2 (en) * 2007-02-05 2010-04-27 Intermolecular, Inc. Methods for forming resistive switching memory elements
US7678607B2 (en) * 2007-02-05 2010-03-16 Intermolecular, Inc. Methods for forming resistive switching memory elements
US8058636B2 (en) * 2007-03-29 2011-11-15 Panasonic Corporation Variable resistance nonvolatile memory apparatus
JP5227544B2 (ja) * 2007-07-12 2013-07-03 株式会社日立製作所 半導体装置
WO2009015298A2 (en) * 2007-07-25 2009-01-29 Intermolecular, Inc. Nonvolatile memory elements
JP5308105B2 (ja) 2007-10-05 2013-10-09 シャープ株式会社 可変抵抗素子及びその製造方法
JP5423941B2 (ja) 2007-11-28 2014-02-19 ソニー株式会社 記憶素子およびその製造方法、並びに記憶装置
JP2009135370A (ja) 2007-12-03 2009-06-18 Panasonic Corp 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
JP4549401B2 (ja) * 2008-03-11 2010-09-22 富士通株式会社 抵抗記憶素子の製造方法
JP4460646B2 (ja) * 2008-06-03 2010-05-12 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、および不揮発性半導体装置
US8362454B2 (en) * 2008-08-12 2013-01-29 Industrial Technology Research Institute Resistive random access memory having metal oxide layer with oxygen vacancies and method for fabricating the same
US8263420B2 (en) * 2008-11-12 2012-09-11 Sandisk 3D Llc Optimized electrodes for Re-RAM
KR101016266B1 (ko) * 2008-11-13 2011-02-25 한국과학기술원 투명 전자소자용 투명 메모리.
US8227783B2 (en) * 2009-07-13 2012-07-24 Seagate Technology Llc Non-volatile resistive sense memory with praseodymium calcium manganese oxide

Also Published As

Publication number Publication date
WO2011043448A1 (ja) 2011-04-14
US8766233B2 (en) 2014-07-01
US20120267598A1 (en) 2012-10-25

Similar Documents

Publication Publication Date Title
WO2011043448A1 (ja) 半導体装置及びその製造方法
JP5406314B2 (ja) 不揮発性半導体記憶素子の製造方法および不揮発性半導体記憶装置の製造方法
JP5488463B2 (ja) 半導体記憶装置及びその動作方法
US8102003B2 (en) Resistance memory element, method of manufacturing resistance memory element and semiconductor memory device
JP4633199B2 (ja) 不揮発性記憶素子並びにそれを用いた不揮発性記憶装置
JP5036909B2 (ja) 抵抗変化型素子及びその製造方法
JP4536155B2 (ja) 電流抑制素子、記憶素子、及びこれらの製造方法
US20090242868A1 (en) Semiconductor device and method of manufacturing the same
JP5039857B2 (ja) 記憶装置およびその製造方法
JP4913268B2 (ja) 不揮発性記憶装置及びその製造方法
JP2006173267A (ja) 記憶素子及び記憶装置
WO2010086916A1 (ja) 抵抗変化素子およびその製造方法
TW201733177A (zh) 相變化記憶體元件及其應用
JP5346144B1 (ja) 不揮発性記憶装置およびその製造方法
JP5464148B2 (ja) 抵抗変化素子
WO2008075414A1 (ja) 抵抗変化素子の製造方法
JP5282176B1 (ja) 不揮発性半導体記憶装置およびその製造方法
JP2014103326A (ja) 不揮発性記憶素子およびその製造方法
JP5568950B2 (ja) 抵抗変化型メモリ素子、及び、抵抗変化型不揮発性メモリ、並びに、抵抗変化型メモリ素子制御方法
JP2013065779A (ja) 抵抗変化素子

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20140107