JP5039857B2 - 記憶装置およびその製造方法 - Google Patents

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本発明は、電気的信号に基づいて可逆的に抵抗値が変化する、いわゆる抵抗変化素子とトランジスタとで構成されたメモリセルを有する記憶装置およびその製造方法に関するものである。
近年、いわゆる抵抗変化素子を用いて構成されたメモリセルを有する記憶装置の研究開発が進んでいる。ここで抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を、不揮発的に記憶することが可能な素子である。
このような抵抗変化素子を用いた記憶装置として、互いに直交するように配置されたビット線とワード線およびソース線との交点の位置に、ＭＯＳトランジスタおよび抵抗変化素子が直列に接続された、いわゆる１Ｔ１Ｒ（１トランジスタ１抵抗体）型と呼ばれるメモリセルをマトリクス状にアレイ配置することにより構成された記憶装置が一般的に知られている（例えば、特許文献１〜３参照）。
特許文献１には、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）型結晶構造の酸化物を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された記憶装置が示されている。
図１０は、特許文献１の中で示されている従来のメモリセルの断面を示す模式図である。メモリセル１０１１は、半導体基板１００１上に作製された第１の拡散層領域であるソース領域１００２および第２の拡散層領域であるドレイン領域１００３と、ゲート酸化膜１００４上に形成されたゲート電極１００５で構成される選択トランジスタ１００６と、電圧印加によって抵抗値が変化する抵抗変化層１００８を下部電極１００７と上部電極１００９との間に挟持してなる抵抗変化素子１０１０とを備えている。
ここで、電気的に接続されるドレイン領域１００３と下部電極１００７とは、導電性ビア１０５０ａを介して直列に接続されている。また、上部電極１００９は、導電性ビア１０５０ｂを介してビット線となる金属配線１０１２に接続されている。また、ソース領域１００２は、導電性ビア１０５０ｃを介してソース線となる金属配線１０１３に接続されている。また、ゲート電極１００５は、ワード線（図示せず）に接続されている。なお、特許文献１においては、抵抗変化層１００８として、Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）、Ｌａ１−ｘＳｒｘＭｎＯ３（ＬＳＭＯ）などが開示されている。
以上のように構成されたメモリセル１０１１において、上部電極１００９にＶｐｐの電圧パルスを、ソース領域１００２にＶｓｓの電圧パルスを、ゲート電極に所定の電圧振幅Ｖｗｐの電圧パルスをそれぞれ印加することにより、抵抗変化層１００８を低抵抗状態から高抵抗状態に変化させることができる。ここで、Ｖｐｐは電圧スイッチ回路（図示せず）によって与えられるデータ書き込みまたは消去用の電圧、Ｖｓｓはグランド電圧、Ｖｗｅは抵抗変化素子１０１０が高抵抗状態から低抵抗状態に変化する閾値電圧以上の値の電圧である。また、上部電極１００９にＶｓｓの電圧パルスを、ソース領域１００２にＶｐｐの電圧パルスを、ゲート電極に所定の電圧振幅Ｖｗｅの電圧パルスをそれぞれ印加することにより、抵抗変化層１００８を高抵抗状態から低抵抗状態に変化させることができる。
同様に、特許文献２には、遷移金属と酸素で構成される二元系酸化物（ｂｉｎａｒｙ ｏｘｉｄｅ）であるタンタル酸化物を抵抗変化素子として用いた、１Ｔ１Ｒ型メモリセルで構成された記憶装置が開示されている。
また、抵抗変化素子に関する最近の検討結果から、抵抗変化素子を構成する抵抗変化層を二つの層を有する積層構造とすることにより、抵抗変化素子としてより好ましい特性が得られることがわかってきた。例えば、特許文献３には、抵抗変化層をＴａＯｘ（但し、０＜ｘ＜２．５）で表される組成を有するタンタル酸化物と、ＴａＯｙ（但し、ｘ＜ｙ＜２．５）で表される組成を有するタンタル酸化物との積層構造で構成することにより、フォーミング工程が不要で、かつ、高速で可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性を有する抵抗変化素子を得られることが開示されている。
特開２００５−２５９１４号公報 国際公開第２００８／５９７０１号 国際公開第２００８／１４９４８４号
抵抗変化素子を構成する抵抗変化層には、ＰＣＭＯやＴａＯｘ（ｘ＞０）等の遷移金属酸化物を用い、また、電極材料としては白金（Ｐｔ）等の貴金属類を用いる場合が一般的である。これらのような材料で構成される抵抗変化素子をいわゆるシリコン半導体上に集積化して記憶装置を構成する際には、種々の課題がある。
その一つは、抵抗変化素子の電極材料（特に、Ｐｔ等の貴金属類）と絶縁層（通常は酸化シリコン（ＳｉＯ２）を用いる）との密着性が悪いことに起因するものである。図１０に即して説明すると、上部電極１００９の表面および側面とこれを被覆する絶縁層１０５１（通常はＳｉＯ２）との間には、Ｐｔ等の電極材料とＳｉＯ２等の絶縁層１０５１との密着性が悪いことに起因する隙間が発生する。そのため、上部電極１００９への導電性ビア１０５０ｂを形成する際に、前述の隙間から導電性ビア１０５０ｂを形成するための金属材料が漏れ出すおそれがある。詳細には、例えば、導電性ビア１０５０ｂを形成するための金属材料としてタングステン（Ｗ）を用いる場合には、金属材料ガスとして使用する六フッ化タングステン（ＷＦ６）が上記した上部電極１００９と絶縁層１０５１との隙間から漏れ出して、上部電極１００９を覆ってＷが形成される。その結果、上部電極１００９と導電性ビア１０５０ｂとの接合部分で形状異常（すなわち、形状不良）が発生する。この形状異常は、抵抗変化素子１０１０の特性異常の原因となり、また、上部電極１００９へ接続される配線の信頼性の観点からも好ましくない。つまり、上部電極１００９と導電性ビア１０５０ｂとの接合部分における形状異常に起因して、抵抗変化素子の初期抵抗値などの電気的特性もばらつくことが考えられる。
図１１は、上部電極にＰｔ、絶縁層にＳｉＯ２を用いて試作した抵抗変化素子の断面ＳＥＭ写真である。正常な状態ではＷは導電性ビアを形成するために設けられたコンタクトホールの内部にのみ形成されるのに対して、図１１では上部電極と導電性ビアとの接合部分において導電性ビアのコンタクトホールからＷが漏れ出して上部電極の一部を被覆しており（図１１において白破線で囲まれ、Ｗと表示している部分）、上部電極１００９と導電性ビア１０５０ｂとの接合部分で形状異常が発生していることが確認できる。
また、抵抗変化素子の上部電極への導電性ビアを形成する際、通常は上部電極を被覆する絶縁層（通常はＳｉＯ２）を一旦形成した後に、絶縁層を貫通して上部電極に達するコンタクトホールを通常のドライエッチング法により形成し、次いで、ＣＶＤ法等によりコンタクトホール内に金属材料（通常はＷを用いる）を充填する、という手順で導電性ビアを形成する。ここで、コンタクトホールを形成するドライエッチングの工程では、絶縁層のエッチング残りが発生しないようにするため、いわゆるオーバーエッチングによりコンタクトホール内に露出する上部電極が少しエッチングされるようにドライエッチングが行われる。その結果として、形成されたコンタクトホールの底のエッチングされた部分の上部電極の膜厚は、エッチングされていない他の部分の上部電極の膜厚よりも薄くなる。つまり、上部電極に凹状の掘れ込みが形成されることとなる。なお、この傾向はコンタクトホールを微細化すると、より高密度のプラズマを用いたドライエッチング法を用いるため、オーバーエッチングの工程において、上記した上部電極への掘れ込みが一層発生しやすくなる。
このように、導電性ビアを形成した抵抗変化素子においては、導電性ビア形成時における上部電極の膜厚のばらつきの発生は不可避である。この上部電極の膜厚のばらつきに起因して、抵抗変化素子の初期抵抗値などの電気的特性もばらつくことが考えられる。以下、この点について詳述する。
本発明者らは、本発明を創出するにあたり、抵抗変化素子の初期抵抗値が抵抗変化素子の上部電極膜厚に依存することを新たに見い出した。以下にこの点について説明する。
図１２は、上部電極にＰｔ、抵抗変化層にＴａＯｘ、下部電極に窒化タンタル（ＴａＮ）を用い、上部電極のＰｔの膜厚を５ｎｍ、１０ｎｍ、および２０ｎｍと変化させた抵抗変化素子の初期抵抗値を示すグラフである。
図１２では、各Ｐｔ膜厚に関し、上部電極の面積が０．５μｍ四方（図１２では「０．５μｍ□」と表記している。以下同様。）、１μｍ四方、５μｍ四方の３種類の抵抗変化素子の初期抵抗値を示している。図１２においては、３種類の電極の面積のそれぞれについて約４０個の素子を試作し、初期抵抗値を計測してその中央値（メジアン）を表示している。なお、本試料作成時には、抵抗変化層の上に上部電極を成膜する前に、抵抗変化層の表面にアッシング装置による酸素プラズマ処理を施しており、抵抗変化層は特許文献３に示すような、厚さ２３ｎｍのＴａＯｘ（但し、０＜ｘ＜２．５）で表される組成を有するタンタル酸化物と、厚さ８ｎｍのＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有するタンタル酸化物との積層構造で構成している。
図１２を見ると、上部電極Ｐｔの膜厚を薄くするにつれて抵抗変化素子の初期抵抗値が上昇する傾向が読み取れる。
上部電極にＰｔを用いた場合、上部電極形成後のポストプロセスにおいて、下方向に微小突起が形成される。図１３はこのようなポストプロセスを経た、Ｐｔを用いた抵抗変化素子の断面ＴＥＭ写真であるが、上部電極の微小突起（写真中の破線で囲った箇所）が、抵抗変化層（ここではＴａＯｘを使用）方向に対し凸型に形成されているのがわかる。これは、ポストプロセスに含まれる加熱工程によるＰｔ層の変化、すなわち、Ｐｔ層が高温になったときにＰｔ原子がＴａＯｙ側にマイグレーションを起こしたものと考えられる。実際、突起のほとんどがＰｔ層の粒界（結晶粒界：ｇｒａｉｎ ｂｏｕｎｄａｒｙ）付近から成長しているように見えており、これはマイグレーションがＰｔ層の粒界に沿って生じやすいためと考えられる。
さらに検討を加えた結果、発明者らは、突起の発生は上部電極の膜厚に依存しており、上部電極の膜厚が薄くなると、突起の発生は抑制されることを見出している。抵抗変化素子の特性面から見ると、突起部分では抵抗変化層の膜厚が実質的に薄くなるため、突起がある場合の抵抗変化層の抵抗値は、突起のない場合に比べて全体の抵抗値が低くなると考えられる。図１２では、上部電極であるＰｔの膜厚が５ｎｍのとき、抵抗変化層の初期抵抗値が高く、Ｐｔの膜厚が２０ｎｍのとき、抵抗変化層の初期抵抗値が低くなっており、上記した傾向を示しているものと考えられる。
なお、図１２においてＰｔの膜厚が１０ｎｍの試料に関して初期抵抗値のばらつきが他と比べて著しく大きいのは、Ｐｔの膜厚が１０ｎｍの近辺が上述の突起発生の閾値的な領域になっているためと考えられる。つまり、Ｐｔの膜厚が１０ｎｍ程度のときは、突起が発生したり発生しなかったりとばらつくため、初期抵抗値がばらついていると考えられる。同様の現象は、Ｐｔ以外ではパラジウム（Ｐｄ）等でも観測されている。また、抵抗変化層としては、ＴａＯｘ以外にもＨｆＯｘやＺｒＯｘ等でも同様の現象が観測されている。
この依存性が実際の抵抗変化素子の特性にどのように反映されるかを考えると、導電性ビアを形成した抵抗変化素子においては、コンタクトホール形成時における上部電極の膜厚のばらつき（コンタクトホール内に露出する領域の上部電極の膜厚が他より薄くなることに起因する）の発生は不可避である。したがって、抵抗変化素子の初期抵抗値のばらつき発生も不可避であり、好ましいものではない。
上記したように、上部電極と導電性ビアとの接合部分における形状異常、および、導電性ビアを形成するためのコンタクトホール形成時のオーバーエッチングによる上部電極の膜厚のばらつきに起因して、初期抵抗値など抵抗変化素子の電気的特性もばらつくことが考えられる。
上記した課題を解決するために、本発明は、抵抗変化素子の上部電極とこれに電気的に接続する配線との物理的な接続形状を良化し、かつ、上部電極の膜厚のばらつきを低減することにより、初期抵抗値のばらつきの少ない抵抗変化素子を有する記憶装置およびその製造方法を提供することを目的とする。
上記した課題を解決するために、本発明の一形態に係る記憶装置は、複数のメモリセルと、前記複数のメモリセルに共通して設けられた引き出し配線とを備え、前記複数のメモリセルのそれぞれは、基板上に形成されたトランジスタと、下部電極と、貴金属を含む上部電極と、前記下部電極と前記上部電極との間に挟持された抵抗変化層と、を有する抵抗変化素子とを備え、前記抵抗変化層の抵抗値は、前記トランジスタを介して前記下部電極と前記上部電極との間に印加される電気パルスにより可逆的に変化し、前記引き出し配線は、前記複数のメモリセルの前記上部電極に直接接するように構成されている。
引き出し配線とは、導電膜の１回のパターニングにより形成される配線、つまり、ビアを介さずに上部電極に接する配線をいう。また、引き出し配線の底面のうち最下面は、上部電極の上面よりも下になるように形成されている。
この構成によれば、抵抗変化素子の上部電極に接続する配線は、導電性ビアを設けずに上部電極へ直接接するため、導電性ビアを形成する際のコンタクトホール形成工程（ドライエッチング工程）が省略される。したがって、コンタクトホール形成時における上部電極の膜厚のばらつきは発生しない。したがって、上部電極の膜厚のばらつきに起因する抵抗変化素子の初期抵抗値のばらつきを低減することができる。また、抵抗変化素子の上部電極が引き出し配線と直接接するため、上部電極と絶縁層の接触面積は小さくなり、上部電極と絶縁層との隙間の発生はなくなる。加えて、上部電極に接続する導電性ビアがないため、導電性ビアを形成する金属材料（通常はＷ）の漏れ出しをなくして、抵抗変化素子の上部電極とこれに電気的に接続する配線との物理的な接続形状（コンタクト形状）を良化することができる。
また、図１０に示す従来構造のように導電性ビアを介した電気的接続の場合は、抵抗変化素子に流すことが可能な電流量が、導電性ビアに流すことが可能な電流量（導電性ビアの断面積や導電性ビアの構成材料のエレクトロマイグレーション特性等によって決まる）で制限されるが、本構成では、上部電極と引き出し配線の電気的接続部分の面積を上部電極の面積まで大きくすることが可能であるため、仮に電流密度で比較して導電性ビア適用時と同程度の電流が流すことが可能であれば、電流量で比較した場合には、従来例より十分大きな電流量を抵抗変化素子に流すことが可能となることがわかる。加えて、引き出し配線に適当な材料を選択すれば、抵抗変化素子に十分大きな電流を流すことが可能となり、抵抗変化素子を構成する材料（特に、抵抗変化層）の選択の自由度、あるいは抵抗変化素子（および記憶装置）の動作設定値の自由度を大きくすることができる。
また、前記抵抗変化層は、ＭＯｘ（但し、Ｍは遷移金属、Ｏは酸素）で表される組成を有する第１の酸素不足型の遷移金属酸化物を含む第１層と、前記第１層の上に形成されＭＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２の酸素不足型の遷移金属酸化物を含む第２層とを含み、前記第２層は、前記上部電極と接していることが好ましい。
抵抗変化層をタンタル酸化物で構成する場合には、ＴａＯｘ（但し、０＜ｘ＜２．５）で表される組成を有するタンタル酸化物と、ＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有するタンタル酸化物との積層構造で形成される。これにより、フォーミング工程が不要で、かつ、高速で可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性を有する抵抗変化素子が得られ、結果として特性が良好な記憶装置が得られる。
また、前記抵抗変化層の側壁の一部は、絶縁層で被覆されていることが好ましい。
この構成によれば、抵抗変化層の側壁の少なくとも一部は、絶縁層で被覆されている。例えば、層間絶縁層と接する部分の抵抗変化層は、層間絶縁層の形成時に強力に酸化されるので、抵抗変化層の側壁部分は高抵抗（絶縁体）化する。このため、その後のエッチバック工程で抵抗変化層を露出し、引き出し配線と接しても、接した部分から電流が流れることはない。したがって、この構成によれば、引き出し配線を形成するときの上部電極を露出させる工程において、エッチバックのマージンを大きくとることができる。
また、前記抵抗変化層がタンタル（Ｔａ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）で構成される群より選択される遷移金属の酸素不足型酸化物で構成されていることが好ましい。
この構成によれば、抵抗変化層をＴａＯｘ（０＜ｘ＜２．５）、ＨｆＯｘ（０＜ｘ＜２．０）とＨｆＯｙ、ＺｒＯｘ（０＜ｘ＜２．０）等の酸化物により構成した場合には、抵抗変化素子を被覆するように層間絶縁層を堆積する工程では、層間絶縁層と接する部分の抵抗変化層はより強力に酸化される。つまり、層間絶縁層の側壁部分は高抵抗（絶縁体）化される。このため、上部電極および下部電極を介してのみ抵抗変化層に電流を流すことが可能となる。
また、前記引き出し配線は、導電性を有する材料の積層構造物により構成され、かつ、前記上部電極に直接接する部分がクロム（Ｃｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、窒素（Ｎ）、炭素（Ｃ）、硼素（Ｂ）の少なくとも１つを含む導電性材料で構成されていることが好ましい。
この構成によれば、抵抗変化素子の上部電極に直接接する配線の材料に、Ｃｒ、Ｍｏ、Ｎｂ、Ｔａ、Ｗ、Ｔｉ、Ｖ、Ｚｒ、Ｈｆ等の遷移金属や、シリサイド（ｓｉｌｉｃｉｄｅ）、ナイトライド（ｎｉｔｒｉｄｅ）、炭化物（ｃａｒｂｉｄｅ）、硼化物（ｂｏｒｉｄｅ）等の化合物のように、エレクトロマイグレーション耐性（ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ Ｈａｒｄｎｅｓｓ）の高い材料を採用すれば、抵抗変化素子に十分大きな電流を流すことが可能となる。これにより、抵抗変化素子を構成する材料の選択の自由度、あるいは抵抗変化素子（あるいは記憶装置）の動作設定値の自由度を大きくすることができる。さらに、上記のような遷移金属あるいはシリサイド、ナイトライド、炭化物、硼化物等の化合物で構成される層は、構成上、配線〜絶縁層間および上部電極〜配線間に設けられることになり、密着層としても機能するといった利点がある。
また、本発明の一形態に係る記憶装置の製造方法は、基板上にトランジスタを形成する工程と、前記トランジスタに対応して、前記抵抗変化素子の下部電極を形成する工程と、前記下部電極上に抵抗変化層を形成する工程と、前記抵抗変化層上に、貴金属を含む上部電極を形成する工程と、前記抵抗変化素子を覆うように層間絶縁層を形成する工程と、前記上部電極の上面の少なくとも一部を露出させる工程と、前記複数のメモリセルに共通して設けられる引き出し配線を、前記上部電極に直接接するように形成する工程とを含む。
この構成によれば、抵抗変化素子の上部電極に接続する配線は、導電性ビアを設けずに上部電極へ直接接するため、コンタクトホール形成時における上部電極膜厚のばらつきは発生しない。したがって、上部電極の膜厚のばらつきに起因する抵抗変化素子の初期抵抗値のばらつきを低減することができる。また、抵抗変化素子の上部電極が引き出し配線と直接接するため、上部電極と絶縁層の接触面積は小さくなり、上部電極と絶縁層との隙間の発生はなくなる。加えて、上部電極に接続する導電性ビアがないため、導電性ビアを形成する金属材料（通常はＷ）の漏れ出しをなくして、コンタクト形状を良化することができる。
また、従来構造のように導電性ビアを介した電気的接続の場合は、抵抗変化素子に流すことが可能な電流量が、導電性ビアに流すことが可能な電流量（導電性ビアの断面積や導電性ビアの構成材料のエレクトロマイグレーション特性等によって決まる）で制限されるが、本構成では、上部電極と引き出し配線の電気的接続部分の面積を上部電極の面積まで大きくすることが可能であるため、仮に電流密度で比較して導電性ビア適用時と同程度の電流が流すことが可能であれば、電流量で比較した場合には、従来例より十分大きな電流量を抵抗変化素子に流すことが可能となることがわかる。加えて、引き出し配線に適当な材料を選択すれば、抵抗変化素子に十分大きな電流を流すことが可能となり、抵抗変化素子を構成する材料（特に、抵抗変化層）の選択の自由度、あるいは抵抗変化素子（および記憶装置）の動作設定値の自由度を大きくすることができる。さらに、製造上では、上部電極に接続する導電性ビアを規定するフォトマスクが不要であり、使用するフォトマスクが一枚削減できることから、その分だけ製造工程を短縮することができる。
また、前記抵抗変化層は、ＭＯｘ（但し、Ｍは遷移金属、Ｏは酸素）で表される組成を有する第１の酸素不足型の遷移金属酸化物を含む第１層を形成する工程と、前記第１層の上に、ＭＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２の酸素不足型の遷移金属酸化物を含む第２層を形成する工程を含むことが好ましい。
抵抗変化層をタンタル酸化物で構成する場合には、ＴａＯｘ（但し、０＜ｘ＜２．５）で表される組成を有するタンタル酸化物と、ＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有するタンタル酸化物との積層構造で形成される。これにより、フォーミング工程が不要で、かつ、高速で可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性を有する抵抗変化素子が得られ、結果として特性が良好な記憶装置を製造することができる。
また、前記上部電極の少なくとも一部を露出する工程は、前記層間絶縁層の表面を平坦化する工程を含み、前記層間絶縁層を平坦化した後、前記上部電極の一部を前記層間絶縁層の表面に露出させることが好ましい。
この構成によれば、層間絶縁層を平坦化する工程において、上部電極がダメージを受けるのを抑えつつ、上部電極を露出することができる。
また、前記引き出し配線を形成する工程において、前記引き出し配線と他の配線とを同時に形成することが好ましい。
この構成によれば、引き出し配線と他の配線とが同時に形成されるので、配線の製造工程を簡略化することができる。
本発明によれば、抵抗変化素子の上部電極における、上部電極とこれに電気的に接続する配線との物理的な接続形状を良化し、かつ、上部電極の膜厚のばらつきを低減することにより、初期抵抗値のばらつきの少ない抵抗変化素子を有する記憶装置およびその製造方法を提供することが可能となる。
図１は、実施の形態１に係る記憶装置の概略図であり、（ａ）は記憶装置の構成を示す概略断面図、（ｂ）は同図（ａ）のＡ−Ａ’線の断面を矢印方向に見た概略断面図、（ｃ）は同図（ａ）を表面から見た概略平面図である。 図２は、実施の形態１に係る記憶装置を製造する方法の一例を示す工程図であり、（ａ）は第１絶縁層上に下部電極の材料、抵抗変化層、上部電極の材料を積層する工程を示す図、（ｂ）は第１絶縁層上に抵抗変化素子を形成する工程を示す図、（ｃ）は抵抗変化素子を被覆する層間絶縁層を形成する工程を示す図である。 図３は、実施の形態１に係る記憶装置を製造する方法の一例を示す工程図であり、（ａ）は層間絶縁層の表面を平坦化する工程を示す図、（ｂ）は抵抗変化素子の上部電極を露出する工程を示す図、（ｃ）は抵抗変化素子の上部電極に直接接する引き出し配線を形成する工程を示す図、（ｄ）は導電性ビアに接続する金属配線を形成する工程を示す図である。 図４は、実施の形態１に係る不揮発性記憶装置の構成を示すブロック図である。 図５は、実施の形態１に係る記憶装置の製造方法を用いて試作した抵抗変化素子の断面ＳＥＭ写真である。 図６は、実施の形態２に係る記憶装置の概略図であり、（ａ）は記憶装置の構成を示す概略断面図、（ｂ）は同図（ａ）のＢ−Ｂ’線の断面を矢印方向に見た概略断面図、（ｃ）は同図（ａ）を表面から見た概略平面図である。 図７は、実施の形態２に係る記憶装置を製造する方法の一例を示す工程図であり、（ａ）は層間絶縁層の表面を平坦化する工程を示す図、（ｂ）は金属配線に接続する導電性ビアを形成する工程を示す図、（ｃ）は抵抗変化素子の上部電極を露出する工程を示す図、（ｄ）は上部電極に直接接する上記電極配線と導電性ビアに接続する金属配線を同時に形成する工程を示す図である。 図８は、実施の形態３に係る記憶装置の概略図であり、（ａ）は記憶装置の構成を示す概略断面図、（ｂ）は同図（ａ）のＣ−Ｃ’線の断面を矢印方向に見た概略断面図である。 図９は、実施の形態３に係る記憶装置を製造する方法の一例を示す工程図であり、抵抗変化素子の上部電極および抵抗変化層を露出する工程を示す図である。 図１０は、従来の記憶装置を構成するメモリセルの構成を示す概略断面図である。 図１１は、上部電極にＰｔ、絶縁層にＳｉＯ２を用いて試作した抵抗変化素子の断面ＳＥＭ写真である。 図１２は、上部電極にＰｔ、抵抗変化層にＴａＯｘ、下部電極に窒化タンタル（ＴａＮ）を用い、上部電極のＰｔの膜厚を５ｎｍ、１０ｎｍ、および２０ｎｍと変化させた抵抗変化素子の初期抵抗値を示すグラフである。 図１３は、上部電極にＰｔ、抵抗変化層にＴａＯｘを用いた抵抗変化素子の断面ＴＥＭ写真である。
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
（実施の形態１）
［記憶装置の構成］
図１は、実施の形態１に係る記憶装置の概略図であり、図１（ａ）は、記憶装置１００の構成を示す概略断面図、図１（ｂ）は図１（ａ）のＡ−Ａ’線の断面を矢印方向に見た概略断面図、図１（ｃ）は同図（ａ）を表面から見た概略平面図である。なお、図１（ｃ）においては、表面には見えない記憶装置の幾つかの構成要素を点線で表示し、符号を付している。
記憶装置１００は複数の１Ｔ１Ｒ型のメモリセルを備えている。詳細には、メモリセルは、半導体で構成される基板１上に作製したソース領域２と、ドレイン領域３と、ゲート酸化膜４上に形成されたゲート電極５とで構成される選択トランジスタ６と、抵抗変化素子１０とが導電性ビア５０ａを介して直列に接続して形成されている。
抵抗変化素子１０は、電圧印加によって抵抗値が変化する抵抗変化層８を、下部電極７と上部電極９の間に挟持してなる構成であり、下部電極７とドレイン領域３とが導電性ビア５０ａを介して電気的に接続されている。本実施の形態では、抵抗変化素子１０は円柱状の形状を有している。つまり、図１（ｃ）に示すように、抵抗変化素子１０は、上から見ると円形の形状を有している。なお、抵抗変化素子１０の形状はこれに限定されることはなく、例えば直方体状の形状でもよい。また、ゲート電極５はワード線（図示せず）に接続されている。
また、抵抗変化素子１０の周囲には層間絶縁層１５が配置されている。抵抗変化素子１０の上部電極９の上部には、上部電極９を覆うように、引き出し配線１２（例えばビット線）が配置されている。引き出し配線とは、導電膜の１回のパターニングにより形成される配線、つまり、ビアを介さずに上部電極に接している配線をいう。引き出し配線１２は、図１（ｂ）に示すように、複数のメモリセルに対して共通して設けられている。また、引き出し配線１２の底面のうち最下面は、上部電極９の上面よりも下になるように形成されている。つまり、引き出し配線１２は、上部電極９の全面を覆うとともに、上部電極９の側壁の一部を覆い、さらに、上部電極９から所定の範囲内の層間絶縁層１５の上に形成されている。なお、引き出し配線１２は、上部電極９の上面全面を覆わなくても、上部電極９の一部を覆うとともに、上部電極９から所定の範囲内の層間絶縁層１５の一部の上にも形成されていてもよい。
ここで、抵抗変化素子１０を構成する抵抗変化層８に所定の電気パルスを印加すると、所定の低抵抗（ＬＲ）状態（以下、この状態を単に「ＬＲ状態」という）と所定の高抵抗（ＨＲ）状態（以下、この状態を単に「ＨＲ状態」という）との間で、可逆的に抵抗変化層８の状態が遷移する。この抵抗変化層８は、所定の電気パルスを印加しない限り、その遷移した後の状態を維持する。本実施の形態では、このＬＲ状態とＨＲ状態とに、各々、２値データの“０”および“１”のいずれか一方および他方が割り当てられており、抵抗変化層８の状態をＬＲ状態とＨＲ状態との間で遷移させるために、極性の異なる電気パルスを印加する。このような抵抗変化層としては、ペロブスカイト型の金属酸化物や、遷移金属または一部の典型金属の酸化物等を用いることができる。
具体的には、抵抗変化層８としては、酸素不足型のＴａＯｘ（０＜ｘ＜２．５）、ＨｆＯｘ（０＜ｘ＜２．０）、ＺｒＯｘ（０＜ｘ＜２．０）等で構成され、高抵抗層と低抵抗層を有する積層構造物等が挙げられる。この場合、高抵抗層の厚さを制御することにより、いわゆるフォーミング工程（製造直後の抵抗変化素子に電気的な刺激を加えて、抵抗状態の変化を発現させる工程）が不要で、かつ、抵抗変化素子を流れる電流の値を制御することが可能となる。かかる知見をもたらした実験結果の詳細な説明は、例えば、特許文献３に詳述されている通りであるので、記載を省略する。
特に、ＴａＯｘ（０＜ｘ＜２．５）を抵抗変化層８に採用する場合は、抵抗変化層８は、ＴａＯｘ（但し、０．７≦ｘ≦１．９）で表される組成を有する酸素不足型のタンタル酸化物を含む第１層（低濃度酸化物）と、ＴａＯｙ（但し、２．１≦ｙ≦２．５）で表される組成を有する第２の酸素不足型のタンタル酸化物を含む第２層（高濃度酸化物）とを積層した構成とすることが好ましい。ここで、酸素不足型のタンタル酸化物とは、化学量論的な組成を有するタンタル酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない非化学量論的な組成を有するタンタル酸化物をいう。このような積層構造とする場合には、第２層（高濃度酸化物層）を上部電極９と接するように配置する。
このような構成とすると、ＴａＯｘの方が抵抗率が低くなり（低抵抗層となり）、ＴａＯｙの方が抵抗率が高くなる（高抵抗層となる）。かかる構成では、高速で可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性を有する抵抗変化素子１０が得られる。かかる知見をもたらした実験結果の詳細な説明は、特許文献３に記載されているので、ここでは省略する。
また、上部電極９は、貴金属を含んでいる。上部電極９の貴金属は、抵抗変化層８を構成する遷移金属の標準電極電位より標準電極電位が高い材料のうちの１つまたは複数の材料を用いて構成され、下部電極７は上部電極９を構成する材料の標準電極電位より標準電極電位が小さい材料（例えば、Ｗ、Ｎｉ、あるいはＴａＮ等）で構成されることが好ましい。すなわち、抵抗変化層８がタンタル酸化物の場合、下部電極７の標準電極電位をＶ１、タンタルの標準電極電位をＶＴａ、上部電極の標準電極電位をＶ２とすると、下部電極７の標準電極電位Ｖ１とタンタルの標準電極電位ＶＴａとの差であるＶ１−ＶＴａと、上部電極の標準電極電位Ｖ２とタンタルの標準電極電位ＶＴａとの差であるＶ２−ＶＴａとが、０＜Ｖ１−ＶＴａ＜Ｖ２−ＶＴａという関係を満足することが好ましい。また、下部電極７の標準電極電位Ｖ１とタンタルの標準電極電位ＶＴａとの差であるＶ１−ＶＴａと、上部電極９の標準電極電位Ｖ２とタンタルの標準電極電位ＶＴａとの差であるＶ２−ＶＴａとが、Ｖ１−ＶＴａ≦０＜Ｖ２−ＶＴａなる関係を満足することが好ましい。
このような構成とすることにより、上部電極９と接する抵抗変化層８で抵抗変化現象を安定に起こすことができる。
さらに、引き出し配線１２および層間絶縁層１５の上には、ＳｉＯ２等で構成される第２絶縁層１６が配置されている。第２絶縁層１６の上には、金属配線１３（例えばソース線）が配置されている。金属配線１３は、図１（ｃ）に示すように、複数のメモリセルに共通して設けられている。選択トランジスタ６のソース領域２は、導電性ビア５０ｂを介して、ソース線となる拡散層または金属配線１３に接続されている。メモリセルを構成する選択トランジスタ６のゲート電極５は、ワード線（図示せず）に接続され、抵抗変化素子１０の上部電極９あるいはトランジスタの拡散層のうちの１つ（例えば、ソース領域２）は、ビット線（図示せず）に接続される。なお、後に説明する図４に示すように、ワード線とビット線は互いに交差するよう配置されている。メモリセルは、ワード線およびビット線の方向にアレイ状に複数個配置され、メモリセルアレイを構成する。
なお、抵抗変化層８はタンタル酸化物の積層構造で構成した場合を例示したが、上述した作用効果は、タンタル酸化物の積層構造に限って発現されるものではなく、本発明はこれに限定されない。例えば、単層のタンタル酸化物でもよい。また、ハフニウム（Ｈｆ）やジルコニウム（Ｚｒ）のような他の遷移金属による単層の酸化物でもよく、ハフニウム酸化物の積層構造やジルコニウム酸化物の積層構造などであってもよい。この点については、変形例として後に説明する。
また、上部電極９は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）およびＣｕ（銅）のうちの１つまたは複数の材料を用いて構成されるが、これらに限定されるものではない。これらの上部電極９の材料は一例であって、その他の材料を用いても構わない。
本実施の形態に係る記憶装置１００は、図１に示すように、ビット線となる引き出し配線１２が、導電性ビア５０ａ等を介さずに、上部電極９と直接接するように配置されていることが特徴である。この構成によって、従来技術において上部電極９と引き出し配線１２とを接続するための導電性ビアを形成する際のコンタクトホール形成工程（ドライエッチング工程）が省略される。これにより、コンタクトホール形成時における上部電極９の膜厚のばらつきは発生せず、上部電極９の膜厚のばらつきに起因する抵抗変化素子１０の初期抵抗値のばらつきも発生しない。
また、抵抗変化素子１０の上部電極９の一部が、上部電極９に接続する引き出し配線１２と直接接する構成のため、上部電極９と層間絶縁層１５の接触面積は小さくなる。このため、上部電極９と層間絶縁層１５との隙間の発生は大幅に抑制される。さらに、上部電極９に接続する導電性ビアがないため、導電性ビアを形成する金属材料（通常はＷ）の漏れ出しによるコンタクト形状不良は発生しない。
さらに、導電性ビアを介した電気的接続の場合は、抵抗変化素子１０に流すことが可能な電流量が、導電性ビアに流すことが可能な電流量（導電性ビアの断面積や導電性ビアの構成材料のエレクトロマイグレーション特性等によって決まる）で制限されるが、本実施の形態では、上部電極９と引き出し配線１２の電気的接続部分の面積を、最大で上部電極９の面積まで大きくすることが可能である。このため、仮に電流密度で比較して導電性ビア適用時と同程度の電流を流すことが可能であれば、電流量で比較した場合には、従来の構造より十分大きな電流量を抵抗変化素子１０に流すことが可能となることがわかる。
加えて、引き出し配線１２に適当な材料を選択すれば、抵抗変化素子１０に十分大きな電流を流すことが可能となり、抵抗変化素子１０を構成する材料（特に、抵抗変化層８）の選択の自由度、あるいは抵抗変化素子１０（および記憶装置１００）の動作設定値の自由度を大きくすることができる。また、製造上では、上部電極９に接続する導電性ビアを規定するフォトマスクが不要となるという利点がある。
［記憶装置の製造方法］
次に、本実施の形態に係る記憶装置１００の製造方法について、図２および図３を用いて順にプロセスフローを説明する。図２は、実施の形態１に係る記憶装置を製造する方法の一例を示す工程図であり、（ａ）は第１絶縁層上に下部電極の材料、抵抗変化層、上部電極の材料を積層する工程を示す図、（ｂ）は第１絶縁層上に抵抗変化素子を形成する工程を示す図、（ｃ）は抵抗変化素子を被覆する層間絶縁層を形成する工程を示す図である。図３は、実施の形態１に係る記憶装置を製造する方法の一例を示す工程図であり、（ａ）は層間絶縁層の表面を平坦化する工程を示す図、（ｂ）は抵抗変化素子の上部電極を露出する工程を示す図、（ｃ）は抵抗変化素子の上部電極に直接接する引き出し配線を形成する工程を示す図、（ｄ）は導電性ビアに接続する金属配線を形成する工程を示す図である。
なお、先述のように、本実施の形態と従来構造との大きな相違点は、抵抗変化素子１０を構成する上部電極９に引き出し配線１２が直接接している点であるため、主として引き出し配線１２を形成する工程に関して以下には詳述することとし、選択トランジスタ６の形成工程等、シリコン半導体の製造プロセスにおける通常の製造方法に従えばよい工程については、その記載を省略する。
図２（ａ）に示すように、選択トランジスタ６等が作り込まれた半導体で構成される基板１を用意する。基板１は、最表面が酸化シリコン（ＳｉＯ２）等の絶縁体で構成される第１絶縁層１４で被覆されている。この基板１に、抵抗変化素子１０の下部電極７とドレイン領域３を電気的に接続するための導電性ビア５０ａを形成する。導電性ビア５０ａの形成は、抵抗変化素子１０の下部電極７が形成される領域に対応する第１絶縁層１４の所定の部位にコンタクトホールを形成し、このコンタクトホールに導電性材料を埋め込むことにより形成される。
その後、図２（ａ）に示すように、下部電極７、抵抗変化層８、上部電極９となる材料をスパッタ法によりこの順に堆積する。続いて、ドライエッチング法によりこれらを一括加工して、図２（ｂ）に示すように、抵抗変化素子１０を形成する。上部電極９は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）およびＲｈ（ロジウム）から選ばれる金属のうちの１つまたは複数の材料を用いて構成される。抵抗変化層８は、例えば、ＴａＯｘ（０＜ｘ＜２．５）とＴａＯｙ（ｘ＜ｙ）、ＨｆＯｘ（０＜ｘ＜２．０）とＨｆＯｙ（ｘ＜ｙ）、ＺｒＯｘ（０＜ｘ＜２．０）とＺｒＯｙ（ｘ＜ｙ）等の積層構造物により構成される。下部電極７は、導電性を有する材料の積層構造である。例えば、抵抗変化層８に接する層から順に、白金（Ｐｔ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化チタン（ＴｉＮ）により形成される。なお、下部電極７、抵抗変化層８、および上部電極９の材料は、上記したものに限定されるものではない。また、下部電極７、抵抗変化層８、上部電極９の堆積方法は、スパッタ法に限定されるものではなく、ＣＶＤ（化学気相成長）法やその他の方法を使用してもよい。
次いで、図２（ｃ）に示すように、抵抗変化素子１０を被覆するように、ＳｉＯ２等で構成される層間絶縁層１５を堆積する。その後、図３（ａ）に示すように、ＣＭＰ（化学的機械的研磨）法により層間絶縁層１５の表面を研磨し、平坦化する。この際、層間絶縁層１５の表面を平坦化しながら、抵抗変化素子１０が露出しないように研磨量を調整することが望ましい。層間絶縁層１５の研磨中に抵抗変化素子１０が露出してしまうと、研磨により抵抗変化素子１０そのものの形状異常が発生したり、あるいは、ＳｉＯ２等の絶縁膜のＣＭＰ用設備において、異種材料（上部電極９や抵抗変化層８）を研磨することにより、設備上の異常が発生するのを回避するためである。なお、層間絶縁層１５の表面の平坦化には、いわゆるレジストエッチバック法、すなわち、層間絶縁層１５上にフォトレジストを塗布して表面を平坦化した後、レジストのエッチング速度と層間絶縁層１５のエッチング速度が等しくなるようなドライエッチング条件で表面から順次エッチングすることにより、最終的に表面が平坦化された層間絶縁層１５を得る、といった方法によっても可能である。
次に、図３（ｂ）に示すように、いわゆるエッチバック法により、層間絶縁層１５を表面から順次エッチングしていき、抵抗変化素子１０の上部電極９が露出した時点でエッチバック処理を停止する。これにより、層間絶縁層１５の最表面には抵抗変化素子１０の上部電極９のみが露出した状態となる。すなわち、上部電極９が露出している領域以外の最表面は、全てＳｉＯ２等で構成される絶縁体となっている。
ちなみに、層間絶縁層１５の表面平坦化にレジストエッチバック法を用いた場合は、続けてエッチバックを行い、抵抗変化素子１０の上部電極９が露出した時点でエッチバック処理を停止することも可能である。しかし、通常、層間絶縁層１５の膜厚が数百ｎｍから１μｍ程度であるのに対して、上部電極９の膜厚は数十ｎｍから百ｎｍ程度とかなり薄いため、抵抗変化素子１０の上部電極９を露出させるためのエッチバックでは、より精密なエッチング量の制御を行えるようなエッチング条件の選択（真空度、パワー、ガス種等）が必要である。もし、エッチバックの工程で下部電極７まで露出させてしまうと、引き出し配線１２を形成することにより、上部電極９と下部電極７が電気的に短絡してしまうこととなるためである。
なお、エッチバック処理を上部電極９が露出するまで継続するということは、エッチバック処理中に上部電極９の表面もエッチングされるということを意味する。しかし、本工程におけるエッチバック処理は低アスペクト比のエッチングであるため、微細コンタクトホールのドライエッチングのような高アスペクト比エッチング用の高密度プラズマ等は不要であり、比較的に低パワーのエッチング処理となる。このため、エッチバック処理における上部電極９の膜減りは（特に上部電極９が貴金属類で構成される場合）十分小さいもので、無視できる程度であることを付記しておく。
その後、引き出し配線１２を構成するアルミニウム（Ａｌ）等の材料をスパッタ法等により堆積し、これをパターニングして、図３（ｃ）に示すように、抵抗変化素子１０の上部電極９に直接接する引き出し配線１２を形成する。次いで、引き出し配線１２を覆うように、層間絶縁層１５上にＳｉＯ２等で構成される第２絶縁層１６の成膜およびその表面平坦化を行う。続いて、ソース領域２（または他の領域であってもよい）が形成された領域に対応する第１絶縁層１４、層間絶縁層１５および第２絶縁層１６の所定の位置にコンタクトホールを形成し、このコンタクトホールに例えばＷ等で構成される導電性材料を埋め込むことにより導電性ビア５０ｂを形成する。さらに、図３（ｄ）に示すように、第２絶縁層１６の上に金属配線１３を形成することにより、記憶装置１００の構成が得られる。
引き出し配線１２には、Ａｌ等の導電性材料を使用することが可能である。また、引き出し配線１２は、導電性を有する材料の積層構造であってもよい。特に、抵抗変化素子１０の上部電極９に直接接する部分に、クロム（Ｃｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）等の遷移金属や、シリサイド、ナイトライド、炭化物、硼化物等の化合物のように、エレクトロマイグレーション耐性の高い材料を採用すれば、抵抗変化素子１０に十分大きな電流を流すことが可能となり、抵抗変化素子１０を構成する材料の自由度、あるいは抵抗変化素子１０（および記憶装置１００）の動作設定値の自由度を大きくすることができる。さらに、上記のような遷移金属あるいはシリサイド、ナイトライド、炭化物、硼化物等の化合物で構成される層は、構成上、引き出し配線１２と第２絶縁層１６との間、および上部電極９と引き出し配線１２間に設けられることになり、密着層としても機能するといった利点がある。
また、金属配線１３には、引き出し配線１２と同様にＡｌ等の導電性材料が使用可能であり、導電性を有する材料の積層構造であってもよい。
［不揮発性記憶装置の構成］
図４は、本実施の形態に係る不揮発性記憶装置５００の構成を示すブロック図である。
図４に示すように、不揮発性記憶装置５００は、半導体で構成される基板上にメモリ本体部２０１を備えている。メモリ本体部２０１は、マトリクス状に配置された複数の１Ｔ１Ｒ型のメモリセルを有するメモリセルアレイ２０２と、行選択回路２０８と、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤで構成される行ドライバ２０７と、列選択回路２０３と、情報の書き込みを行うための書き込み回路２０６と、選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行うセンスアンプ２０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０５とを具備している。なお、マトリクス状に配置されたメモリセルアレイ２０２を構成する複数の１Ｔ１Ｒ型のメモリセルは、図１にて説明した記憶装置１００を用いて構成している。
また、メモリセルアレイ２０２は、２種類（高濃度酸化物層と低濃度酸化物層）の酸素不足型抵抗変化層を積層した抵抗変化素子１０を用いた場合、抵抗変化素子１０とトランジスタの相対位置関係（どちらがビット線に接続されるか）、およびソース線の配置（ビット線に平行、あるいはワード線に平行）により、以下の（１）〜（４）の４通りの構成を採用することができる。図４を用いた以下の説明では、このうち（２）に関する１Ｔ１Ｒ型メモリセルアレイの不揮発性記憶装置の説明をするが、他の（１）、（３）、（４）の構成による１Ｔ１Ｒ型メモリセルアレイについても同様に説明が可能である。
（１）ビット線が抵抗変化素子１０の高濃度酸化物層側に接続され、ソース線がトランジスタ６に接続されていて、ソース線がビット線に平行に配置
（２）ビット線が抵抗変化素子１０の高濃度酸化物層側に接続され、ソース線がトランジスタ６に接続されていて、ソース線がワード線に平行に配置
（３）ソース線が抵抗変化素子１０の高濃度酸化物層側に接続され、ビット線がトランジスタ６に接続されていて、ソース線がビット線に平行に配置
（４）ソース線が抵抗変化素子１０の高濃度酸化物層側に接続され、ビット線がトランジスタ６に接続されていて、ソース線がワード線に平行に配置
図４における不揮発性記憶装置５００は、書き込み用電源２１１として低抵抗（ＬＲ）化用電源２１２および高抵抗（ＨＲ）化用電源２１３を備えている。ここで低抵抗（ＬＲ）化とは、抵抗変化素子を高抵抗状態から低抵抗状態へ移行させることを意味し、高抵抗（ＨＲ）化とは、抵抗変化素子を低抵抗状態から高抵抗状態へ移行させることを意味している。ＬＲ化用電源２１２の出力Ｖ２は行ドライバ２０７に供給され、ＨＲ化用電源２１３の出力Ｖ１は書き込み回路２０６に供給される。
さらに、不揮発性記憶装置５００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２１０とを備えている。
メモリセルアレイ２０２は、半導体で構成される基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…間に設けられたソース線ＳＬ０，ＳＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のＮ型ＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ３１，Ｎ３２，Ｎ３３，…（以下、「トランジスタＮ１１，Ｎ１２，…」と表す）と、トランジスタＮ１１，Ｎ１２，…と１対１に直列接続された複数の抵抗変化素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ２１，Ｒ２２，Ｒ２３，Ｒ３１，Ｒ３２，Ｒ３３、・・・（以下、「抵抗変化素子Ｒ１１，Ｒ１２，…」と表す）とを備えている。メモリセルアレイ２０２はワード線、ソース線、ビット線、Ｎ型ＭＯＳトランジスタ、抵抗変化素子が図４の如く縦横に二次元状に配置されているが、図４では、説明を容易にするために、メモリセルアレイ２０２の一部のみを記載している。これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…、ソース線ＳＬ０，ＳＬ０２，…、トランジスタＮ１１，Ｎ１２，…、および抵抗変化素子Ｒ１１，Ｒ１２，…のそれぞれによって、マトリクス状に配置された複数の１Ｔ１Ｒ型のメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ３３，…（以下、「メモリセルＭ１１，Ｍ１２，…」と表す）が構成されている。
図４に示すように、トランジスタＮ１１，Ｎ２１，Ｎ３１，…のゲートはワード線ＷＬ０に、トランジスタＮ１２，Ｎ２２，Ｎ３２，…のゲートはワード線ＷＬ１に、トランジスタＮ１３，Ｎ２３，Ｎ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。また、トランジスタＮ１１，Ｎ２１，Ｎ３１，…およびトランジスタＮ１２，Ｎ２２，Ｎ３２，…は互いに共通接続されてソース線ＳＬ０に接続され、トランジスタＮ１３，Ｎ２３，Ｎ３３，…およびトランジスタＮ１４，Ｎ２４，Ｎ３４，…は同じくソース線ＳＬ２に接続されている。
また、抵抗変化素子Ｒ１１，Ｒ１２，Ｒ１３，…の一方の端子はビット線ＢＬ０に、抵抗変化素子Ｒ２１，Ｒ２２，Ｒ２３，…の一方の端子はビット線ＢＬ１にそれぞれ接続されている。同様にして、抵抗変化素子Ｒ３１，Ｒ３２，Ｒ３３，…の一方の端子はビット線ＢＬ２に接続されている。
アドレス入力回路２０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路２０８へ出力するとともに、列アドレス信号を列選択回路２０３へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１，Ｍ１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。
制御回路２１０は、情報の書き込みサイクルにおいては、データ入出力回路２０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０６へ出力する。他方、制御回路２１０は、情報の読み出しサイクルにおいては、読み出し動作を指示する読み出し信号をセンスアンプ２０４へ出力する。
行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちのいずれかを選択する。行ドライバ２０７は、行選択回路２０８の出力信号に基づいて、行選択回路２０８によって選択されたワード線に対して、所定の電圧を印加する。
同様に、行選択回路２０８は、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のソース線ＳＬ０，ＳＬ２，…のうちのいずれかを選択する。行ドライバ２０７は、行選択回路２０８の出力信号に基づいて、行選択回路２０８によって選択されたソース線に対して、所定の電圧を印加する。また、列選択回路２０３は、アドレス入力回路２０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちのいずれかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
書き込み回路２０６は、制御回路２１０から出力された書き込み信号を受け取った場合、列選択回路２０３に対し、選択されたビット線に対する書き込み用電圧の印加を指示する信号を出力する。また、センスアンプ２０４は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行う。その結果得られた出力データＤＯは、データ入出力回路２０５を介して、外部回路へ出力される。
図５は、本実施の形態に係る記憶装置１００の製造方法を用いて試作した抵抗変化素子１０の断面ＳＥＭ写真である。図５に示すように、抵抗変化素子１０は、下部電極７と抵抗変化層８と上部電極９とを備えている。
下部電極７は、導電性を有する材料が積層された構造を有している。詳細には、抵抗変化層８に接する層から順に、白金（Ｐｔ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化チタン（ＴｉＮ）が積層されている。なお、本実施の形態において、下部電極７はこの積層構造に限定されない。
また、図５においては、引き出し配線１２もＰｔとＴｉＡｌＮとの積層構造を有している。詳細には、上部電極９に直接接する層がＴｉＡｌＮとなっている。この引き出し配線１２も、この積層構造に限定されるものではなく、先に述べたようにＡｌ等の導電性材料の単層、あるいは導電性を有する材料の積層構造であってもよい。特に、抵抗変化素子１０の上部電極９に直接接する部分に、クロム（Ｃｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）等の遷移金属や、シリサイド、ナイトライド、炭化物、硼化物等の化合物のように、エレクトロマイグレーション耐性の高い材料を採用すれば、抵抗変化素子１０に十分大きな電流を流すことが可能となる。これにより、抵抗変化素子１０を構成する材料の選択の自由度、あるいは抵抗変化素子１０（および記憶装置１００）の動作設定値の自由度を大きくすることができる。
さらに、図５に示すように、引き出し配線１２は抵抗変化素子１０の上部電極９に直接接して上部電極９を完全に被覆し、かつ、引き出し配線１２と層間絶縁層１５（層間絶縁膜）は、例えば、図５においては酸化シリコン（ＳｉＯ２）との間には隙間の発生はない。これは、積層構造で構成される引き出し配線１２を構成する、抵抗変化素子１０の上部電極９および層間絶縁層１５に直接接する層（ＴｉＡｌＮ）が、密着層として機能することを示すものである。
図５に示すように、抵抗変化素子１０の上部電極９と引き出し配線１２の電気的接続部分の面積が上部電極９の面積と同程度の大きさであると、すでに述べたように従来構造（導電性ビア適用時）より十分大きな電流量を抵抗変化素子１０に流すことが可能である。したがって、抵抗変化素子１０を構成する材料の選択の自由度、あるいは抵抗変化素子１０（および記憶装置１００）の動作設定値の自由度を大きくすることができる。また、上部電極９に接続する導電性ビアを規定するフォトマスクが不要となるため、製造コストの削減あるいは製造工程の短縮化といった利点が得られる。
なお、図５では上部電極９の膜厚ばらつきが若干見られるが、これは、ドライエッチング法により抵抗変化素子１０を形成（図２（ｂ）参照）するときに生じたものである。ドライエッチング工程の条件を適正化することにより、上部電極９の膜厚ばらつきはさらに低減できる。
以上のように、本実施の形態に係る記憶装置１００により、抵抗変化素子１０における上部電極９とこれに電気的に接続する引き出し配線１２との物理的な接続形状（コンタクト形状）を良化し、かつ、上部電極９の膜厚のばらつきを低減することができる。つまり、本実施の形態に係る記憶装置では、上部電極９と引き出し配線１２の間に導電性ビアを設ける必要がないため、上部電極９と導電性ビアとの接合部分における形状異常、および、導電性ビアを形成するためのコンタクトホール形成時のオーバーエッチングによる上部電極９の膜厚のばらつきを低減することができる。これにより、初期抵抗値のばらつきの少ない抵抗変化素子１０を有する記憶装置１００を提供することが可能となる。
（実施の形態２）
［記憶装置の構成］
実施の形態２に係る記憶装置２００は、引き出し配線１２を形成する際に、上部電極９以外に接続される金属配線１７を、引き出し配線１２の形成と同時に形成する点が実施の形態１に係る記憶装置１００と異なる。その他の構成については実施の形態１に係る記憶装置１００と同様であるので説明を省略する。
図６は、実施の形態２に係る記憶装置２００の概略図であり、図６（ａ）は、記憶装置２００の構成を示す概略断面図、図６（ｂ）は図６（ａ）のＢ−Ｂ’線の断面を矢印方向に見た概略断面図、図６（ｃ）は同図（ａ）を表面から見た概略平面図である。なお、図６（ｃ）においては、表面には見えない記憶装置の幾つかの構成要素を点線で表示し、符号を付している。図６において、図１〜図３と同じ構成要素については同じ符号を用い、説明を省略する。
記憶装置２００は複数の１Ｔ１Ｒ型のメモリセルを備えている。詳細には、メモリセルは、図６（ａ）に示すように、半導体で構成される基板１上に作製したソース領域２、ドレイン領域３、ゲート酸化膜４上に形成されたゲート電極５で構成される選択トランジスタ６と、抵抗変化素子１０とが導電性ビア５０ａを介して直列に接続して形成されている。
本実施の形態では、抵抗変化素子１０は円柱状の形状を有している。つまり、図６（ｃ）に示すように、抵抗変化素子１０は、上から見ると円形の形状を有している。なお、抵抗変化素子１０の形状はこれに限定されることはなく、例えば直方体状（図６（ｃ）のように上から見た場合は四角形）の形状でもよい。
抵抗変化素子１０は、電圧印加によって抵抗値が変化する抵抗変化層８を、下部電極７と上部電極９の間に挟持してなる構成であり、下部電極７とドレイン領域３とが導電性ビア５０ａを介して電気的に接続されている。また、ゲート電極５はワード線（図示せず）に接続されている。
また、抵抗変化素子１０の周囲には層間絶縁層１５が配置されている。抵抗変化素子１０の上部電極９の上部には、上部電極９を覆うように貴金属を含む引き出し配線１２が配置されている。引き出し配線１２は、図６（ｂ）に示すように、複数のメモリセルに対して共通に設けられている。
さらに、図６（ａ）に示すように、拡散層１８の位置の層間絶縁層１５の上には、金属配線１７が配置されている。そして、拡散層１８は、導電性ビア５０ｃを介して金属配線１７に接続されている。金属配線１７は、図６（ｃ）に示すように、複数のメモリセルに共通して設けられている。メモリセルを構成する選択トランジスタ６のゲート電極５は、ワード線（図示せず）に接続され、抵抗変化素子１０の上部電極９あるいはトランジスタの拡散層１８のうちの１つ（例えば、ソース領域２）は、ビット線（図示せず）に接続される。図４に示したように、ワード線とビット線は互いに交差するよう配置される。メモリセルは、ワード線およびビット線の方向にアレイ状に複数個配置され、メモリセルアレイを構成する。つまり、実施の形態１に係る抵抗変化素子１０では、引き出し配線１２および層間絶縁層１５の上にＳｉＯ２等で構成される第２絶縁層１６が配置され、さらに第２絶縁層１６の上に金属配線１３が配置されていたが、本実施の形態に係る抵抗変化素子１０では、引き出し配線１２と金属配線１７とが層間絶縁層１５の上に同時に形成され、同一平面内に配置された構成となっている。
以上の構成とすることによって、本実施の形態に係る記憶装置２００は、実施の形態１の構成に比べて、金属配線層を減らすことが可能となる。
［記憶装置の製造方法］
次に、本実施の形態に係る記憶装置２００の製造方法について、図７を用いて順にプロセスフローを説明する。図７は、実施の形態２に係る記憶装置を製造する方法の一例を示す工程図であり、（ａ）は層間絶縁層の表面を平坦化する工程を示す図、（ｂ）は金属配線に接続する導電性ビアを形成する工程を示す図、（ｃ）は抵抗変化素子の上部電極を露出する工程を示す図、（ｄ）は上部電極に直接接する上記電極配線と導電性ビアに接続する金属配線を同時に形成する工程を示す図である。なお、本実施の形態では、抵抗変化素子１０を被覆する層間絶縁層１５の表面の平坦化（図３（ａ）に相当）までは、基本的に実施の形態１と同じプロセスフローとなるため、同様のプロセスフローについては説明を省略し、それ以降のプロセスフローについてのみ説明する。
図７（ａ）に示すように、抵抗変化素子１０を被覆する層間絶縁層１５の表面を平坦化した後、拡散層１８と金属配線１７とを接続するための導電性ビア５０ｃを形成する。ここでは、拡散層１８に接続するための導電性ビア５０ｃを例として示しているが、その他の層と接続するための導電性ビアであってもよい。
図７（ｂ）に示すように、はじめに、ドライエッチング法により導電性ビア５０ｃのためのコンタクトホールを形成する。この後、ＣＶＤ法によりコンタクトホール内にタングステン（Ｗ）を充填する。次いで、ＣＭＰ法により表面のＷを除去し、Ｗが埋め込まれた導電性ビア５０ｃを形成する。
次に、図７（ｃ）に示すように、いわゆるエッチバック法により、層間絶縁層１５を表面から順次エッチングしていき、抵抗変化素子１０の上部電極９が露出した時点でエッチバック処理を停止する。これにより、層間絶縁層１５の最表面には抵抗変化素子１０の上部電極９と、導電性ビア５０ｃとが露出した状態となる。上部電極９および導電性ビア５０ｃが露出している領域以外の最表面は、全てＳｉＯ２等で構成される絶縁体となっている。
ちなみに、層間絶縁層１５の表面平坦化にレジストエッチバック法を用いた場合は、続けてエッチバックを行い、抵抗変化素子１０の上部電極９が露出した時点でエッチバック処理を停止することも可能である。しかし、通常、層間絶縁層１５の膜厚が数百ｎｍから１μｍ程度であるのに対して、上部電極９の膜厚は数十ｎｍから百ｎｍ程度とかなり薄いため、抵抗変化素子１０の上部電極９を露出させるためのエッチバックでは、より精密なエッチング量の制御を行えるようなエッチング条件の選択（真空度、パワー、ガス種等）が必要である。もし、エッチバックの工程で下部電極７まで露出させてしまうと、引き出し配線１２を形成することにより、上部電極９と下部電極７が電気的に短絡してしまうこととなる。
なお、エッチバック処理を上部電極９が露出するまで継続するということは、エッチバック処理中に上部電極９の表面もエッチングされるということを意味する。しかし、本工程におけるエッチバック処理は低アスペクト比のエッチングであるため、微細コンタクトホールのドライエッチングのような高アスペクト比エッチング用の高密度プラズマ等は不要であり、比較的に低パワーのエッチング処理となる。このため、エッチバック処理における上部電極９の膜減りは（特に上部電極９が貴金属類で構成される場合）十分小さいもので、無視できる程度である。
その後、引き出し配線１２および金属配線１７を構成するＡｌ等の材料をスパッタ法等により堆積し、これをパターニングして、図７（ｄ）に示すように、抵抗変化素子１０の上部電極９に直接接する引き出し配線１２と、導電性ビア５０ｃに接続する金属配線１７とを同時に形成することにより、記憶装置２００の構成が得られる。
本実施の形態において、上部電極９は、例えば、Ａｕ、Ｐｔ、Ｉｒ、Ｐｄ、ＡｇおよびＣｕのうちの１つまたは複数の材料を用いて構成され、抵抗変化層８は、例えば、ＴａＯｘ（０＜ｘ＜２．５）とＴａＯｙ（ｘ＜ｙ）、ＨｆＯｘ（０＜ｘ＜２．０）とＨｆＯｙ（ｘ＜ｙ）、ＺｒＯｘ（０＜ｘ＜２．０）とＺｒＯｙ（ｘ＜ｙ）等の積層構造物により構成されるが、もちろん、これらに限定されるものではない。また、下部電極７、抵抗変化層８、および上部電極９の堆積方法はスパッタ法に限定されるものではなく、ＣＶＤ法やその他の方法を使用してもよい。
引き出し配線１２および金属配線１７には、Ａｌ等の導電性材料を使用することが可能である。また、引き出し配線１２および金属配線１７は、導電性を有する材料の積層構造であってもよい。特に、抵抗変化素子１０の上部電極９に直接接する部分に、Ｃｒ、Ｍｏ、Ｎｂ、Ｔａ、Ｗ、Ｔｉ、Ｖ、Ｚｒ、Ｈｆ等の遷移金属や、シリサイド、ナイトライド、炭化物、硼化物等の化合物のように、エレクトロマイグレーション耐性の高い材料を採用すれば、抵抗変化素子１０に十分大きな電流を流すことが可能となり、抵抗変化素子１０を構成する材料の選択の自由度、あるいは抵抗変化素子１０（および記憶装置２００）の動作設定値の自由度を大きくすることができる。さらに、上記のような遷移金属あるいはシリサイド、ナイトライド、炭化物、硼化物等の化合物で構成される層は、構成上、引き出し配線１２と第２絶縁層１６との間、および上部電極９と引き出し配線１２との間に設けられることになり、密着層としても機能するといった利点がある。
以上のように形成した本実施の形態に係る記憶装置２００は、マトリクス状に配置されたメモリセルアレイを構成する複数の１Ｔ１Ｒ型のメモリセルに用いることによって、上述した実施の形態１に係る不揮発性記憶装置５００と同様に、不揮発性記憶装置として構成することが可能であり、実施の形態１と同様の作用効果を奏する。
（実施の形態３）
［記憶装置の構成］
実施の形態３に係る記憶装置３００は、引き出し配線１２が抵抗変化素子１０の上部電極９に加えて抵抗変化層８にも接している点が実施の形態１に係る記憶装置１００と異なっており、その他の構成については実施の形態１に係る記憶装置１００と同様であるので説明を省略する。
図８は、実施の形態３に係る記憶装置３００の概略図であり、図８（ａ）は、記憶装置３００の構成を示す断面の模式図である。また、図８（ｂ）は図７（ａ）のＣ−Ｃ’線の断面を矢印方向に見た概略断面図である。図８（ａ）において、図１〜図３と同じ構成要素については同じ符号を用い、説明を省略する。
記憶装置３００は複数の１Ｔ１Ｒ型のメモリセルを備えている。詳細には、メモリセルは、図８（ａ）に示すように、半導体で構成される基板１上に作製したソース領域２、ドレイン領域３、ゲート酸化膜４上に形成されたゲート電極５で構成される選択トランジスタ６と、抵抗変化素子１０とが導電性ビア５０ａを介して直列に接続して形成されている。
抵抗変化素子１０は、電圧印加によって抵抗値が変化する抵抗変化層８を、下部電極７と上部電極９の間に挟持してなる構成であり、下部電極７とドレイン領域３とが導電性ビア５０ａを介して電気的に接続されている。また、ゲート電極５はワード線（図示せず）に接続されている。
また、抵抗変化素子１０の周囲には層間絶縁層１５が配置されている。抵抗変化素子１０の上部電極９の上部には、上部電極９を覆うように引き出し配線１２が配置されている。引き出し配線１２は、図８（ｂ）に示すように、複数のメモリセルに対して共通して設けられている。また、引き出し配線１２の底面のうち最下面は、上部電極９の下面よりも下になるように形成されている。つまり、引き出し配線１２は、上部電極９の全面を覆うとともに、上部電極９の側壁と抵抗変化層８の側壁の一部とを覆い、さらに、抵抗変化素子１０から所定の範囲内の層間絶縁層１５の上に形成されている。なお、引き出し配線１２は、上部電極９の上面全面を覆わなくても、上部電極９の一部を覆うとともに、上部電極９および抵抗変化層８の側壁の一部と、上部電極９から所定の範囲内の層間絶縁層１５の一部の上に形成されていてもよい。
さらに、引き出し配線１２および層間絶縁層１５の上には、ＳｉＯ２等で構成される第２絶縁層１６が配置されている。第２絶縁層１６の上には、金属配線１３が配置されている。金属配線１３は、複数のメモリセルに共通して設けられている。また、選択トランジスタ６のソース領域２は、導電性ビア５０ｂを介して、ソース線となる拡散層または金属配線１３に接続されている。メモリセルを構成する選択トランジスタ６のゲート電極５は、ワード線（図示せず）に接続され、抵抗変化素子１０の上部電極９あるいはトランジスタの拡散層１８のうちの１つ（例えば、ソース領域２）は、ビット線（図示せず）に接続される。なお、図４に示したように、ワード線とビット線は互いに交差するよう配置されている。メモリセルは、ワード線およびビット線の方向にアレイ状に複数個配置され、メモリセルアレイを構成している。
以上の構成とすることによって、引き出し配線１２を形成する工程、すなわち、上部電極９を露出させるエッチバック工程のエッチバックのマージンが大きくとれるという効果がある。
［記憶装置の製造方法］
本実施の形態３に係る記憶装置３００の製造方法が、実施の形態１に係る記憶装置１００の製造方法と異なる部分は、いわゆるエッチバック法により、層間絶縁層１５を表面から順次エッチングしていき、抵抗変化素子１０の上部電極９および抵抗変化層８の少なくとも一部が露出した時点でエッチバック処理を停止する工程を有することである。
図９は、実施の形態３に係る記憶装置を製造する方法の一例を示す工程図であり、抵抗変化素子の上部電極および抵抗変化層を露出する工程を示す図（エッチバック処理が終了した後の概略断面図）である。特に、抵抗変化層８をＴａＯｘ（０＜ｘ＜２．５）、ＨｆＯｘ（０＜ｘ＜２．０）とＨｆＯｙ、ＺｒＯｘ（０＜ｘ＜２．０）等の酸化物により構成した場合には、抵抗変化素子１０を被覆するように、ＳｉＯ２等で構成される層間絶縁層１５を堆積する工程（実施の形態１では、図２（ｃ）に相当）では、層間絶縁層１５と接する部分の抵抗変化層８はより強力に酸化され、結果的に高抵抗（絶縁体）化される。このため、その後のエッチバック工程で露出し、引き出し配線１２と接しても、接した部分から電流が流れることはない。引き出し配線１２から、あるいは引き出し配線１２へ電流が流れるのは、上部電極９を介してのみである。したがって、抵抗変化素子１０の電気的な特性としては実施の形態１の場合と基本的に同じになる。
一方、製造方法の観点から考えると、層間絶縁層１５のエッチバック工程においては、実施の形態１のように、抵抗変化素子１０の上部電極９のみを露出させる必要はなく、本実施の形態のように、抵抗変化層８まで露出させることになっても、電気特性上は変わらない。すなわち、実施の形態１のメモリセル（図１）と実施の形態３のメモリセル（図８）が同一のメモリセルアレイ内に混在しても構わない。このため、本実施の形態を採用すれば、エッチバック工程のマージンを大きくとることができるという利点がある。
以上のように形成した本実施の形態に係る記憶装置３００は、マトリクス状に配置されたメモリセルアレイを構成する複数の１Ｔ１Ｒ型のメモリセルとして用いることによって、上述した実施の形態１に係る記憶装置１００と同様に、不揮発性記憶装置５００として構成することが可能であり、実施の形態１と同様の作用効果を奏する。
（実施の形態１から実施の形態３の変形例）
上記の各実施の形態においては、抵抗変化層を構成する遷移金属酸化物層はタンタル酸化物の積層構造で構成されていたが、本発明の上述した作用効果は、タンタル酸化物の場合に限って発現されるものではなく、本発明はこれに限定されない。例えば、ハフニウム（Ｈｆ）酸化物の積層構造やジルコニウム（Ｚｒ）酸化物の積層構造などであってもよい。以下、抵抗変化層としてハフニウム酸化物およびジルコニウム酸化物を用いた例について説明する。
抵抗変化層として、ハフニウム酸化物の積層構造を採用する場合について説明する。抵抗変化層は、酸素濃度の低い第１のハフニウム酸化物層と酸素濃度の高い第２のハフニウム酸化物層とを有する構成とする。第１のハフニウム酸化物の組成をＨｆＯｘとし、第２のハフニウム酸化物の組成をＨｆＯｙとすると、ｘが０．９≦ｘ≦１．６程度、ｙが１．８＜ｙ程度で、第２のハフニウム酸化物の膜厚は３ｎｍ以上、４ｎｍ以下であることが好ましい。
ハフニウム酸化物の場合、抵抗変化層は以下のようにして形成する。まず、Ｈｆターゲットを用いて、アルゴンガスおよび酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、下部電極の上に第１のハフニウム酸化物層を形成する。第２のハフニウム酸化物層は、この第１のハフニウム酸化物層を形成後に、アルゴンガスと酸素ガスのプラズマに第１のハフニウム酸化物層の表面を暴露することにより形成される。第１のハフニウム酸化物層の酸素含有率は、上述したタンタル酸化物の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温としてもよい。
また、第２のハフニウム酸化物層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。第１のハフニウム酸化物層の組成をＨｆＯｘ、第２のハフニウム酸化物層の組成をＨｆＯｙと表した場合、ｘは０．９≦ｘ≦１．６、ｙは１．８＜ｙ、第２のハフニウム酸化物層の膜厚は３ｎｍ以上４ｎｍ以下の範囲とすることにより、安定した抵抗変化特性を実現できる。
また、抵抗変化層として、ジルコニウム酸化物の積層構造を採用する場合について説明する。抵抗変化層は、酸素濃度の低い第１のジルコニウム酸化物層と酸素濃度の高い第２のジルコニウム酸化物層とを有する構成とする。第１のジルコニウム酸化物の組成をＺｒＯｘとし、第２のジルコニウム酸化物の組成をＺｒＯｙとすると、ｘが０．９≦ｘ≦１．４程度、ｙが１．９＜ｙ程度で、第２のジルコニウム酸化物の膜厚は１ｎｍ以上、５ｎｍ以下であることが好ましい。
ジルコニウム酸化物の場合、抵抗変化層は以下のようにして形成する。まず、Ｚｒターゲットを用いて、アルゴンガスおよび酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、下部電極の上に第１のジルコニウム酸化物層を形成する。第２のジルコニウム酸化物層は、この第１のジルコニウム酸化物層を形成後に、アルゴンガスと酸素ガスのプラズマに第１のジルコニウム酸化物層の表面を暴露することにより形成される。第１のジルコニウム酸化物層の酸素含有率は、上述したタンタル酸化物の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温としてもよい。
また、第２のジルコニウム酸化物層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。第１のジルコニウム酸化物層の組成をＺｒＯｘ、第２のジルコニウム酸化物層の組成をＺｒＯｙと表した場合、ｘは０．９≦ｘ≦１．４、ｙは１．９＜ｙ、第２のジルコニウム酸化物層の膜厚は１ｎｍ以上５ｎｍ以下の範囲とすることにより、安定した抵抗変化特性を実現できる。
なお、本発明は上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
例えば、タンタル酸化物層に接する電極はＡｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）およびＲｈ（ロジウム）等、タンタルの標準電極電位より標準電極電位が高い材料のうちの１つまたは複数の材料を用いて構成され、タンタル酸化物層に接していない電極を構成する材料の標準電極電位より小さい材料（例えば、Ｗ、Ｎｉ、あるいはＴａＮ等）で構成されることが好ましい。このような構成とすることにより、抵抗変化層で抵抗変化動作を安定に起こすことができる。
また、記憶装置は、複数のメモリセルが複数層積層された構成であってもよい。
また、上部電極、下部電極の材料は、上記した実施の形態に示した材料に限らず、その他の材料を用いても構わない。
また、上記した実施の形態では、記憶装置のソース線はワード線と平行に配置されているが、ソース線はビット線と平行に配置してもよい。また、ソース線は、トランジスタに共通の電位を与える構成としているが、行選択回路や行ドライバと同様の構成のソース線選択回路、ソース線ドライバを有し、選択されたソース線と非選択のソース線を異なる電圧（極性も含む）で駆動する構成としてもよい。
また、本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。例えば、本発明に係る記憶装置を備えたＲｅＲＡＭ等の記憶システム（不揮発性記憶装置）も本発明に含まれる。
本発明に係る記憶装置は、抵抗変化素子の上部電極における、上部電極とこれに電気的に接続する配線との物理的な接続形状を良化し、かつ、上部電極膜厚のばらつきを低減することにより初期抵抗値のばらつきの少ない抵抗変化素子を有する記憶装置として有用である。
１ 基板
２ ソース領域
３ ドレイン領域
４ ゲート酸化膜
５ ゲート電極
６ 選択トランジスタ（トランジスタ）
７ 下部電極
８ 抵抗変化層
９ 上部電極
１０ 抵抗変化素子
１２ 引き出し配線
１３，１７ 金属配線
１４ 第１絶縁層
１５ 層間絶縁層
１６ 第２絶縁層
１８ 拡散層
５０ａ，５０ｂ，５０ｃ 導電性ビア
１００，２００，３００ 記憶装置
２０１ メモリ本体部
２０２ メモリセルアレイ
２０３ 列選択回路
２０４ センスアンプ
２０５ データ入出力回路
２０６ 書き込み回路
２０７ 行ドライバ
２０８ 行選択回路
２０９ アドレス入力回路
２１０ 制御回路
２１１ 書き込み用電源
２１２ ＬＲ化用電源
２１３ ＨＲ化用電源
５００ 不揮発性記憶装置
ＢＬ０，ＢＬ１，ＢＬ２ ビット線
Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４，Ｎ３１，Ｎ３２，Ｎ３３，Ｎ３４ トランジスタ
Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４，Ｍ３１，Ｍ３２，Ｍ３３，Ｍ３４ メモリセル
ＳＬ０，ＳＬ２ ソース線
Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ３１，Ｒ３２，Ｒ３３，Ｒ３４ 抵抗変化素子
ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３ ワード線

Claims (9)

  1. 複数のメモリセルと、
    前記複数のメモリセルに共通して設けられた引き出し配線とを備え、
    前記複数のメモリセルのそれぞれは、
    基板上に形成された複数のトランジスタと、
    下部電極と、貴金属を含む上部電極と、前記下部電極と前記上部電極との間に挟持された抵抗変化層と、を有する複数の抵抗変化素子とを備え、
    前記抵抗変化層の抵抗値は、前記トランジスタを介して前記下部電極と前記上部電極との間に印加される電気パルスにより可逆的に変化し、
    前記引き出し配線は、前記複数のメモリセルの前記上部電極に直接接し、前記引き出し配線の底面のうち最下面は、前記上部電極の上面よりも下で、かつ前記下部電極の上面よりも上になるように構成され、
    前記上部電極は、前記引き出し配線により完全に覆われている
    記憶装置。
  2. 前記抵抗変化層は、ＭＯｘ（但し、Ｍは遷移金属、Ｏは酸素）で表される組成を有する酸素不足型の第１の遷移金属酸化物を含む第１層と、前記第１層の上に形成されＭＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２の遷移金属酸化物を含む第２層とを含み、
    前記第２層は、前記上部電極と接している
    請求項１に記載の記憶装置。
  3. 前記抵抗変化層の側壁の少なくとも一部は、絶縁層で被覆されている
    請求項１または２に記載の記憶装置。
  4. 前記抵抗変化層はタンタル、ハフニウム、ジルコニウムのいずれかより選択される遷移金属の酸化物で構成されている
    請求項１〜３のいずれかに記載の記憶装置。
  5. 前記引き出し配線は、導電性を有する材料の積層構造物により構成され、かつ、前記上部電極に直接接する部分がクロム、モリブデン、ニオブ、タンタル、タングステン、チタン、バナジウム、ジルコニウム、ハフニウム、シリコン、窒素、炭素、硼素のうち、少なくとも１つを含む導電性材料で構成されている
    請求項１〜４のいずれかに記載の記憶装置。
  6. トランジスタと抵抗変化素子とを備えたメモリセルを複数備えた記憶装置の製造方法であって、
    基板上にトランジスタを形成する工程と、
    前記トランジスタに対応して、前記抵抗変化素子の下部電極を形成する工程と、
    前記下部電極上に抵抗変化層を形成する工程と、
    前記抵抗変化層上に、貴金属を含む上部電極を形成する工程と、
    前記抵抗変化素子を覆うように層間絶縁層を形成する工程と、
    前記上部電極の上面の少なくとも一部を露出させる工程と、
    前記複数のメモリセルに共通して設けられる引き出し配線を、前記上部電極に直接接し、前記引き出し配線の底面のうち最下面が、前記上部電極の上面よりも下で、かつ前記下部電極の上面よりも上になるように形成する工程とを含み、
    前記引き出し配線を形成する工程において、前記上部電極が前記引き出し配線により完全に覆われるように、前記引き出し配線を形成する
    記憶装置の製造方法。
  7. 前記抵抗変化層は、ＭＯｘ（但し、Ｍは遷移金属、Ｏは酸素）で表される組成を有する酸素不足型の第１の遷移金属酸化物を含む第１層を形成する工程と、
    前記第１層の上に、ＭＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２の遷移金属酸化物を含む第２層を形成する工程を含む
    請求項６に記載の記憶装置の製造方法。
  8. 前記上部電極の少なくとも一部を露出させる工程は、
    前記層間絶縁層を平坦化する工程を含み、
    前記層間絶縁層を平坦化した後、前記上部電極の少なくとも一部を前記層間絶縁層の表面に露出させる
    請求項６または７に記載の記憶装置の製造方法。
  9. 前記引き出し配線を形成する工程において、前記引き出し配線と他の配線とを同時に形成する
    請求項６〜８のいずれかに記載の記憶装置の製造方法。
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