JP2023062307A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】メモリの特性を変化させる際に半導体層が高温となることを抑制する。【解決手段】配線層３０は、メモリ４０と共に、層間絶縁膜５１、５２と、層間絶縁膜５１、５２上に形成された配線部６１、６２と、層間絶縁膜５１、５２内に形成されて配線部６１、６２と接続される複数のビア７１、７２、８１、８３と、を有する構成とする。複数のビア７１、７２、８１、８２は、メモリ４０と接続されるメモリ用ビア７１、７２と、メモリ用ビア７１、７２が配置された層間絶縁膜５１に形成された層間用ビア８１と、を有し、メモリ用ビア７１、７２は、メモリ用ビア７１、７２が配置された層間絶縁膜５１に形成された層間用ビア８１より、メモリ４０側に位置する端部の面積が大きくなるようにする。【選択図】図１

Description

本発明は、電流が流れることで特性が変化するメモリを備えた半導体装置およびその製造方法に関するものである。
従来より、電流が流れることで特性が変化するメモリを備えた半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、半導体素子が形成された半導体基板上に、メモリを有する配線層が形成されることで構成されている。
特開２０１２－１６４８３１号公報
ところで、本発明者らは、支持基板、埋込絶縁膜、半導体層が順に積層されたＳＯＩ（Silicon on Insulatorの略）基板を用い、半導体層を素子分離部によって複数の素子領域に分離すると共に半導体層上にメモリを含む配線層を形成した半導体装置を検討している。なお、各素子領域には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）等の半導体素子が適宜形成される。このような半導体装置では、各素子領域が埋込絶縁膜および素子分離部によって区画されるため、各素子領域の間でノイズが伝搬されることを抑制できる。
しかしながら、このようなＳＯＩ基板を用いた半導体装置では、メモリに電流を流してメモリの特性を変化させる際、埋込絶縁膜や素子分離部によってメモリに発生する熱の放出が遮られ、熱が半導体層にこもることで半導体層が高温になり易い。このため、ＳＯＩ基板を用いた半導体装置では、半導体層に形成された半導体素子の特性が劣化し易くなる可能性がある。
本発明は上記点に鑑み、メモリの特性を変化させる際に半導体層が高温となることを抑制できる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するための請求項１は、電流が流れることで特性が変化するメモリ（４０）を有する半導体装置であって、支持基板（１１）、埋込絶縁膜（１２）、半導体層（１３）が順に積層され、半導体層のうちの埋込絶縁膜側と反対側の面を一面（１０ａ）とし、半導体層に当該半導体層を複数の素子領域（１４）に素子分離する素子分離部（２０）が形成され、素子領域に半導体素子が形成された半導体基板（１０）と、半導体基板の一面上に形成され、メモリを有する配線層（３０）と、を備え、配線層は、メモリと共に、層間絶縁膜（５１～５３）と、層間絶縁膜上に形成された配線部（６１～６３）と、層間絶縁膜内に形成されて配線部と接続される複数のビア（７１～７３、８１～８３）と、を有し、複数のビアは、メモリと接続されるメモリ用ビア（７１～７３）と、メモリ用ビアが配置された層間絶縁膜に形成された層間用ビア（８１～８３）と、を有し、メモリ用ビアは、メモリ用ビアが配置された層間絶縁膜に形成された層間用ビアより、メモリ側に位置する端部の面積が大きくされている。
これによれば、メモリ用ビアは、メモリ用ビアが配置される層間絶縁膜に形成される層間用ビアよりも面積が大きくされている。このため、メモリ用ビアが層間用ビアと同じ形状とされている場合と比較して、メモリの熱をメモリ用ビアからも放出し易くなり、メモリの温度が高くなることを抑制できる。したがって、メモリの特性を変化させる際に半導体層の温度が高くなることを抑制できる。また、メモリ用ビアの面積を層間用ビアの面積よりも大きくなるようにすることにより、メモリ用ビアを流れる電流密度を小さくできる。したがって、メモリ用ビア自体の発熱温度も小さくできる。
請求項５は、請求項１に記載の半導体装置に関する製造方法であり、半導体基板を用意することと、半導体基板の一面上に、メモリを有する配線層を形成することと、を行い、配線層を形成することでは、メモリを形成することと、層間絶縁膜を形成することと、層間絶縁膜に対し、メモリ用ビアを構成するためのメモリ用コンタクトホール（７０１～７０３）および層間用ビアを構成するための層間用コンタクトホール（８０１～８０３）を形成することと、メモリ用コンタクトホールおよび層間用コンタクトホールに貫通電極（９０）を配置することによってメモリ用ビアおよび層間用ビアを形成することと、を行い、メモリ用コンタクトホールおよび層間用コンタクトホールを形成することでは、メモリ用ビアおよび層間用ビアを形成することの際、メモリ用ビアが、当該メモリ用ビアが配置された層間絶縁膜に形成された層間用ビアより、メモリ側に位置する端部の面積が大きくなるように、メモリ用コンタクトホールおよび層間用コンタクトホールを形成する。
これによれば、メモリ用ビアは、メモリ用ビアが配置される層間絶縁膜に形成される層間用ビアよりも面積が大きくされて形成される。このため、メモリ用ビアが層間用ビアと同じ形状とされている場合と比較して、メモリの熱をメモリ用ビアからも放出し易くなり、メモリの温度が高くなることを抑制できる。したがって、メモリの特性を変化させる際に半導体層の温度が高くなることを抑制した半導体装置が製造される。また、メモリ用ビアの面積を層間用ビアの面積よりも大きくなるようにしているため、メモリ用ビア自体の発熱温度も小さくした半導体装置を製造できる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の断面図である。 図１中のメモリとビアの形状を示す平面図である。 メモリの温度を示す図である。 第１実施形態における半導体装置の製造工程を示す断面図である。 図４Ａに続く半導体装置の製造工程を示す断面図である。 図４Ｂに続く半導体装置の製造工程を示す断面図である。 図４Ｃに続く半導体装置の製造工程を示す断面図である。 図４Ｄに続く半導体装置の製造工程を示す断面図である。 図４Ｅに続く半導体装置の製造工程を示す断面図である。 図４Ｆに続く半導体装置の製造工程を示す断面図である。 図４Ｇに続く半導体装置の製造工程を示す断面図である。 図４Ｈに続く半導体装置の製造工程を示す断面図である。 図４Ｉに続く半導体装置の製造工程を示す断面図である。 第１実施形態の変形例におけるメモリとビアの形状を示す平面図である。 第１実施形態の変形例におけるメモリとビアの形状を示す平面図である。 第１実施形態の変形例におけるメモリとビアの形状を示す平面図である。 第２実施形態における半導体装置の断面図である。 第２実施形態の変形例における半導体装置の断面図である。 第３実施形態における半導体装置の断面図である。 第３実施形態の変形例における半導体装置の断面図である。 第４実施形態における半導体装置の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、車両用の各種電子装置を駆動するための記憶部を構成するのに適用されると好適である。
本実施形態の半導体装置は、図１に示されるように、半導体基板１０と、配線層３０とを有する構成とされている。半導体基板１０は、支持基板１１上に埋込絶縁膜１２を介して半導体層１３が積層されたＳＯＩ基板で構成されている。なお、支持基板１１は、シリコン基板等で構成され、埋込絶縁膜１２は、酸化膜等で構成されている。半導体層１３は、所定の不純物濃度とされたｎ－型のシリコン基板等を用いて構成されている。以下では、半導体基板１０のうちの半導体層１３側の面を半導体基板１０の一面１０ａとして説明する。
半導体層１３は、素子分離部としてのトレンチ分離部２０によって複数の素子領域１４に素子分離されている。本実施形態のトレンチ分離部２０は、半導体基板１０の一面１０ａから埋込絶縁膜１２に達するように形成された溝部２１に、当該溝部２１を埋め込むように絶縁膜２２が配置されることで構成されている。なお、絶縁膜２２は、熱酸化、またはデポジションによる絶縁材料の埋め込みによって溝部２１に配置される。そして、素子領域１４には、詳細については特に図示しないが、ゲート電極等を有するＭＯＳＦＥＴ等の半導体素子が形成されている。
配線層３０は、半導体基板１０の一面１０ａ上に形成されている。本実施形態の配線層３０は、メモリ４０、第１、第２層間絶縁膜５１、５２、第１、第２配線部６１、６２、複数のビア７１、７２、８１、８２等を有する構成とされている。
メモリ４０は、電流が流れることで特性が変化する材料で構成されている。本実施形態のメモリ４０は、絶縁膜５０上に配置されたポリシリコンで構成される基部４１と、基部４１上に配置されるシリサイド層４２とが積層された配線部４３で構成されている。なお、絶縁膜５０は、例えば、ＳｉＯ２、ＳｉＯＮ、ＨｆＳｉＯＮ等で構成される。シリサイド層４２は、例えば、ＣｏＳｉ２、ＮｉＳｉ、ＷＳｉ２、ＮｉＰｔＳｉ、ＥｒＳｉ、ＴｉＳｉ等で構成される。
本実施形態のメモリ４０は、図２に示されるように、一方向に延設され、電流が流れることで主に特性が変化する主部４００を有する平面形状とされている。また、このメモリ４０は、主部４００の長手方向における一端部側に位置する第１コンタクト部４０１と、主部の長手方向における他端部側に位置する第２コンタクト部４０２とを有する平面形状とされている。なお、図１中のメモリ４０は、図２中のI－I線に沿った断面に相当している。以下、メモリ４０の長手方向をＸ軸方向とし、長手方向と交差する方向であって、半導体基板１０の面方向に沿った方向をＹ軸方向として説明する。
本実施形態の第１コンタクト部４０１および第２コンタクト部４０２は、Ｘ軸方向の長さが互いに同じとされている。そして、第１コンタクト部４０１および第２コンタクト部４０２は、Ｙ軸方向の長さが主部４００よりも長くされている。このため、メモリ４０は、平面略Ｉ字状とされているともいえる。
第１、第２層間絶縁膜５１、５２は、ＴＥＯＳ（Tetraethyl orthosilicateの略）膜、ＨＤＰ（High Density Plasmaの略）酸化膜、ＢＰＳＧ（Borophosphosilicate Glassの略）膜等で構成されている。第１、第２配線部６１、６２は、ＡｌやＡｌＳｉ等で構成されている。そして、第１、第２層間絶縁膜５１、５２および第１、第２配線部６１、６２は、順に積層されて配置されている。
具体的には、第１層間絶縁膜５１は、メモリ４０および絶縁膜５０を覆うように半導体基板１０の一面１０ａ上に形成され、第１配線部６１は、適宜パターニングされて第１層間絶縁膜５１上に配置されている。第２層間絶縁膜５２は、第１配線部６１を覆うように第１層間絶縁膜５１上に配置され、第２配線部６２は、適宜パターニングされて第２層間絶縁膜５２上に配置されている。
ビア７１、７２、８１、８２は、第１層間絶縁膜５１および第２層間絶縁膜５２にそれぞれ配置されている。具体的には、第１層間絶縁膜５１には、メモリ４０と第１配線部６１とを接続するように、第１メモリ用ビア７１および第２メモリ用ビア７２が形成されている。また、第１層間絶縁膜５１には、半導体素子と第１配線部６１とを接続するように、第１層間用ビア８１が形成されている。第２層間絶縁膜５２には、第１配線部６１と第２配線部６２とを接続するように、第２層間用ビア８２が配置されている。
なお、第１、第２メモリ用ビア７１、７２は、第１層間絶縁膜５１に形成された第１、第２メモリ用コンタクトホール７０１、７０２に貫通電極９０が配置されることで構成されている。第１層間用ビア８１は、第１層間絶縁膜５１に形成された第１層間用コンタクトホール８０１に貫通電極９０が配置されることで構成されている。第２層間用ビア８２は、第２層間絶縁膜５２に形成された第２層間用コンタクトホール８０２に貫通電極９０が配置されることで構成されている。特に限定されるものではないが、各貫通電極９０は、Ｗ、Ｃｕ、Ｔｉ、ＴｉＮ、ＡｌＣｕ等で構成されている。
ここで、第１層間絶縁膜５１に形成される第１、第２メモリ用ビア７１、７２および第１層間用ビア８１の構成について具体的に説明する。なお、本実施形態の半導体装置は、図２中の矢印Ａに示されるように、第１メモリ用ビア７１、メモリ４０、第２メモリ用ビア７２の順に電流が流れるように構成されている。
第１、第２メモリ用ビア７１、７２および第１層間用ビア８１は、本実施形態では、平面形状が略矩形状とされた四角柱状とされている。なお、図２中では、第１、第２メモリ用ビア７１、７２および第１層間用ビア８１を実線で示している。また、図２中では、第１、第２メモリ用ビア７１、７２および第１層間用ビア８１の形状を理解し易くするため、ｘ軸方向に沿った長さを誇張して図１よりも長く示してある。
本実施形態では、第１メモリ用ビア７１は、Ｘ軸方向およびＹ軸方向における中心が第１コンタクト部４０１のＸ軸方向およびＹ軸方向における中心と一致するように形成されている。同様に、第２メモリ用ビア７２は、Ｘ軸方向およびＹ軸方向における中心が第２コンタクト部４０２のＸ軸方向およびＹ軸方向における中心と一致するように形成されている。
そして、第１、第２メモリ用ビア７１、７２は、第１層間用ビア８１よりも、メモリ４０側に位置する端部の面積が大きくされている。なお、第１層間用ビア８１におけるメモリ４０側に位置する端部とは、本実施形態では半導体基板１０側の端部のことである。言い換えると、本実施形態における第１、第２メモリ用ビア７１、７２および第１層間用ビア８１におけるメモリ４０側に位置する端部とは、第１配線部６１と反対側の端部のことである。以下では、第１、第２メモリ用ビア７１、７２におけるメモリ４０側に位置する端部の面積を、単に第１、第２メモリ用ビア７１、７２の面積ともいう。また、以下では、第１層間用ビア８１におけるメモリ４０側に位置する端部の面積を、単に第１層間用ビア８１の面積ともいう。
また、第１、第２メモリ用ビア７１、７２は、電流の流れ方向における上流側に位置する第１メモリ用ビア７１の面積が、電流の流れ方向における下流側に位置する第２メモリ用ビア７２の面積よりも大きくされている。
本実施形態では、第１、第２メモリ用ビア７１、７２および第１層間用ビア８１は、Ｘ軸方向の長さが互いに同じとされている。そして、第１メモリ用ビア７１、第２メモリ用ビア７２、第１層間用ビア８１は、Ｙ軸方向の長さが、第１層間用ビア８１、第２メモリ用ビア７２、第１メモリ用ビア７１の順に長くされることにより、上記形状とされている。また、第１、第２メモリ用ビア７１、７２は、Ｘ軸方向の長さが同じとされ、かつＸ軸方向の長さよりＹ軸方向の長さが長くされた平面矩形状とされている。
以上が本実施形態における半導体装置の構成である。次に、このような半導体装置の作動および効果について説明する。
このような半導体装置では、素子領域１４に形成されている半導体素子や配線層３０を用いて適宜回路が構成される。この際、各素子領域１４が素子分離されているため、各素子領域１４の間でノイズが伝搬することが抑制される。
また、このような半導体装置では、メモリ４０を構成する配線部４３に所定の電流を流すことでメモリ４０の特性を変化させる。なお、ここでの特性を変化させるとは、メモリ４０に電流を流すことによって抵抗値を変化させたり、電流を流すことによってメモリ４０の主部４００を溶断させることで抵抗値を変化させることである。特に限定されるものではないが、メモリ４０の特性を変化させる場合には、例えば、１～３０ｍＡの電流を流すことでメモリ４０の特性を変化させる。
この際、特性を変化させるための電流をメモリ４０に流すことでメモリ４０が発熱する。そして、本実施形態のように半導体基板１０がＳＯＩ基板で構成されていると共に半導体層１３がトレンチ分離部２０で素子分離されている場合、埋込絶縁膜１２やトレンチ分離部２０によって半導体層１３に熱がこもり易い。このため、半導体層１３に形成される半導体素子の特性が劣化することが懸念される。
このため、本実施形態では、第１、第２メモリ用ビア７１、７２の面積が第１層間用ビア８１の面積よりも大きくなるようにしている。これにより、第１、第２メモリ用ビア７１、７２が第１層間用ビア８１と同じ形状とされている場合と比較して、メモリ４０の熱が第１、第２メモリ用ビア７１、７２からも放出され易くなり、メモリ４０の温度が高くなることを抑制できる。したがって、メモリ４０の特性を変化させる際に半導体層１３の温度が高くなることを抑制でき、半導体素子の特性が劣化することを抑制できる。この場合、本実施形態では、第１、第２メモリ用ビア７１、７２がメモリ４０を挟んで半導体層１３と反対側に配置されており、半導体層１３側に熱が伝達されることをさらに抑制できる。また、第１、第２メモリ用ビア７１、７２の面積を第１層間用ビア８１の面積よりも大きくしているため、第１、第２メモリ用ビア７１、７２が第１層間用ビア８１と同じ形状とされている場合と比較して、第１、第２メモリ用ビア７１、７２を流れる電流密度を小さくできる。したがって、第１、第２メモリ用ビア７１、７２自体の発熱温度も小さくできる。
そして、本発明者らがメモリ４０の温度について検討したところ、図３に示される結果が得られた。なお、図３は、図２中のメモリ４０におけるＸ軸方向に沿った温度分布を示している。図３に示されるように、第１メモリ用ビア７１および第２メモリ用ビア７２の面積が同じとされている場合、メモリ４０は、第１コンタクト部４０１側の方の温度が高くなり易い。つまり、メモリ４０は、電流の流れ方向における上流側の温度が高くなり易い。このため、本実施形態では、第１メモリ用ビア７１の面積を第２メモリ用ビア７２の面積より大きくしている。これにより、メモリ４０が高温となる部分が面積の大きいビアと接続されるため、さらにメモリ４０の温度が高くなることを抑制できる。なお、図３中の第１、第２コンタクト部中心は、Ｘ軸方向における第１、第２メモリ用ビア７１、７２の中心と一致している。
また、本実施形態では、第１、第２メモリ用ビア７１、７２は、Ｘ軸方向の長さよりもＹ軸方向の長さを長くすることによって第１層間用ビア８１よりも面積が大きくなるようにしている。つまり、第１、第２メモリ用ビア７１、７２は、メモリ４０の電流の流れ方向と交差する方向の長さが長くされている。このため、第１、第２メモリ用ビア７１、７２のＸ軸方向の長さを長くする場合と比較して、メモリ４０と第１、第２メモリ用ビア７１、７２との間で電流が集中することを抑制でき、さらにメモリ４０の発熱を抑制できる。
次に、上記半導体装置の製造方法について、図４Ａ～図４Ｊを参照しつつ説明する。
まず、図４Ａに示されるように、半導体層１３にトレンチ分離部２０が形成されて素子領域１４が区画されていると共に素子領域１４に図示しない半導体素子が形成された半導体基板１０を用意する。
次に、図４Ｂに示されるように、熱酸化、ＣＶＤ（Chemical Vapor Depositionの略）法、ＡＬＤ（Atomic Layer Depositionの略）法、スパッタ法等により、半導体基板１０の一面１０ａ上に絶縁膜５０を形成する。なお、絶縁膜５０を形成する際には、絶縁膜５０に窒素を含有させる処理を行ってもよい。
続いて、図４Ｃに示されるように、ＣＶＤ法等により、絶縁膜５０上に基部４１を構成する構成膜４１ａとしてのポリシリコンを成膜する。続いて、図４Ｄに示されるように、図示しないマスクを配置してエッチング等を行い、構成膜４１ａをパターニングして基部４１を構成する。なお、この工程では、メモリ４０を構成した際にメモリ４０が上記の略Ｉ字状となるように基部４１をパターニングする。また、この工程では、絶縁膜５０のうちのマスクが配置されていない部分も同時に除去される。このため、絶縁膜５０は、基部４１の下方にのみ配置された状態となる。
続いて、図４Ｅに示されるように、基部４１に金属材料を反応させてシリサイド層４２を形成する。これにより、基部４１上にシリサイド層４２が積層された配線部４３で構成されるメモリ４０が形成される。
次に、図４Ｆに示されるように、ＣＶＤ法等を行い、メモリ４０を覆うように第１層間絶縁膜５１を形成する。その後、図４Ｇに示されるように、第１層間絶縁膜５１上に図示しないマスクを配置してドライエッチング等を行い、第１メモリ用コンタクトホール７０１、第２メモリ用コンタクトホール７０２、第１層間用コンタクトホール８０１を形成する。
この際、第１メモリ用コンタクトホール７０１、第２メモリ用コンタクトホール７０２、第１層間用コンタクトホール８０１は、第１メモリ用ビア７１、第２メモリ用ビア７２、第１層間用ビア８１が上記関係を満たすように形成される。具体的には、第１、第２メモリ用コンタクトホール７０１、７０２は、第１層間用コンタクトホール８０１よりも開口面積が大きくなるように形成される。また、第１メモリ用コンタクトホール７０１は、第２メモリ用コンタクトホール７０２よりも開口面積が大きくなるように形成される。そして、本実施形態では、第１メモリ用コンタクトホール７０１、第２メモリ用コンタクトホール７０２、第１層間用コンタクトホール８０１は、開口部が略矩形状となるように形成される。また、第１メモリ用コンタクトホール７０１、第２メモリ用コンタクトホール７０２、第１層間用コンタクトホール８０１は、Ｙ軸方向の長さが、第１層間用コンタクトホール８０１、第２メモリ用コンタクトホール７０２、第１メモリ用コンタクトホール７０１の順に長くなるように形成される。さらに、第１メモリ用コンタクトホール７０１、第２メモリ用コンタクトホール７０２、第１層間用コンタクトホール８０１は、Ｘ軸方向の長さが互いに同じとなるように形成される。
続いて、図４Ｈに示されるように、ＣＶＤ法等により、各コンタクトホール７０１、７０２、８０１に貫通電極９０を埋め込む。この際、本実施形態では、各コンタクトホール７０１、７０２、８０１のＸ軸方向の長さが同じとされている。このため、各コンタクトホール７０１、７０２、８０１のＸ軸方向の長さおよびＹ軸方向の長さがそれぞれ異なっている場合と比較して、貫通電極９０の埋込性の違いを小さくできる。
その後、図４Ｉに示されるように、ＣＶＤ法等を行い、第１層間絶縁膜５１上に金属膜を成膜する。そして、金属膜上に図示しないマスクを配置してドライエッチング等を行い、金属膜をパターニングして第１配線部６１を構成する。
その後は、図４Ｊに示されるように、図４Ｆ～図４Ｉと同様の工程を行って第２層間絶縁膜５２、第２配線部６２、第２層間用ビア８２を形成することにより、上記半導体装置が製造される。
以上説明した本実施形態によれば、第１、第２メモリ用ビア７１、７２は、第１層間用ビア８１よりも面積が大きくされている。このため、第１、第２メモリ用ビア７１、７２が第１層間用ビア８１と同じ形状とされている場合と比較して、メモリ４０の熱が第１、第２メモリ用ビア７１、７２からも放出され易くなり、メモリ４０の温度が高くなることを抑制できる。したがって、メモリ４０の特性を変化させる際に半導体層１３の温度が高くなることを抑制でき、半導体素子の特性が劣化することを抑制できる。また、第１、第２メモリ用ビア７１、７２の面積を第１層間用ビア８１の面積よりも大きくなるようにすることにより、第１、第２メモリ用ビア７１、７２を流れる電流密度を小さくできる。したがって、第１、第２メモリ用ビア７１、７２自体の発熱温度も小さくできる。
（１）本実施形態では、メモリ４０は、配線部４３で構成されている。このため、メモリ４０の形状を変更し易く、設計の自由度の向上を図ることができる。
（２）本実施形態では、第１メモリ用ビア７１および第２メモリ用ビア７２がメモリ４０を挟んで半導体層１３と反対側に形成されている。このため、メモリ４０の熱を半導体層１３と反対側に放出し易くなり、さらに半導体層１３の温度が高くなることを抑制できる。
（３）本実施形態では、第１メモリ用ビア７１の面積を第２メモリ用ビア７２の面積より大きくしている。これによれば、メモリ４０が高温となる部分が面積の大きいビアと接続されるため、さらにメモリ４０の温度が高くなることを抑制できる。
（４）本実施形態では、第１、第２メモリ用ビア７１、７２および第１層間用ビア８１は、Ｘ軸方向の長さが同じとされ、Ｙ軸方向の長さが異なることで面積が異なるようにしている。このため、各コンタクトホール７０１、７０２、８０１に貫通電極９０を埋め込む際、埋込性の違いを小さくできる。また、第１、第２メモリ用ビア７１、７２および第１層間用ビア８１（すなわち、第１、第２メモリ用コンタクトホール７０１、７０２および第１層間用コンタクトホール８０１）が平面矩形状とされているため、貫通電極９０を埋め込み易くできる。
（５）本実施形態では、第１、第２メモリ用ビア７１、７２は、Ｘ軸方向の長さよりもＹ軸方向の長さを長くすることによって第１層間用ビア８１よりも面積が大きくなるようにしている。つまり、第１、第２メモリ用ビア７１、７２は、メモリ４０の電流の流れ方向と交差する方向の長さが長くされている。このため、第１、第２メモリ用ビア７１、７２のＸ軸方向の長さを長くする場合と比較して、メモリ４０と第１、第２メモリ用ビア７１、７２との間で電流が集中することを抑制でき、さらにメモリ４０の発熱を抑制できる。
（第１実施形態の変形例）
上記第１実施形態の変形例について説明する。上記第１実施形態において、図５Ａに示されるように、第２メモリ用ビア７２は、複数形成されていてもよい。これによれば、第２メモリ用ビア７２の一部が断線等した場合であっても、全体の接続は残りの第２メモリ用ビア７２で確保でき、信頼性の向上を図ることができる。
また、図５Ｂに示されるように、第１、第２メモリ用ビア７１、７２が第１層間用ビア８１より面積が大きくされるのであれば、第１メモリ用ビア７１と第２メモリ用ビア７２との面積が同じとされていてもよい。
さらに、図５Ｃに示されるように、第１、第２メモリ用ビア７１、７２は、平面形状が楕円形状や円形状等とされていてもよい。また、特に図示しないが、第１、第２メモリ用ビア７１、７２は、平面形状が矩形以外の多角形状とされていてもよい。但し、このような構成とする場合においても、第１、第２メモリ用ビア７１、７２は、Ｘ軸方向の長さが同じとされ、Ｙ軸方向の長さが異なることで面積が異なるようにすることが好ましい。また、第１層間用ビア８１は、第１、第２メモリ用ビア７１、７２と異なる形状とされていてもよいし、同様の形状とされていてもよい。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、メモリ４０の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態の半導体装置は、図６に示されるように、第１～第３層間絶縁膜５１～５３と、第１～第３配線部６１～６３とが順に積層されて配線層３０が構成されている。なお、第３層間絶縁膜５３は、第２配線部６２を覆うように第２層間絶縁膜５２上に形成され、第３配線部６３は、適宜パターニングされて第３層間絶縁膜５３上に配置されている。
そして、本実施形態では、第２層間絶縁膜５２に形成されたメモリ構成ビア９１によってメモリ４０が構成されている。なお、メモリ構成ビア９１は、メモリ構成用コンタクトホール９０１に貫通電極９０が埋め込まれることで構成されている。
第１層間絶縁膜５１には、第１層間用ビア８１と、メモリ構成ビア９１と第１配線部６１を介して接続される第２メモリ用ビア７２が形成されている。第３層間絶縁膜５３には、第２配線部６２と第３配線部６３とを接続する第３層間用ビア８３と、メモリ構成ビア９１と第２配線部６２を介して接続される第１メモリ用ビア７１が形成されている。なお、本実施形態では、図６中の矢印Ａで示されるように、第１メモリ用ビア７１、メモリ構成ビア９１、第２メモリ用ビア７２の順に電流が流れるように構成されている。また、第３層間用ビア８３は、第３層間用コンタクトホール８０３に貫通電極９０が埋め込まれることで構成されている。
そして、第２メモリ用ビア７２は、同じ第１層間絶縁膜５１に形成される第１層間用ビア８１よりも面積が大きくされている。第１メモリ用ビア７１は、同じ第３層間絶縁膜５３に形成される第３層間用ビア８３よりも面積が大きくされている。また、本実施形態では、第１メモリ用ビア７１は、第２メモリ用ビア７２よりも面積が大きくされている。
なお、本実施形態における第１メモリ用ビア７１および第３層間用ビア８３におけるメモリ４０側に位置する端部の面積とは、第２配線部６２側の端部の面積となる。また、本実施形態における第２メモリ用ビア７２および第１層間用ビア８１におけるメモリ４０側に位置する端部の面積とは、第１配線部６１側の端部の面積となる。さらに、本実施形態では、第１、第２メモリ用ビア７１、７２は、Ｘ軸方向の長さおよびＹ軸方向の長さが第１、第３層間用ビア８１、８３よりも長くされることで面積が大きくされている。しかしながら、第１、第２メモリ用ビア７１、７２は、上記第１実施形態と同様に、Ｘ軸方向の長さが第１、第３層間用ビア８１、８３と同じとされ、Ｙ軸方向の長さが第１、第３層間用ビア８１、８３より長くされることで面積が大きくされていてもよい。
このような半導体装置では、メモリ４０を構成するメモリ構成ビア９１に電流が流れることでメモリ４０の特性を変化させる。そして、メモリ４０に電流が流れることでメモリ４０が発熱する。この場合、本実施形態では、第１メモリ用ビア７１は、第３層間用ビア８３よりも面積が大きくされており、第２メモリ用ビア７２は、第１層間用ビア８１よりも面積が大きくされている。このため、メモリ４０の温度が高くなることを抑制でき、半導体層１３の温度が高くなることを抑制できる。
以上説明した本実施形態によれば、第１、第２メモリ用ビア７１、７２が同じ層間絶縁膜５１、５３に形成される第１、第３層間用ビア８１、８３よりも面積が大きくされているため、上記第１実施形態と同様の効果を得ることができる。
（第２実施形態の変形例）
上記第２実施形態の変形例について説明する。上記第２実施形態において、図７に示されるように、第１メモリ用ビア７１と第２メモリ用ビア７２とは、面積が同じとなるように形成されていてもよい。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対し、メモリ４０の構成を変更したものである。その他に関しては、第２実施形態と同様であるため、ここでは説明を省略する。
本実施形態の半導体装置は、図８に示されるように、上記第２実施形態と同様に、第１～第３層間絶縁膜５１～５３と、第１～第３配線部６１～６３とが順に積層されて配線層３０が構成されている。そして、本実施形態では、第２層間絶縁膜５２上に形成されたメモリ構成絶縁膜９２によってメモリ４０が構成されている。なお、メモリ構成絶縁膜９２は、酸化膜等で構成される。
第２層間絶縁膜５２には、第２層間用ビア８２、およびメモリ構成絶縁膜９２と第１配線部６１とを接続する第２メモリ用ビア７２が形成されている。第３層間絶縁膜５３には、第３層間用ビア８３、およびメモリ構成絶縁膜９２と第３配線部６３とを接続する第１メモリ用ビア７１が形成されている。なお、本実施形態では、図８中の矢印Ａで示されるように、第１メモリ用ビア７１、メモリ構成絶縁膜９２、第２メモリ用ビア７２の順に電流が流れるように構成されている。
そして、上記第２実施形態と同様に、第２メモリ用ビア７２は、同じ第２層間絶縁膜５２に形成される第２層間用ビア８２よりも面積が大きくされている。第１メモリ用ビア７１は、同じ第３層間絶縁膜５３に形成される第３層間用ビア８３よりも面積が大きくされている。また、本実施形態では、第１メモリ用ビア７１は、第２メモリ用ビア７２よりも面積が大きくされている。
なお、本実施形態における第２メモリ用ビア７２および第２層間用ビア８２におけるメモリ４０側に位置する端部の面積とは、第２配線部６２側の端部の面積となる。また、本実施形態の第１、第２メモリ用ビア７１、７２は、上記第２実施形態と同様に、Ｘ軸方向の長さおよびＹ軸方向の長さが第２、第３層間用ビア８２、８３よりも長くされることで面積が大きくされている。しかしながら、第１、第２メモリ用ビア７１、７２は、Ｘ軸方向の長さが第２、第３層間用ビア８２、８３と同じとされ、Ｙ軸方向の長さが第２、第３層間用ビア８２、８３より長くされることで面積が大きくされていてもよい。
このような半導体装置では、メモリ４０を構成するメモリ構成絶縁膜９２に電流が流れることでメモリ４０の特性を変化させる。そして、メモリ４０に電流が流れることでメモリ４０が発熱する。この場合、本実施形態では、第１メモリ用ビア７１は、第３層間用ビア８３よりも面積が大きくされており、第２メモリ用ビア７２は、第２層間用ビア８２よりも面積が大きくされている。このため、メモリ４０の温度が高くなることを抑制でき、半導体層１３の温度が高くなることを抑制できる。
以上説明した本実施形態によれば、第１、第２メモリ用ビア７１、７２が同じ層間絶縁膜５２、５３に形成される第２、第３層間用ビア８２、８３よりも面積が大きくされているため、上記第１実施形態と同様の効果を得ることができる。
（第３実施形態の変形例）
上記第３実施形態の変形例について説明する。上記第３実施形態において、図９に示されるように、第１メモリ用ビア７１と第２メモリ用ビア７２とは、面積が同じとなるように形成されていてもよい。
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対し、メモリ４０の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態の半導体装置では、図１０に示されるように、半導体基板１０の一面１０ａに、ゲート絶縁膜９３上にゲート電極９４が積層されたゲート構造９５が配置されている。なお、ゲート絶縁膜９３およびゲート電極９４は、半導体層１３に形成されているＭＯＳＦＥＴ等の半導体素子を構成するものである。そして、本実施形態では、ゲート構造９５によってメモリ４０が構成されている。
第１層間絶縁膜５１には、第１層間用ビア８１、およびゲート構造９５と第１配線部６１とを接続するメモリ用ビア７３が形成されている。本実施形態のメモリ用ビア７３は、第１層間絶縁膜５１に形成されてゲート構造９５を露出させるメモリ用コンタクトホール７０３に貫通電極９０が埋め込まれることで構成されている。そして、メモリ用ビア７３は、第１層間用ビア８１よりも面積が大きくされている。
なお、本実施形態では、メモリ用ビア７３は、Ｘ軸方向およびＹ軸方向の長さが第１層間用ビア８１よりも長くされることで面積が大きくされている。しかしながら、上記第１実施形態と同様に、メモリ用ビア７３は、Ｘ軸方向の長さが第１層間用ビア８１と同じとされ、Ｙ軸方向の長さが第１層間用ビア８１と同じとされることで面積が大きくされていてもよい。
このような半導体装置では、メモリ４０を構成するゲート構造９５に電流が流れることでメモリ４０の特性を変化させる。具体的には、ゲート絶縁膜９３の破壊の有無によってメモリ４０の特性を変化させる。そして、メモリ４０に電流が流れることでメモリ４０が発熱する。この場合、本実施形態では、メモリ用ビア７３は、第１層間用ビア８１よりも面積が大きくされている。このため、メモリ４０の温度が高くなることを抑制でき、半導体層１３の温度が高くなることを抑制できる。
以上説明した本実施形態によれば、メモリ用ビア７３が同じ層間絶縁膜５１に形成される第１層間用ビア８１よりも面積が大きくされているため、上記第１実施形態と同様の効果を得ることができる。
（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
例えば、上記各実施形態において、メモリ４０における基部４１は、アモルファスシリコン等で構成されていてもよい。また、メモリ４０は、シリサイド層４２の代わりに、金属層等が積層されて配置されていてもよい。さらに、メモリ４０は、シリサイド層４２や金属層を備えない構成とされていてもよい。
また、上記各実施形態において、配線層３０を構成する層間絶縁膜や配線部の層数は適宜変更可能である。
そして、上記第１実施形態において、メモリ４０の平面形状は適宜変更可能であり、平面略Ｉ字状とされていなくてもよい。
さらに、上記第１実施形態において、第１、第２メモリ用ビア７１、７２が第１層間用ビア８１よりも面積が大きくなるのであれば、第２メモリ用ビア７２が第１メモリ用ビア７１より面積が大きくされていてもよい。また、第１、第２メモリ用ビア７１、７２は、Ｘ軸方向の長さが異なることで面積が異なるように形成されていてもよい。
１０ 半導体基板
１１ 支持基板
１２ 埋込絶縁膜
１３ 半導体層
２０ トレンチ分離部（素子分離部）
３０ 配線層
５１～５３ 層間絶縁膜
６１～６３ 配線部
７１～７３ メモリ用ビア
８１～８３ 層間用ビア

Claims (6)

  1. 電流が流れることで特性が変化するメモリ（４０）を有する半導体装置であって、
    支持基板（１１）、埋込絶縁膜（１２）、半導体層（１３）が順に積層され、前記半導体層のうちの前記埋込絶縁膜側と反対側の面を一面（１０ａ）とし、前記半導体層に当該半導体層を複数の素子領域（１４）に素子分離する素子分離部（２０）が形成され、前記素子領域に半導体素子が形成された半導体基板（１０）と、
    前記半導体基板の一面上に形成され、前記メモリを有する配線層（３０）と、を備え、
    前記配線層は、前記メモリと共に、層間絶縁膜（５１～５３）と、前記層間絶縁膜上に形成された配線部（６１～６３）と、前記層間絶縁膜内に形成されて前記配線部と接続される複数のビア（７１～７３、８１～８３）と、を有し、
    前記複数のビアは、前記メモリと接続されるメモリ用ビア（７１～７３）と、前記メモリ用ビアが配置された前記層間絶縁膜に形成された層間用ビア（８１～８３）と、を有し、
    前記メモリ用ビアは、前記メモリ用ビアが配置された前記層間絶縁膜に形成された前記層間用ビアより、前記メモリ側に位置する端部の面積が大きくされている半導体装置。
  2. 前記メモリは、前記半導体基板の一面における一方向を長手方向として延設され、電流が流れることで特性が変化する主部（４００）を有する配線部（４３）で構成されている請求項１に記載の半導体装置。
  3. 前記メモリ用ビアは、前記メモリを覆う前記層間絶縁膜に形成され、前記メモリを挟んで前記半導体基板側と反対側に配置されており、前記メモリを流れる電流の流れ方向における上流側の部分と接続される第１メモリ用ビア（７１）と、前記電流の流れ方向における下流側の部分と接続される第２メモリ用ビア（７２）とを有し、
    前記第１メモリ用ビアは、前記第２メモリ用ビアより、前記メモリ側に位置する端部の面積が大きくされている請求項２に記載の半導体装置。
  4. 前記メモリ用ビアおよび前記層間用ビアは、前記メモリ側に位置する端部において、前記長手方向に沿った長さが同じとされ、前記長手方向と交差する方向であって、前記半導体基板の面方向に沿った長さが異なることによって前記メモリ用ビアが前記層間用ビアより前記面積が大きくされている請求項３に記載の半導体装置。
  5. 支持基板（１１）、埋込絶縁膜（１２）、半導体層（１３）が順に積層され、前記半導体層のうちの前記埋込絶縁膜側と反対側の面を一面（１０ａ）とし、前記半導体層に当該半導体層を複数の素子領域（１４）に素子分離する素子分離部（２０）が形成され、素子領域に半導体素子が形成された半導体基板（１０）と、
    前記半導体基板の一面上に形成され、電流が流れることで特性が変化するメモリ（４０）を有する配線層（３０）と、を備え、
    前記配線層は、前記メモリと、層間絶縁膜（５１～５３）と、前記層間絶縁膜上に形成された配線部（６１～６３）と、前記層間絶縁膜内に形成されて前記配線部と接続される複数のビア（７１～７３、８１～８３）と、を有し、
    前記複数のビアは、前記メモリと接続されるメモリ用ビア（７１～７３）と、前記メモリ用ビアが配置された前記層間絶縁膜に形成された層間用ビア（８１～８３）と、を有し、
    前記メモリ用ビアは、前記メモリ用ビアが配置された前記層間絶縁膜に形成された前記層間用ビアより、前記メモリ側に位置する端部の面積が大きくされている半導体装置の製造方法であって、
    前記半導体基板を用意することと、
    前記半導体基板の一面上に、前記メモリを有する前記配線層を形成することと、を行い、
    前記配線層を形成することでは、前記メモリを形成することと、前記層間絶縁膜を形成することと、前記層間絶縁膜に対し、前記メモリ用ビアを構成するためのメモリ用コンタクトホール（７０１～７０３）および前記層間用ビアを構成するための層間用コンタクトホール（８０１～８０３）を形成することと、前記メモリ用コンタクトホールおよび前記層間用コンタクトホールに貫通電極（９０）を配置することによって前記メモリ用ビアおよび前記層間用ビアを形成することと、を行い、
    前記メモリ用コンタクトホールおよび前記層間用コンタクトホールを形成することでは、前記メモリ用ビアおよび前記層間用ビアを形成することの際、前記メモリ用ビアが、当該メモリ用ビアが配置された前記層間絶縁膜に形成された前記層間用ビアより、前記メモリ側に位置する端部の面積が大きくなるように、前記メモリ用コンタクトホールおよび前記層間用コンタクトホールを形成する半導体装置の製造方法。
  6. 前記メモリを形成することでは、前記半導体基板の一面における一方向を長手方向として延設され、電流が流れることで特性が変化する主部（４００）を有する配線部（４３）を形成することを行い、
    前記メモリ用コンタクトホールおよび前記層間用コンタクトホールを形成することでは、前記長手方向に沿った長さが同じとされ、前記長手方向と交差する方向であって、前記半導体基板の面方向に沿った長さが異なる前記メモリ用コンタクトホールおよび前記層間用コンタクトホールを形成する請求項５に記載の半導体装置の製造方法。
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