CN110114867A - 形成三维集成布线结构的方法及其半导体结构 - Google Patents

Abstract

本公开披露了用于形成3D集成布线结构的方法和结构的实施例。该方法可以包括在第一衬底中形成电介质层；在第一衬底的正面上形成具有第一导电接触的半导体结构；以及在第一衬底的背面形成第二导电接触，其中第二导电接触延伸穿过所述电介质层的背面并连接到所述第一导电接触的第二端。3D集成布线结构可包括具有正面和背面的第一衬底；第一衬底中的电介质层；半导体结构，位于第一衬底的正面上，具有第一导电接触；以及在第一衬底的背面上的第二导电接触，第二导电接触延伸穿过电介质层的背面并连接到第一导电接触的第二端。

Description

形成三维集成布线结构的方法及其半导体结构

相关申请的交叉引用

本申请要求享有于2017年8月31日提交的中国专利申请第201710774763.5号的优先权，其全部内容通过引用的方式并入本文中。

技术领域

本公开内容的实施例涉及半导体制造技术的领域，尤其涉及用于形成3D集成布线结构(例如，存储结构)的方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺，可以将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。

3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制进出存储阵列的信号的周边组件。

发明内容

本公开披露了形成3D集成布线结构的方法及其半导体结构的实施例。

首先接露的是一种形成3D集成布线结构的方法，包括：在第一衬底中形成电介质层；在第一衬底的正面上形成具有第一导电接触的半导体结构；在所述第一衬底的背面形成第二导电接触，其中所述第二导电接触延伸穿过所述电介质层的背面并连接到所述第一导电接触的第二端。在一些实施例中，半导体结构包括电介质层上方的第一导电层和第一导电接触。在一些实施例中，第一导电接触的第一端连接到第一导电层，以及第一导电接触的第二端延伸穿过所述电介质层的正面。

在一些实施例中，所述电介质层的背面位于所述第一衬底的正面和背面之间，以及所述电介质层的正面与所述第一衬底的正面相对于所述第一衬底的背面位于相同高度。

在一些实施例中，所述电介质层的背面位于所述第一衬底的正面和背面之间，以及所述电介质层的正面相对于所述第一衬底的背面高于所述第一衬底的正面。

在一些实施例中，所述电介质层的背面与所述第一衬底的正面高度相同，以及所述电介质层的正面相对于所述第一衬底的背面高于所述第一衬底的正面。

在一些实施例中，所述第一导电接触的第二端形成在与所述电介质层的正面相同的高度处。

在一些实施例中，所述第一导电接触的第二端形成在所述电介质层的正面和背面之间。

在一些实施例中，所述第一导电接触的第二端形成在与所述电介质层的背面相同的高度处。

在一些实施例中，所述方法还包括：在所述第二导电接触的侧壁和所述第一衬底之间设置绝缘层。

在一些实施例中，所述方法还包括：在形成所述第二导电接触之前，执行减薄工艺以从所述第一衬底的背面减小所述第一衬底的厚度。

在一些实施例中，所述方法还包括：在执行所述减薄工艺之后，在所述第一衬底的背面上形成第一钝化层。

在一些实施例中，所述方法还包括：将第二衬底与所述半导体结构连接，使得所述半导体结构夹在所述第一衬底和所述第二衬底之间。

在一些实施例中，将所述第二衬底与所述半导体结构连接包括键合工艺，所述键合工艺包括黏合剂键合、阳极键合、直接晶圆键合、共晶键合、混合键合或其组合。

在一些实施例中，所述方法还包括：在所述第一衬底的背面形成导电布线层，其中所述导电布线层电连接到所述第二导电接触。

在一些实施例中，形成所述半导体结构包括形成多个3D存储结构。

本公开内容的另一方面提供了一种结构，包含：第一衬底，具有正面和背面；电介质层，在所述第一衬底中；半导体结构，位于所述第一衬底的正面上，其中所述半导体结构具有第一导电接触；以及第二导电接触，在所述第一衬底的背面，其中所述第二导电接触延伸穿过所述电介质层的背面并连接到所述第一导电接触的第二端。在一些实施例中，所述半导体结构包括所述电介质层上方的第一导电层和第一导电接触。在一些实施例中，所述第一导电接触的第一端连接所述第一导电层，以及所述第一导电接触的第二端延伸穿过所述电介质层的正面。

在一些实施例中，所述第一导电接触和所述第二导电接触包括铜、铝、锡、钨或其组合。

在一些实施例中，所述结构还包括：绝缘层，在所述第二导电接触的侧壁和所述第一衬底之间。

在一些实施例中，所述第一衬底包括：在所述第一衬底的背面上的第一钝化层。

在一些实施例中，所述结构还包括：连接到所述半导体结构的正面的第二衬底，使得所述半导体结构夹在所述第一衬底和所述第二衬底之间。

在一些实施例中，所述结构还包括：在所述第一衬底的背面的导电布线层，其中所述导电布线层电连接到所述第二导电接触。

在一些实施例中，所述半导体结构包括多个3D存储结构。

在一些实施例中，所述多个3D存储结构的厚度约介于1μm和50μm之间。

透过本公开内容的详细说明、申请专利范围和附图，本领域技术人员可以理解本公开内容的其它方面。

附图说明

所附图式已并入本文中并构成说明书的一部分，其例示出了本公开内容所揭露的实施例，以及与详细说明一起进一步用于解释本公开内容所揭露的原理，足以使相关领域的技术人员能够制作及使用本公开内容所揭露的内容。

图1示出了一种布线方法。

图2示出了用于形成3D半导体结构的布线方法。

图3是根据本公开内容的一些实施例的用于形成3D集成布线结构的示例性布线方法的流程图。

图4A-10示出了根据本公开内容的一些实施例的用于形成3D集成布线结构的示例性制造工艺。

以下，将参考附图描述本公开内容的实施例。

具体实施方式

尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。本领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开内容的精神和范围。对本领域的技术人员将显而易见的是，本公开内容还可以用于多种其它应用。

要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都必须包括该特定特征、结构或特性。此外，这样的短语未必是指相同的实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。

通常，可以至少部分从上、下文中的使用来理解术语。例如，至少部分取决于上、下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上、下文，诸如“一(a)”、“一个(an)”或“所述”的术语可以被理解为传达单数使用或传达复数使用。另外，术语“基于”可以被理解为不一定旨在传达一组排他性的因素，而是可以替代地，至少部分地取决于上、下文，允许存在不一定明确描述的另外的因素。

应当容易理解，本公开内容中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，以及“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。

此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个组件或特征与另一个或多个组件或特征的关系，如在附图中示出的。空间相对术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以另外的方式被定向(旋转90度或在其它取向)，以及本文中使用的空间相对描述词可以类似地被相应解释。

如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。可以对衬底自身进行图案化。增加于衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，诸如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。

如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的、均质或不均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直及/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，及/或可以在其上、其上方及/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成接触、互联线及/或通孔)和一个或多个电介质层。

如以下所使用的，术语“接触”可以广泛地包括任何合适类型的互连，诸如工艺中段线路(MEOL)互连和工艺后段线路(BEOL)互连，包括垂直互连插塞接入(例如，通孔)和横向线(例如，互联线)。

如本文使用的，术语“标称/标称地”是指在生产或过程的设计时间期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于及/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“关于”指示可以基于与主题半导体组件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“关于”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。

如本文使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。

如本文使用的，术语“3D存储组件”是指在横向取向的衬底上具有存储单元晶体管的垂直取向的串(在本文中称为“存储串”，例如NAND串)的半导体组件，以使得存储串相对于衬底在垂直方向上延伸。

如图1所示，当前的晶圆布线技术包括直接蚀刻晶圆101的背面，暴露第一导电层(M₁)110并通过通孔108在金属布线层126和金属层110之间形成电连接。如图2所示，在当前的3D存储技术中，存储单元垂直地被制作在晶圆表面，在金属布线层226和第一导电层210之间形成厚度高达约5微米(μm)的厚半导体组件层208，使得过去使用传统的布线技术，在金属布线层226和第一导电层210之间形成电连接的作法，变成一项挑战。

根据本公开内容的各种实施例提供了用于形成3D集成布线结构的方法和具有互连结构的半导体组件。以下公开的用于形成3D集成布线结构的方法可以包括在第一衬底中形成电介质层；形成在第一衬底的正面上具有第一导电接触的半导体结构；以及在所述第一衬底的背面形成第二导电接触，其中所述第二导电接触延伸穿过所述电介质层的背面并连接到所述第一导电接触的第二端。因此，以下公开的用于形成3D集成布线结构的方法可以提供互连结构，以及能够通过厚半导体组件层布线，以简化制造工艺、降低生产成本并提高组件质量。

图3是根据本公开内容的一些实施例的用于形成3D存储组件的示例性集成布线方法300的流程图。图4A-10示出了根据本公开内容的一些实施例的用于形成3D存储组件的示例性制造方法。应该理解的是，方法300中所示的操作和图4-10所示的制造方法并非穷尽的，以及在任何所示方法和操作之前、之后或之间也可能执行其它方法和操作。

参照图3和图4A-4C，方法300从操作302开始，其中电介质层404形成在第一衬底402正面403上。如本文所用，术语结构的“正面”是指组件所形成的结构的那一侧。相反，如本文所用，术语“背面”是指与正面相对的结构的那一侧。为了便于说明，第一衬底402上、下颠倒地示出，使得第一衬底402的背面401在正面403上方。

第一衬底402的材料可以是硅、锗、III-V半导体、碳化硅或硅覆绝缘衬底，或其组合。在一些实施例中，第一衬底402可包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)，或其任何合适的组合。在一些实施例中，第一衬底402是硅晶圆。第一衬底402可包括一个或多个接触区域412，其中可形成多个接触。电介质层404形成在接触区域412中。在一些实施例中，电介质层404的材料可包括氧化物、氮化物或其组合。形成电介质层404的操作302包括但不限于光刻、蚀刻、沉积、填充、抛光或其组合。在一些实施例中，形成电介质层404的制造方法包括通过光刻和蚀刻工艺在第一衬底402的正面403的接触区域412中形成浅沟槽，用电介质材料沉积和填充浅沟槽，以及可选地通过抛光平坦化电介质层。在一些实施例中，电介质层404的背面405位于第一衬底402的正面403和背面401之间，以及电介质层404的正面407与第一衬底402的正面403处于相同的高度，如图4A所示。在一些实施例中，电介质层404的背面405位于第一衬底402的正面403和背面401之间，以及电介质层404的正面407高于第一衬底402的正面403，如图4B所示。在一些实施例中，形成电介质层404的制造方法包括在第一衬底402的正面403处沉积电介质层，以及可选地通过抛光平坦化所述电介质层。在一些实施例中，电介质层404的背面405与第一衬底402的正面403处于相同的高度，以及电介质层404的正面407高于第一衬底402的正面403，如图4C所示。在一些实施例中，电介质层404的厚度约介于200埃至2μm之间。在一些实施例中，电介质层404的厚度约介于至之间。在一些实施例中，电介质层404的厚度约介于至1μm之间。

形成电介质层404的示例性制造方法如图4A和4B所示，公开如下。首先，在第一衬底402(例如，硅晶圆)的正面403上形成图案化的硬屏蔽层，然后继续对第一衬底402进行蚀刻以形成浅沟槽。硬屏蔽层可包括通过化学气相沉积工艺形成的氮化硅层、通过高密度电浆化学气相沉积(HDPCVD)工艺形成的氧化硅层或其组合。可以使用本领域技术人员所知的任何公知技术蚀刻硬屏蔽层和第一衬底402以形成沟槽。其次，使用HDPCVD或本领域技术人员所知的任何公知技术在浅沟槽中和硬屏蔽层上填充电介质层。电介质层404的材料可包括但不限于氧化物、氮化物、氮氧化物，或以上组合等。在一些实施例中，电介质层404的材料可包括氧化硅、氮化硅、氮氧化硅或其组合。第三，通过化学机械抛光(CMP)方法或本领域技术人员所知的任何公知技术完全去除硬屏蔽层上的电介质层，以完全暴露硬屏蔽层的表面。第四，在400-800℃的环境温度下进行快速热氧化方法。在一些实施方案中，环境温度为500-700℃。在一些实施方案中，在快速热氧化工艺中，环境温度在60-140秒内线性加热至400-800℃。在一些实施例中，环境温度可以是例如450℃、480℃、550℃、600℃、660℃、640℃和750℃。线性加热时间可以是70秒、75秒、80秒、95秒、103秒、115秒、125秒、130秒。在一些实施方案中，快速热氧化方法可包括将含氧气体引入沟槽所处环境的操作。含氧气体可包括氧气(O₂)、臭氧(O₃)或具有氧化能力的任何其它气体。虽然不受任何特定理论或机制的束缚，但据信该操作可消除由先前制造工艺引起的对沟槽拐角处的原子结构的损害，并在后续流程中防止对沟槽拐角处的原子结构的进一步损坏。在快速热氧化工艺中，沟槽中的电介质层处于高温氧环境中，氧分子在高温环境中的浓度和分子活性很高。原始分子结构在沟槽的拐角处相对松散，因此在CMP工艺期间产生的游离硅离子可以在该过程中被完全氧化。并且沟槽中电介质层中新氧化的氧化物和原始氧化物分子可以在高温下形成稳定的分子键。沟槽中电介质层拐角处的松散氧化物结构变得坚固和致密，因此修复了由先前制造工艺引起的对沟槽拐角处原子结构的损坏。该高温氧化过程可称为高温淬火。最后，通过湿式蚀刻或本领域技术人员所知的任何公知技术去除硬屏蔽层。化学蚀刻剂的选择根据硬屏蔽层的材料而变化，以及是本领域技术人员已知的技术。

参照图3和图5，方法300进行到操作304，其中半导体结构520形成在第一衬底402的正面403上。在一些实施例中，位于第一衬底402的正面403处的半导体结构520可包括电介质层上的第一导电层510和第一导电接触506。第一导电接触510的第一端连接到第一导电层510，以及第一导电接触510的第二端延伸穿过电介质层的正面。在一些实施例中，半导体结构520是存储阵列结构，包括半导体组件层508、形成在半导体组件层508中并与接触区域412对准的第一导电接触506(例如，贯穿阵列接触(TAC)或接触通孔)、形成在接触区域412上和第一衬底402的正面403和半导体组件层508之间的电介质层404，以及在半导体组件层508的正面处的第一导电层510。形成半导体结构520包括但不限于光刻、蚀刻、沉积、填充、抛光或其组合。如本文所用，术语结构的“正面”是指形成组件的结构的那一面。相反，如本文所用，术语“背面”是指与正面相对的结构的那一面。为了便于说明，半导体结构520在图5-10中颠倒示出，使得半导体结构520的背面位于正面上方。然而，应当理解，在实际情形中，可以翻转半导体结构520，使得第一衬底402的背面401在制造工艺期间变为半导体结构520的底表面。

在一些实施例中，半导体组件层508可包括存储堆叠。在一些实施例中，通过重复堆叠多个存储单元来形成存储堆叠。在一些实施例中，半导体组件层508的厚度在约1μm和50μm之间。在一些实施例中，半导体组件层508的厚度在约5μm和50μm之间。在一些实施例中，半导体组件层508的厚度大于5μm。在一些实施例中，存储阵列堆叠通过多种制造方法形成，包括但不限于电介质层的薄膜沉积、沟道孔和狭缝的蚀刻、沟道孔中的存储薄膜的薄膜沉积，以与栅极和字符线置换。在一些实施例中，存储阵列堆叠可以形成(例如，设置)在第一衬底402的正面403，以及可以包括交替的导体/电介质堆叠和延伸通过交替的导体/电介质堆叠的NAND串的阵列。交替的导体/电介质堆叠可包括交替的导体层(例如，金属层或多晶硅层)和电介质层(例如，氧化硅层或氮化硅层)。每个NAND串可以包括多个垂直堆叠的存储单元，每个存储单元由围绕NAND串的交替导体/电介质堆叠的相应导体层(用作控制栅极)控制。交替导体/电介质堆叠中的导体层可以在存储阵列区域外部的横向方向上延伸，从而形成半导体结构520的字符线(例如，存储阵列结构)。每个NAND串还可以在末端(例如，在半导体结构520的正面)包括漏极。每个NAND串的漏极可以电连接到半导体结构520的多个位线中的相应一个。在一些实施例中，每个NAND串还包括多个选择栅极(例如，源极选择栅极和漏极选择栅极)。由于相关领域的技术人员能够理解该段中描述的一些结构，故这些结构未在图5中示出。

半导体结构520可包括一个或多个第一导电接触506(TAC或接触通孔)，每个第一导电接触506垂直延伸穿过半导体结构520的至少一部分。在一些实施例中，第一导电接触506可垂直延伸穿过整个半导体结构520，即，在半导体结构520的正面和背面的两个标称平行表面之间。例如，第一导电接触506可以穿过整个半导体组件层508和整个第一衬底402。在一些实施例中，第一导电接触506可以垂直延伸通过半导体结构520的一部分。在一些实施例中，第一导电接触506可以穿过整个半导体组件层508和部分电介质层404。在一些实施例中，第一导电接触506可以穿过整个半导体组件层508和整个电介质层404，使得第一导电接触506到达电介质层404的背面405。在一些实施例中，第一导电接触506可以穿过整个半导体组件层508和第一衬底402的一部分。在一些实施例中，第一导电接触506可以穿过半导体组件层508的一部分而不到达第一衬底402。在一些实施例中，第一导电接触506在一端与电介质层404接触，并在另一端与第一导电层510接触。

每个接触506可包括填充有导体材料的垂直开口，所述导体材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其组合。

在一些实施例中，接触的直径约介于0.3μm至5μm之间。在一些实施例中，接触的直径约介于0.3μm至0.5μm之间。在一些实施例中，接触的直径约介于1μm至5μm之间。

第一导电接触506可以位于存储阵列区域中及/或存储阵列区域外部，例如，在半导体结构520的阶梯区域中。第一导电接触506可以与字符线接触、位线接触及选择栅极接触形成电性连结。字符线接触可以在阶梯区域中并且电连接到字符线，使得每个字符线接触可以单独地寻址相应的字符线。位线接触可以通过位线电连接到NAND串，使得每个位线接触可以单独地寻址相应的NAND串。选择栅极接触可以电连接到选择栅极。由于该段中描述的一些结构是相关领域的技术人员能理解的，因此这些结构未在图5中示出。

半导体结构520可以包括在半导体组件层508的正面的第一导电层510。第一导电层510可以提供与存储阵列结构及/或周边组件结构的连接。可以基于存储阵列组件的内部结构及/或周边组件结构的布局来图案化第一导电层510，从而可以形成合适的互连结构。第一导电层510可包括但不限于W、Co、Cu、Al、金属硅化物或任何其它合适的材料。

参照图3和图6，方法300进行到操作306和308，其中第二衬底616连接到半导体结构520，接着是第一衬底402的背面的减薄工艺，以形成衬底602，和第一钝化层614的沉积。如图6所示，衬底616可以通过键合工艺连接到半导体结构520的正面。在一些实施例中，键合工艺可包括黏合剂键合、阳极键合、直接晶圆键合、共晶键合、混合金属/电介质键合或其组合。黏合剂键合，也称为胶合或胶黏键合，是一种晶圆键合技术，其施加中间层以连接不同材料的衬底。阳极键合是将玻璃密封到硅或金属而不引入中间层的晶圆键合工艺，通常用于通过电场将玻璃密封到电子和微流道的硅晶圆。直接键合(也称为熔融键合)是晶圆键合工艺，没有任何另外的中间层。直接键合工艺基于满足特定要求的两个材料表面之间的化学键。直接键合工艺可包括晶圆预处理、室温下预键合和在升温下进行退火。共晶键合，也称为共晶焊接，是具有可以产生共晶系统的中间金属层的晶圆键合技术。混合键合，也称为“金属/电介质混合键合”，可以是直接键合技术(例如，在不使用中间层的情况下在表面之间形成键合，诸如焊料或黏合剂)，其同时获得金属-金属键合和电介质-电介质键合。

衬底616的材料可以是硅、锗、III-V半导体、碳化硅或硅覆绝缘衬底，或其组合。在一些实施例中，第二衬底616可包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)，或其任何合适的组合。在一些实施例中，第二衬底616是硅晶圆。

在一些实施例中，第一钝化层614的厚度约介于至10μm之间。在一些实施例中，第一钝化层614的厚度约介于至之间。在一些实施例中，第一钝化层614的厚度约介于1μm至10μm之间。

然后通过包括但不限于机械研磨(例如，抛光)、化学机械平坦化、湿式蚀刻和大气下游电浆干化学蚀刻等技术从背面减薄第一衬底602。在一些实施例中，衬底602的厚度约介于0.5μm和20μm之间。在一些实施例中，衬底602的厚度约介于0.5μm和5μm之间。在一些实施例中，衬底602的厚度约介于5μm和20μm之间。

在一些实施例中，在执行减薄工艺之后，在第一衬底402(衬底602)的背面沉积第一钝化层614。第一钝化层614的材料可包括氧化物、氮化物、氮氧化物或其组合。在一些实施例中，第一钝化层614包括氧化硅、氮化硅、氮氧化硅或其组合。第一钝化层614可以通过一种或多种薄膜沉积工艺(诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)或其组合)形成。

参照图3和图7，方法300进行到操作310，其中在第一钝化层614和衬底602中形成多个穿孔718。如图7所示，穿孔718延伸穿过衬底602的背面401和电介质层404的一部分。在一些实施例中，穿孔718可与第一导电接触506对准，以及第一导电接触506从穿孔718暴露。在一些实施例中，用于形成穿孔718的制造方法包括形成多个孔垂直延伸穿过第一钝化层614和衬底602，所述多个孔使用包括但不限于光刻、蚀刻、沉积绝缘层或其组合等技术形成。然后，在第二导电接触的侧壁和第一衬底之间沉积绝缘层722，以形成绝缘衬垫。绝缘层722的材料可包括氧化物、氮化物、氮氧化物或其组合。在一些实施例中，绝缘层722包括氧化硅、氮化硅、氮氧化硅或其组合。绝缘层722可以通过一种或多种薄膜沉积方法(诸如ALD、CVD、PVD或其组合)形成。

参照图3和图8，方法300进行到操作312，其中通过将导电材料设置到多个穿孔718中而在第一衬底602的背面形成第二导电接触824。如图8所示，利用ALD、CVD、PVD，任何其它合适的方法或其组合，使导电材料填充穿孔718。用于填充穿孔718的导体材料可包括但不限于W、Co、Cu、Al、Sn、多晶硅、硅化物或其组合。在一些实施例中，其它导体材料也用于填充开口以用作阻挡层、黏附层及/或种子层。在一些实施例中，填充在穿孔718中的导电材料与第一导电接触506电连接。在一些实施例中，穿孔718的直径约介于0.3μm和5μm之间。在一些实施例中，穿孔718的直径约介于0.3μm和1μm之间。在一些实施例中，穿孔718的直径约介于1μm和5μm之间。

参照图3和图9，方法300进行到操作314，其中导电布线层926形成在第一衬底的背面。如图9所示，在第一衬底602的背面沉积导电层并通过光刻和蚀刻图案化以形成导电布线层926。导电布线层926可以与第二导电接触824形成电连接。在一些实施例中，导电布线层926可以与第一导电接触506、第一导电层510及/或第二衬底616形成电连接。可以基于存储阵列组件及/或周边组件结构的内部结构的布局来图案化导电布线层926，从而可以形成合适的互连结构。导电布线层926可包括但不限于W、Co、Cu、Al、Ag、Sn、金属硅化物或任何其它合适的材料。在一些实施例中，导电布线层926位于半导体结构520的背面处的一个或多个BEOL互连层(未示出)之中或之上。

在一些实施例中，为了减小由导电布线层926引起的半导体结构520的应力，导电布线层926和半导体组件层508之间在垂直方向上的距离为至少约3μm。例如，半导体结构520的第一衬底402和导电布线层926下面的BEOL互连层的总和厚度可以是至少约3μm。在一些实施例中，导电布线层926和半导体组件层508之间的垂直距离约介于3μm和10μm之间(例如，约3μm、约4μm、约5μm、约6μm、约7μm、约8μm、约9μm、约10μm，在由这些值中的任何值限定的下端上限定的任何范围内，或在由这些值中的任何两个限定的任何范围内)。在一些实施例中，导电布线层926可以完全与半导体结构520重迭。在一些实施例中，导电布线层926可以部分地与半导体结构520重迭。

参照图3和图10，方法300进行到操作316，其中第二钝化层1028形成在半导体结构520的背面。如图10所示，在半导体结构520的背面的导电布线层926和第一钝化层614上方沉积第二钝化层1028。第二钝化层1028的材料可包括氧化物、氮化物、氮氧化物或其组合。在一些实施例中，第二钝化层1028包括氧化硅、氮化硅、氮氧化硅或其组合。第二钝化层1028可以通过一种或多种薄膜沉积方法(诸如ALD、CVD、PVD或其组合)形成。可以基于存储阵列组件的内部结构及/或周边组件结构的布局来图案化第二钝化层1028，从而可以形成合适的互连结构。

在一些实施例中，3D存储组件还可以包括衬底616上的周边组件结构(未示出)，其面对面地定位，其前侧面向存储阵列结构。周边组件可以包括用于促进3D存储组件操作的任何合适的数字、模拟及/或混合信号周边电路。例如，周边组件可以包括页面缓冲器、译码器(例如，行译码器和列译码器)、驱动器、电荷泵、电流或电压参考或者电路中的任何主动或被动组件中的一个或多个(例如，晶体管、二极管、电阻器或电容器)。在一些实施例中，使用CMOS技术形成周边组件。

在一些实施例中，提供了一种半导体组件的3D集成布线结构，其中3D集成布线结构通过上述任一实施例中描述的方法制成。在一些实施例中，半导体组件是3D存储组件。在一些实施例中，3D集成布线结构包括具有多个接触的存储组件层，以及第一导电层。在一些实施例中，多个接触在一端连接到电介质层并且在另一端连接到第一导电层。

根据本公开内容的各种实施例提供了用于形成3D集成布线结构的方法和具有互连结构的半导体组件。所公开的用于形成3D集成布线结构的方法可以包括在第一衬底中形成电介质层；形成在第一衬底的正面上具有第一导电接触的半导体结构；在所述第一衬底的背面形成第二导电接触，其中所述第二导电接触延伸穿过所述电介质层的背面并连接到所述第一导电接触的第二端。因此，所公开的用于形成3D集成布线结构的方法可以提供互连结构并且能够通过厚半导体组件层布线。

在一些实施例中，公开了一种用于形成3D集成布线结构的方法。在第一衬底中形成电介质层。在第一衬底的正面上形成半导体结构。半导体结构包括电介质层上方的第一导电层和第一导电接触。第一导电接触的第一端连接到第一导电层，第一导电接触的第二端延伸穿过电介质层的正面。第二导电接触形成在第一衬底的背面。第二导电接触延伸穿过电介质层的背面并连接到第一导电接触的第二端。

在一些实施例中，公开了一种具有3D集成布线结构的结构。3D集成布线结构可包括：第一衬底，具有正面和背面；第一衬底中的电介质层；半导体结构，位于第一衬底的正面上方，具有第一导电接触；以及在第一衬底的背面上的第二导电接触，以及第二导电接触延伸穿过电介质层的背面并连接到第一导电接触的第二端。在一些实施例中，半导体结构包括电介质层上方的第一导电层和第一导电接触。在一些实施例中，第一导电接触的第一端连接到第一导电层，以及第一导电接触的第二端延伸穿过电介质层的正面。在一些实施例中，半导体结构是3D存储结构。

对特定实施例的上述说明将完全地展现本公开内容的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这样的特定实施例进行修改及/或调整以用于各种应用，而不需要过度实验，不脱离本公开内容的一般概念。因此，基于本文呈现的教导和指导，这样的调整和修改旨在处于所公开的实施例的等效物的含义和范围内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。

上文已经借助于功能构建块描述了本公开内容的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。

发明内容和摘要部分可以阐述发明人所设想的本公开内容的一个或多个示例性实施例，但未必是所有示例性实施例，以及因此，并非旨在通过任何方式限制本公开内容和所附权利要求。

本公开内容的广度和范围不应受任何上述示例性实施例的限制，以及应当仅根据以下权利要求书及其等效物来进行限定。

Claims (20)

1.一种用于形成3D集成布线结构的方法，包括：

在第一衬底中形成电介质层；

在所述第一衬底的正面上形成半导体结构，其中，所述半导体结构包括在所述电介质层上方的第一导电层和第一导电接触，其中，所述第一导电接触的第一端连接到所述第一导电层，以及所述第一导电接触的第二端延伸穿过所述电介质层的正面；以及

在所述第一衬底的背面形成第二导电接触，其中，所述第二导电接触延伸穿过所述电介质层的背面并连接到所述第一导电接触的所述第二端。

2.根据权利要求1所述的方法，其中，所述电介质层的背面位于所述第一衬底的所述正面和所述背面之间，以及所述电介质层的正面与所述第一衬底的所述正面相对于所述第一衬底的所述背面位于相同高度；或者所述电介质层的背面位于所述第一衬底的所述正面和所述背面之间，以及所述电介质层的正面相对于所述第一衬底的所述背面高于所述第一衬底的所述正面；或者所述电介质层的背面与所述第一衬底的所述正面高度相同，以及所述电介质层的正面相对于所述第一衬底的所述背面高于所述第一衬底的所述正面。

3.根据权利要求1所述的方法，其中，所述第一导电接触的所述第二端形成在与所述电介质层的所述正面相同的高度处，或者形成在所述电介质层的所述正面和背面之间，或者形成在与所述电介质层的所述背面相同的高度处。

4.根据权利要求1所述的方法，还包括：在所述第二导电接触的侧壁和所述第一衬底之间设置绝缘层。

5.根据权利要求1所述的方法，还包括：在形成所述第二导电接触之前，执行减薄工艺以从所述第一衬底的所述背面减小所述第一衬底的厚度。

6.根据权利要求5所述的方法，还包括：在执行所述减薄工艺之后，在所述第一衬底的所述背面上形成第一钝化层。

7.根据权利要求1所述的方法，还包括：将第二衬底与所述半导体结构连接，使得所述半导体结构夹在所述第一衬底和所述第二衬底之间。

8.根据权利要求7所述的方法，其中，将所述第二衬底与所述半导体结构连接包括键合工艺，所述键合工艺包括黏合剂键合、阳极键合、直接晶圆键合、共晶键合、混合键合或其组合。

9.根据权利要求1所述的方法，还包括：在所述第一衬底的所述背面形成导电布线层，其中，所述导电布线层电连接到所述第二导电接触。

10.根据权利要求1所述的方法，其中，形成所述半导体结构包括形成多个3D存储结构。

11.一种结构，包括：

第一衬底，所述第一衬底具有正面和背面；

电介质层，所述电介质层在所述第一衬底中；

半导体结构，所述半导体结构位于所述第一衬底的所述正面上，其中，所述半导体结构包括所述电介质层上方的第一导电层和第一导电接触，其中，所述第一导电接触的第一端连接所述第一导电层，以及所述第一导电接触的第二端延伸穿过所述电介质层的正面；以及

第二导电接触，所述第二导电接触在所述第一衬底的所述背面处，其中，所述第二导电接触延伸穿过所述电介质层的背面并连接到所述第一导电接触的所述第二端。

12.根据权利要求11所述的结构，其中，所述电介质层的背面位于所述第一衬底的所述正面和所述背面之间，以及所述电介质层的正面与所述第一衬底的所述正面相对于所述第一衬底的所述背面位于相同高度处；或者所述电介质层的背面位于所述第一衬底的所述正面和所述背面之间，以及所述电介质层的正面相对于所述第一衬底的所述背面高于所述第一衬底的所述正面；或者所述电介质层的背面与所述第一衬底的所述正面高度相同，以及所述电介质层的正面相对于所述第一衬底的所述背面高于所述第一衬底的所述正面。

13.根据权利要求11所述的结构，其中，所述第一导电接触的所述第二端形成在与所述电介质层的所述正面相同的高度处，或者形成在所述电介质层的所述正面和背面之间，或者形成在与所述电介质层的所述背面相同的高度处。

14.根据权利要求11所述的结构，其中，所述第一导电接触和所述第二导电接触包括铜、铝、锡、钨或其组合。

15.根据权利要求11所述的结构，还包括：绝缘层，所述绝缘层在所述第二导电接触的侧壁和所述第一衬底之间。

16.根据权利要求11所述的结构，其中，所述第一衬底包括在所述第一衬底的所述背面上的第一钝化层。

17.根据权利要求11所述的结构，还包括：连接到所述半导体结构的正面的第二衬底，使得所述半导体结构夹在所述第一衬底和所述第二衬底之间。

18.根据权利要求11所述的结构，还包括：在所述第一衬底的所述背面处的导电布线层，其中，所述导电布线层电连接到所述第二导电接触。

19.根据权利要求11所述的结构，其中，所述半导体结构包括多个3D存储结构。

20.根据权利要求19所述的结构，其中，所述多个3D存储结构的厚度约介于1μm和50μm之间。