TW201913841A

TW201913841A - 形成三維集成佈線結構的方法及其半導體結構

Info

Publication number: TW201913841A
Application number: TW107122421A
Authority: TW
Inventors: 朱繼鋒; 陳俊; 胡思平; 震宇呂
Original assignee: 大陸商長江存儲科技有限責任公司
Priority date: 2017-08-31
Filing date: 2018-06-29
Publication date: 2019-04-01
Also published as: TWI707412B; CN111446207B; WO2019041956A1; CN110114867A; CN110114867B; CN107644837B; CN111446207A; CN107644837A

Abstract

本公開披露了用於形成3D集成佈線結構的方法和結構的實施例。該方法包括在第一基板中形成介電層；在第一基板的正面上形成具有第一導電接觸的半導體結構；在第一基板的背面形成第二導電接觸，其中第二導電接觸延伸穿過所述介電層的背面並連接到所述第一導電接觸的第二端。3D集成佈線結構可包括具有正面和背面的第一基板；第一基板中的介電層；半導體結構，位於第一基板的正面上，具有第一導電接觸；在第一基板的背面上的第二導電接觸，第二導電接觸延伸穿過介電層的背面並連接到第一導電接觸的第二端。

Description

形成三維集成佈線結構的方法及其半導體結構

本公開的實施例涉及半導體製造技術領域，尤其涉及用於形成三維（3D）集成佈線結構（例如，記憶體結構）的方法。

通過改進製程技術、電路設計、編程算法和製造方法，可以將平面記憶胞縮放到更小的尺寸。然而，隨著記憶胞的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶胞的存儲密度接近上限。

三維（3D）記憶體架構可以解決平面記憶胞中的密度限制。3D記憶體架構包括記憶體陣列和用於控制進出記憶體陣列的訊號的周邊元件。

本公開披露了形成3D集成佈線結構的方法及其半導體結構的實施例。

首先接露的是一種形成3D集成佈線結構的方法，包括：在第一基板中形成介電層；在第一基板的正面上形成具有第一導電接觸的半導體結構；在所述第一基板的背面形成第二導電接觸，其中所述第二導電接觸延伸穿過所述介電層的背面並連接到所述第一導電接觸的第二端。在一些實施例中，半導體結構包括介電層上方的第一導電層和第一導電接觸。在一些實施例中，第一導電接觸的第一端連接到第一導電層，第一導電接觸的第二端延伸穿過介電層的正面。

在一些實施例中，所述介電層的背面位於所述第一基板的正面和背面之間，並且所述介電層的正面與所述第一基板的正面相對於所述第一基板的背面位在相同高度。

在一些實施例中，所述介電層的背面位於所述第一基板的正面和背面之間，並且所述介電層的正面相對於所述第一基板的背面高於第一基板的正面。

在一些實施例中，所述介電層的背面與所述第一基板的正面高度相同，並且所述介電層的正面相對於所述第一基板的背面高於所述第一基板的正面。

在一些實施例中，所述第一導電接觸的第二端形成在與所述介電層的正面相同的高度處。

在一些實施例中，所述第一導電接觸的第二端形成在所述介電層的正面和背面之間。

在一些實施例中，所述第一導電接觸的第二端形成在與所述介電層的背面相同的高度處。

在一些實施例中，所述方法另包含在所述第二導電接觸的側壁和所述第一基板之間設置一絕緣層。

在一些實施例中，所述方法另包含：在形成所述第二導電接觸之前，執行減薄製程以從所述第一基板的背面減小所述第一基板的厚度。

在一些實施例中，所述方法另包含在執行所述減薄製程之後在所述第一基板的背面上形成一第一鈍化層。

在一些實施例中，所述方法另包含：將一第二基板與所述半導體結構鍵合，使得所述半導體結構夾在所述第一基板和所述第二基板之間。

在一些實施例中，將所述第二基板與所述半導體結構鍵合包括鍵合製程，所述鍵合製程包括黏合劑鍵合、陽極鍵合、直接晶圓鍵合、共晶鍵合、混合鍵合或其組合。

在一些實施例中，所述方法另包含在所述第一基板的背面形成一導電佈線層，其中所述導電佈線層電連接到所述第二導電接觸。

在一些實施例中，形成所述半導體結構包括形成多個3D記憶體結構。

本公開另一方面提供了一種結構，包含：一第一基板，具有一正面和一背面；一介電層，在所述第一基板中；一半導體結構，位於所述第一基板的正面上，其中所述半導體結構包括第一導電接觸；以及一第二導電接觸，在所述第一基板背面，其中所述第二導電接觸延伸穿過所述介電層的背面並連接到所述第一導電接觸的第二端。在一些實施例中，所述半導體結構包括所述介電層上方的第一導電層和第一導電接觸。在一些實施例中，所述第一導電接觸的第一端連接所述第一導電層，所述第一導電接觸的第二端延伸穿過所述介電層的正面

在一些實施例中，所述第一導電接觸和所述第二導電接觸包括銅、鋁、錫、鎢或其組合。

在一些實施例中，所述結構另包含一絕緣層，在所述第二導電接觸的側壁和所述第一基板之間。

在一些實施例中，所述第一基板包括在所述第一基板的背面上的一第一鈍化層。

在一些實施例中，所述結構另包含連接到所述半導體結構的正面的第二基板，使得所述半導體結構夾在所述第一基板和所述第二基板之間。

在一些實施例中，所述結構另包含在所述第一基板的背面的一導電佈線層，其中所述導電佈線層電連接到所述第二導電接觸。

在一些實施例中，所述半導體結構包括多個3D記憶體結構。

在一些實施例中，所述多個3D記憶體結構的厚度約介於1μm和50μm之間。

透過本公開的詳細說明、申請專利範圍和附圖，本領域技術人員可以理解本公開的其他方面。

儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。本領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對本領域的技術人員顯而易見的是，本公開還可以用於多種其它應用。

要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指相同的實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在本領域技術人員的知識範圍內。

通常，可以至少部分從上、下文中的使用來理解術語。例如，至少部分取決於上、下文，本文中使用的術語“一個或多個”可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上、下文，諸如“一”或“所述”的術語可以被理解為傳達單數使用或傳達複數使用。另外，術語“基於”可以被理解為不一定旨在傳達一組排他性的因素，而是可以替代地，至少部分地取決於上、下文，允許存在不一定明確描述的其他因素。

應當容易理解，本公開中的“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示“在”某物“上方”或“之上”的含義，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層（即，直接在某物上）的含義。

此外，諸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的關係，如在附圖中示出的。空間相對術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相對描述詞可以類似地被相應解釋。

如本文中使用的，術語“基板”是指向其上增加或通過其它方式“設置後續材料的材料。可以對基板自身進行圖案化。設置於基板上（例如，頂部）的材料可以被圖案化或可以保持不被圖案化。此外，基板可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基板可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。

如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或不均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直及/或沿傾斜表面延伸。基板可以是層，其中可以包括一個或多個層，及/或可以在其上、其上方及/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成接觸、互連線及/或通孔）和一個或多個介電層。

如以下所使用的，術語“接觸”可以廣泛地包括任何合適類型的互連，例如製程中段線路（MEOL）互連和製程後段線路（BEOL）互連，包括垂直互連插塞接入（例如，通孔）和橫向線（例如，互連線）。

如本文使用的，術語“標稱/標稱地”是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“關於”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“關於”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。

如本文使用的，術語“垂直/垂直地”表示標稱地垂直於基板的橫向表面。

如本文使用的，術語“3D記憶體元件”是指在橫向取向的基板上具有記憶胞電晶體的垂直取向的串（在本文中稱為“記憶體串”，例如NAND串）的半導體元件，以使得記憶體串相對於基板在垂直方向上延伸。

如圖1所示，當前的晶片佈線技術包括直接蝕刻晶圓101的背面，暴露第一導電層（M1）110並通過通孔108在金屬佈線層126和金屬層110之間形成電連接。如圖2所示，在當前的3D記憶體技術中，記憶胞垂直地被製作在晶圓表面，在金屬佈線層226和第一導電層210之間形成厚度高達約5微米（μm）的厚半導體元件層208，使得過去使用傳統的佈線技術，在金屬佈線層226和第一導電層210之間形成電連接的作法，變成一項挑戰。

根據本公開的各種實施例提供了用於形成3D集成佈線結構的方法和具有互連結構的半導體元件。以下公開的形成3D集成佈線結構的方法可以包括在第一基板中形成介電層；形成在第一基板的正面上具有第一導電接觸的半導體結構；以及在所述第一基板的背面形成第二導電接觸，其中所述第二導電接觸延伸穿過所述介電層的背面並連接到所述第一導電接觸的第二端。因此，以下公開的形成3D集成佈線結構的方法可以提供互連結構，並且能夠通過厚半導體元件層佈線，以簡化製造工藝、降低生產成本並提高元件品質。

圖3是根據本公開的一些實施例的用於形成3D記憶體元件的示例性集成佈線方法300的流程圖。圖4A-10示出了根據本公開的一些實施例的用於形成3D記憶體元件的示例性製造方法。應該理解的是，方法300中所示的步驟和圖4-10所示的製造方法並非窮盡的，並且在任何所示方法和步驟之前、之後或之間也可能執行其他方法和步驟。

參照圖3和圖4A-4C，方法300從步驟302開始，其中介電層404形成在正面403上的第一基板402中。如本文所用，術語結構的“正面”是指元件所形成的結構的那一側。相反，如本文所用，術語“背面”是指與正面相對的結構的那一側。為了便於說明，第一基板402上、下顛倒地示出，使得第一基板402的背面401在正面403上方。

第一基板402的材料可以是矽、鍺、III-V半導體、碳化矽或矽覆絕緣基板，或其組合。在一些實施例中，第一基板402可包括矽（例如，單晶矽、多晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）、絕緣體上鍺（GOI），或其任何合適的組合。在一些實施例中，第一基板402是矽晶圓。第一基板402可包括一個或多個接觸區域412，其中可形成多個接觸。介電層404形成在接觸區域412中。在一些實施例中，介電層404的材料可包括氧化物、氮化物或其組合。形成介電層404的步驟302包括但不限於微影、蝕刻、沉積、填充、拋光或其組合。在一些實施例中，形成介電層404的製造方法包括通過微影和蝕刻製程在第一基板402的正面403的接觸區域412中形成淺溝槽，用介電材料沉積和填充淺溝槽，以及可選地通過拋光平坦化介電層。在一些實施例中，介電層404的背面405位於第一基板402的正面403和背面401之間，並且介電層404的正面407與第一基板402的正面403處於相同的高度，如圖4A所示。在一些實施例中，介電層404的背面405位於第一基板402的正面403和背面401之間，並且介電層404的正面407高於第一基板402的正面403，如圖4B所示。在一些實施例中，形成介電層404的製造方法包括在第一基板402的正面403處沉積介電層，並且可選地通過拋光平坦化所述介電層。在一些實施例中，介電層404的背面405與第一基板402的正面403處於相同的高度，並且介電層404的正面407高於第一基板402的正面403，如圖4C所示。在一些實施例中，介電層404的厚度約介於200埃（Å）至2μm之間。在一些實施例中，介電層404的厚度在約200 Å至200 Å之間。在一些實施例中，介電層404的厚度約介於800 Å至1μm之間。

形成介電層404的示例性製造方法如圖4A和4B所示，公開如下。首先，在第一基板402（例如，矽晶圓）的正面403上形成圖案化的硬遮罩層，然後繼續對第一基板402進行蝕刻以形成淺溝槽。硬遮罩層可包括通過化學氣相沉積製程形成的氮化矽層、通過高密度電漿化學氣相沉積（HDPCVD）製程形成的氧化矽層或其組合。可以使用本領域技術人員所知的任何公知技術蝕刻硬遮罩層和第一基板402以形成溝槽。其次，使用HDPCVD或本領域技術人員所知的任何公知技術在淺溝槽中和硬遮罩層上填充介電層。介電層404的材料可包括但不限於氧化物、氮化物、氮氧化物，或以上組合等。在一些實施例中，介電層404的材料可包括氧化矽、氮化矽、氮氧化矽或其組合。第三，通過化學機械拋光（CMP）方法或本領域技術人員所知的任何公知技術完全去除硬遮罩層上的介電層，以完全暴露硬遮罩層的表面。第四，在400-800℃的環境溫度下進行快速熱氧化方法。在一些實施方案中，環境溫度為500-700℃。在一些實施方案中，在快速熱氧化過程中，環境溫度在60-140秒內線性加熱至400-800℃。在一些實施例中，環境溫度可以是例如450℃、480℃、550℃、600℃、660℃、640℃和750℃。線性加熱時間可以是70秒、75秒、80秒、95秒、103秒、115秒、125秒、130秒。在一些實施方案中，快速熱氧化方法可包括將含氧氣體引入溝槽所處環境的操作。含氧氣體可包括氧氣（O₂ ）、臭氧（O₃ ）或具有氧化能力的任何其他氣體。雖然不受任何特定理論或機制的束縛，但據信該操作可消除由先前製造工藝引起的對溝槽拐角處的原子結構的損害，並在後續流程中防止對溝槽拐角處的原子結構的進一步損壞。在快速熱氧化製程中，溝槽中的介電層處於高溫氧環境中，氧分子在高溫環境中的濃度和分子活性很高。原始分子結構在溝槽的拐角處相對鬆散，因此在CMP製程期間產生的游離矽離子可以在該過程中被完全氧化。並且溝槽中介電層中新氧化的氧化物和原始氧化物分子可以在高溫下形成穩定的分子鍵。溝槽中介電層拐角處的鬆散氧化物結構變得堅固和緻密，因此修復了由先前製造工藝引起的溝槽拐角處原子結構的損壞。該高溫氧化過程可稱為高溫淬火。最後，通過濕式蝕刻或本領域技術人員所知的任何公知技術去除硬遮罩層。化學蝕刻劑的選擇根據硬遮罩層的材料而變化，並且是本領域技術人員已知的技術。

參照圖3和圖5，方法300進行到步驟304，其中半導體結構520形成在第一基板402的正面403上。在一些實施例中，位於第一基板402的正面403處的半導體結構520可包括介電層上的第一導電層510和第一導電接觸506。第一導電接觸506的第一端連接到第一導電層510，第一導電接觸506的第二端延伸穿過介電層的正面。在一些實施例中，半導體結構520是記憶體陣列結構，包括半導體元件層508、形成在半導體元件層508中並與接觸區域412對準的第一導電接觸506（例如，貫穿陣列接觸（TAC）或接觸通孔）、形成在接觸區域412上和第一基板402的正面403和半導體元件層508之間的介電層404，以及在半導體元件層508的正面處的第一導電層510。形成半導體結構520包括但不限於微影、蝕刻、沉積、填充、拋光或其組合。如本文所用，術語結構的“正面”是指形成元件的結構的那一面。相反，如本文所用，術語“背面”是指與正面相對的結構的那一面。為了便於說明，半導體結構520在圖5-10中顛倒示出，使得半導體結構520的背面位於正面上方。然而，應當理解，在實際情形中，可以翻轉半導體結構520，使得第一基板402的背面401在製造工藝期間變為半導體結構520的底表面。

在一些實施例中，半導體元件層508可包括記憶體堆疊。在一些實施例中，通過重複堆疊多個記憶胞來形成記憶體堆疊。在一些實施例中，半導體元件層508的厚度在約1μm和50μm之間。在一些實施例中，半導體元件層508的厚度在約5μm和50μm之間。在一些實施例中，半導體元件層508的厚度大於5μm。在一些實施例中，記憶體陣列堆疊通過多種製造方法形成，包括但不限於介電層的薄膜沉積、通道孔和狹縫的蝕刻、通道孔中的記憶體薄膜的薄膜沉積，以及閘極和字元線置換。在一些實施例中，記憶體陣列堆疊可以形成（例如，設置）在第一基板402的正面403，並且可以包括交替的導體/介電堆疊和延伸通過交替的導體/介電堆疊的NAND串的陣列。交替的導體/介電疊層可包括交替的導體層（例如，金屬層或多晶矽層）和介電層（例如，氧化矽層或氮化矽層）。每個NAND串可以包括多個垂直堆疊的記憶胞，每個記憶胞由圍繞NAND串的交替導體/介電疊層的相應導體層（用作控制閘極）控制。交替導體/介電堆疊中的導體層可以在記憶體陣列區域外部的橫向方向上延伸，從而形成半導體結構520的字元線（例如，記憶體陣列結構）。每個NAND串還可以在末端（例如，在半導體結構520的正面）包括汲極。每個NAND串的汲極可以電連接到半導體結構520的多個位元線中的相應一個。在一些實施例中，每個NAND串還包括多個選擇閘極（例如，源極選擇閘極和汲極選擇閘極）。由於相關領域的技術人員能夠理解該段中描述的一些結構，故這些結構未在圖5中示出。

半導體結構520可包括一個或多個第一導電接觸506（TAC或接觸通孔），每個第一導電接觸506垂直延伸穿過半導體結構520的至少一部分。在一些實施例中，第一導電接觸506可垂直延伸穿過整個半導體結構520，即，在半導體結構520的正面和背面的兩個標稱平行表面。例如，第一導電接觸506可以穿過整個半導體元件層508和整個第一基板402。在一些實施例中，第一導電接觸506可以垂直延伸通過半導體結構520的一部分。在一些實施例中，第一導電接觸506可以穿過整個半導體元件層508和部分介電層404。在一些實施例中，第一導電接觸506可以穿過整個半導體元件層508和整個介電層404，使得第一導電接觸506到達背面405。在一些實施例中，第一導電接觸506可以穿過整個半導體元件層508和第一基板402的一部分。在一些實施例中，第一導電接觸506可以穿過半導體元件層508的一部分而不到達第一基板402。在一些實施例中，第一導電接觸506在一端與介電層404接觸，並在另一端與第一導電層510接觸。

每個接觸506可包括填充有導體材料的垂直開口，所述導體材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、摻雜矽、矽化物或其組合。

在一些實施例中，接觸的直徑約介於0.3μm至5μm之間。在一些實施例中，接觸的直徑在約0.3μm至0.5μm之間。在一些實施例中，接觸的直徑在約1μm至5μm之間。

第一導電接觸506可以位於記憶體陣列區域中及/或記憶體陣列區域外部，例如，在半導體結構520的階梯區域中。第一導電接觸506可以與字元線接觸、位元線接觸及選擇閘極接觸形成電性連結。字元線接觸可以在階梯區域中並且電連接到字元線，使得每個字元線接觸可以單獨地尋址相應的字元線。位元線接觸可以通過位元線電連接到NAND串，使得每個位元線接觸可以單獨地尋址相應的NAND串。選擇閘極接觸可以電連接到選擇閘極。由於該段中描述的部分結構是相關領域的技術人員能理解的，因此這些結構未在圖5中示出。

半導體結構520可以包括在半導體元件層508的正面的第一導電層510。第一導電層510可以提供與記憶體陣列結構及/或周邊元件結構的連接。可以基於記憶體陣列元件的內部結構及/或周邊元件結構的佈局來圖案化第一導電層510，從而可以形成合適的互連結構。第一導電層510可包括但不限於W、Co、Cu、Al、金屬矽化物或任何其他合適的材料。

參照圖3和圖6，方法300進行到步驟306和308，其中第二基板616連接到半導體結構520，接著是第一基板402的背面的減薄製程，以形成基板602，和第一鈍化層614的沉積。如圖6所示，基板616可以通過鍵合製程連接到半導體結構520的正面。在一些實施例中，鍵合製程可包括黏合劑黏合、陽極鍵合、直接晶圓鍵合、共晶鍵合、混合金屬/介電鍵合或其組合。黏合劑黏合，也稱為膠合或膠黏鍵合，是一種晶圓黏合技術，其施加中間層以連接不同材料的基板。陽極鍵合是將玻璃密封到矽或金屬而不引入中間層的晶圓鍵合製程，通常用於通過電場將玻璃密封到電子和微流道的矽晶圓。直接鍵合（也稱為熔融鍵合）是晶圓鍵合製程，沒有任何額外的中間層。直接鍵合製程基於滿足特定要求的兩個材料表面之間的化學鍵。直接鍵合製程可包括晶圓預處理、室溫下預鍵合和在升溫下進行退火。共晶鍵合，也稱為共晶焊接，是具有可以產生共晶系統的中間金屬層的晶圓鍵合技術。混合鍵合，也稱為“金屬/介電混合鍵合”，可以是直接鍵合技術（例如，在不使用中間層的情況下在表面之間形成鍵合，例如焊料或黏合劑），其同時獲得金屬-金屬鍵合和介電-介電鍵合。

基板616的材料可以是矽、鍺、III-V半導體、碳化矽或矽覆絕緣基板，或其組合。在一些實施例中，第二基板616可包括矽（例如，單晶矽、多晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI），絕緣體上鍺（GOI），或其任何合適的組合。在一些實施例中，第二基板616是矽晶圓。

在一些實施例中，第一鈍化層614的厚度約介於100 Å至10μm之間。在一些實施例中，第一鈍化層614的厚度約介於100 Å至5000 Å之間。在一些實施例中，第一鈍化層614的厚度約介於1μm至10μm之間。

然後通過包括但不限於機械研磨（例如，拋光）、化學機械平坦化、濕式蝕刻和大氣下游電漿乾化學蝕刻等技術從背面減薄第一基板602。在一些實施例中，基板602的厚度約介於0.5μm和20μm之間。在一些實施例中，基板602的厚度約介於0.5μm和5μm之間。在一些實施例中，基板602的厚度約介於5μm和20μm之間。

在一些實施例中，在執行減薄製程之後，在第一基板402（基板602）的背面沉積第一鈍化層614。第一鈍化層614的材料可包括氧化物、氮化物、氮氧化物或其組合。在一些實施例中，第一鈍化層614包括氧化矽、氮化矽、氮氧化矽或其組合。第一鈍化層614可以通過一種或多種薄膜沉積製程形成，例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）或其組合。

參照圖3和圖7，方法300進行到步驟310，其中在第一鈍化層614和基板602中形成多個穿孔718。如圖7所示，穿孔718延伸穿過基板602的背面401和介電層404的一部分。在一些實施例中，穿孔718可與第一導電接觸506對準，並且第一導電接觸506從穿孔718暴露。在一些實施例中，用於形成穿孔718的製造方法包括形成多個孔垂直延伸穿過第一鈍化層614和基板602，所述多個孔使用包括但不限於微影、蝕刻、沉積絕緣層或其組合等技術形成。然後，在第二導電接觸的側壁和第一基板之間沉積絕緣層722，以形成絕緣襯墊。絕緣層722的材料可包括氧化物、氮化物、氮氧化物或其組合。在一些實施例中，絕緣層722包括氧化矽、氮化矽、氮氧化矽或其組合。絕緣層722可以通過一種或多種薄膜沉積方法形成，例如ALD、CVD、PVD或其組合。

參照圖3和圖8，方法300進行到步驟312，其中通過將導電材料設置到多個穿孔718中而在第一基板602的背面形成第二導電接觸824。如圖8所示，利用ALD、CVD、PVD，任何其他合適的方法或其組合，使導電材料填充穿孔718。用於填充穿孔718的導體材料可包括但不限於W、Co、Cu、Al、Sn、多晶矽、矽化物或其組合。在一些實施例中，其他導體材料也用於填充開口以用作阻擋層、黏附層及/或種子層。在一些實施例中，填充在穿孔718中的導電材料與第一導電接觸506電連接。在一些實施例中，穿孔718的直徑約介於0.3μm和5μm之間。在一些實施例中，穿孔718的直徑約介於0.3μm和1μm之間。在一些實施例中，穿孔718的直徑約介於1μm和5μm之間。

參照圖3和圖9，方法300進行到步驟314，其中導電佈線層926形成在第一基板的背面。如圖9所示，在第一基板602的背面沉積導電層並通過微影和蝕刻圖案化以形成導電佈線層926。導電佈線層926可以與第二導電接觸824形成電連接。在一些實施例中，導電佈線層926可以與第一導電接觸506、第一導電層510及/或第二基板616形成電連接。可以基於記憶體陣列裝置及/或周邊元件結構的內部結構的佈局來圖案化導電佈線層926，從而可以形成合適的互連結構。導電佈線層926可包括但不限於W、Co、Cu、Al、Ag、Sn、金屬矽化物或任何其他合適的材料。在一些實施例中，導電佈線層926位於半導體結構520的背面處的一個或多個BEOL互連層（未示出）之中或之上。

在一些實施例中，為了減小由導電佈線層926引起的半導體結構520的應力，導電佈線層926和半導體元件層508之間在垂直方向上的距離為至少約3μm。例如，半導體結構520的第一基板402和導電佈線層926下面的BEOL互連層的總和厚度可以是至少約3μm。在一些實施例中，導電佈線層926和半導體元件層508之間的垂直距離約介於3μm和10μm之間（例如，約3μm、約4μm、約5μm、約6μm、約7μm、約8μm、約9μm、約10μm，在由這些值中的任何值限定的下端上限定的任何範圍內，或在由這些值中的任何兩個限定的任何範圍內）。在一些實施例中，導電佈線層926可以完全與半導體結構520重疊。在一些實施例中，導電佈線層926可以部分地與半導體結構520重疊。

參照圖3和圖10，方法300進行到步驟316，其中第二鈍化層1028形成在半導體結構520的背面。如圖10所示，在導電佈線層926和第一鈍化層614上方的半導體結構520的背面沉積第二鈍化層1028。第二鈍化層1028的材料可包括氧化物、氮化物、氮氧化物或其組合。在一些實施例中，第二鈍化層1028包括氧化矽、氮化矽、氮氧化矽或其組合。第二鈍化層1028可以通過一種或多種薄膜沉積方法形成，例如ALD、CVD、PVD或其組合。可以基於記憶體陣列元件的內部結構及/或周邊元件結構的佈局來圖案化第二鈍化層1028，從而可以形成合適的互連結構。

在一些實施例中，3D記憶體元件還可以包括基板616上的周邊元件結構（未示出），其面對面地定位，其前側面向記憶體陣列結構。周邊元件可以包括用於促進3D記憶體元件操作的任何合適的數位、類比及/或混合訊號周邊電路。例如，周邊元件可以包括頁面緩衝器、解碼器（例如，行解碼器和列解碼器）、驅動器、電荷泵、電流或電壓參考或者電路中的任何主動或被動組件中的一個或多個（例如，電晶體、二極管、電阻器或電容器）。在一些實施例中，使用CMOS技術形成周邊元件。

在一些實施例中，提供了一種半導體元件的3D集成佈線結構，其中3D集成佈線結構通過上述任一實施例中描述的方法製成。在一些實施例中，半導體元件是3D記憶體元件。在一些實施例中，3D集成佈線結構包括具有多個接觸的記憶體元件層，以及第一導電層。在一些實施例中，多個接觸在一端連接到介電層並且在另一端連接到第一導電層。

根據本公開的各種實施例提供了用於形成3D集成佈線結構的方法和具有互連結構的半導體元件。所公開的形成3D集成佈線結構的方法可以包括在第一基板中形成介電層；形成在第一基板的正面上具有第一導電接觸的半導體結構；在所述第一基板的背面形成第二導電接觸，其中所述第二導電接觸延伸穿過所述介電層的背面並連接到所述第一導電接觸的第二端。因此，所公開的形成3D集成佈線結構的方法可以提供互連結構並且能夠通過厚半導體元件層佈線。

在一些實施例中，公開了一種用於形成3D集成佈線結構的方法。在第一基板中形成介電層。在第一基板的正面上形成半導體結構。半導體結構包括介電層上方的第一導電層和第一導電接觸。第一導電接觸的第一端連接到第一導電層，第一導電接觸的第二端延伸穿過介電層的正面。第二導電接觸形成在第一基板的背面。第二導電接觸延伸穿過介電層的背面並連接到第一導電接觸的第二端。

在一些實施例中，公開了一種具有3D集成佈線結構的結構。3D集成佈線結構可包括：第一基板，具有正面和背面;第一基板中的介電層；半導體結構，位於第一基板的正面上方，具有第一導電接觸；在第一基板的背面上的第二導電接觸，第二導電接觸延伸穿過介電層的背面並連接到第一導電接觸的第二端。在一些實施例中，半導體結構包括介電層上方的第一導電層和第一導電接觸。在一些實施例中，第一導電接觸的第一端連接到第一導電層，第一導電接觸的第二端延伸穿過介電層的正面。在一些實施例中，半導體結構是3D記憶體結構。

對特定實施例的上述說明將完全地展現本公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改及/或調整以用於各種應用，而不需要過度實驗，不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是出於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。

上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。

發明內容和摘要部分可以闡述發明人所設想的本公開的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附權利要求。

本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下權利要求書及其等同物來進行限定。

101‧‧‧晶圓

108‧‧‧通孔

110‧‧‧第一導電層（金屬層）

126‧‧‧金屬佈線層

208‧‧‧厚半導體元件層

210‧‧‧第一導電層

226‧‧‧金屬佈線層

300‧‧‧方法

302～316‧‧‧步驟

401‧‧‧背面

402‧‧‧第一基板

403‧‧‧正面

404‧‧‧介電層

405‧‧‧背面

407‧‧‧正面

412‧‧‧接觸區域

506‧‧‧第一導電接觸

508‧‧‧半導體元件層

510‧‧‧第一導電層

520‧‧‧半導體結構

602‧‧‧基板

614‧‧‧第一鈍化層

616‧‧‧第二基板

718‧‧‧穿孔

722‧‧‧絕緣層

824‧‧‧第二導電接觸

926‧‧‧導電佈線層

1028‧‧‧第二鈍化層

所附圖式已併入本文中並構成說明書的一部分，其例示出了本公開所揭露的實施例，並且與詳細說明一起進一步用於解釋本公開所揭露的原理，足以使所屬領域的技術人員能夠製作及使用本公開所揭露的內容。圖1示出了一種佈線方法。圖2示出了用於形成3D半導體結構的佈線方法。圖3是根據本公開的一些實施例的用於形成3D集成佈線結構的示例性佈線方法的流程圖。圖4A-10示出了根據本公開的一些實施例的用於形成3D集成佈線結構的示例性製造方法。以下，將參考附圖描述本公開的實施例。

Claims

一種形成3D集成佈線結構的方法，包含：在一第一基板中形成一介電層; 在所述第一基板的正面上形成一半導體結構，其中所述半導體結構包括在所述介電層上方的第一導電層和第一導電接觸，其中所述第一導電接觸的第一端連接到所述第一導電層，所述第一導電接觸的第二端延伸穿過所述介電層的正面；以及在所述第一基板的背面形成一第二導電接觸，其中所述第二導電接觸延伸穿過所述介電層的背面並連接到所述第一導電接觸的所述第二端。
如請求項1所述的方法，其中所述介電層的背面位於所述第一基板的正面和背面之間，並且所述介電層的正面與所述第一基板的正面相對於所述第一基板的背面位在相同高度；或者，所述介電層的背面位於所述第一基板的正面和背面之間，並且所述介電層的正面相對於所述第一基板的背面高於第一基板的正面；或者，所述介電層的背面與所述第一基板的正面高度相同，並且所述介電層的正面相對於所述第一基板的背面高於所述第一基板的正面。
如請求項1所述的方法，其中所述第一導電接觸的所述第二端形成在與所述介電層的正面相同的高度處，或者形成在所述介電層的正面和背面之間，或者形成在與所述介電層的背面相同的高度處。
如請求項1所述的方法，其中另包含在所述第二導電接觸的側壁和所述第一基板之間設置一絕緣層。
如請求項1所述的方法，其中另包含：在形成所述第二導電接觸之前，執行減薄製程以從所述第一基板的背面減小所述第一基板的厚度。
如權利要求5所述的方法，其中另包含在執行所述減薄製程之後在所述第一基板的背面上形成一第一鈍化層。
如請求項1所述的方法，其中另包含：將一第二基板與所述半導體結構鍵合，使得所述半導體結構夾在所述第一基板和所述第二基板之間。
如請求項7所述的方法，其中將所述第二基板與所述半導體結構鍵合包括鍵合製程，所述鍵合製程包括黏合劑鍵合、陽極鍵合、直接晶圓鍵合、共晶鍵合、混合鍵合或其組合。
如請求項1所述的方法，其中另包含在所述第一基板的背面形成一導電佈線層，其中所述導電佈線層電連接到所述第二導電接觸。
如請求項1所述的方法，其中形成所述半導體結構包括形成多個3D記憶體結構。
一種結構，包含：一第一基板，具有一正面和一背面；一介電層，在所述第一基板中；一半導體結構，位於所述第一基板的正面上，其中所述半導體結構包括所述介電層上方的第一導電層和第一導電接觸，其中所述第一導電接觸的第一端連接所述第一導電層，所述第一導電接觸的第二端延伸穿過所述介電層的正面；以及一第二導電接觸，在所述第一基板背面，其中所述第二導電接觸延伸穿過所述介電層的背面並連接到所述第一導電接觸的所述第二端。
如請求項11所述的結構，其中所述介電層的背面位於所述第一基板的正面和背面之間，並且所述介電層的正面與所述第一基板的正面相對於所述第一基板的背面位在相同高度；或者，所述介電層的背面位於所述第一基板的正面和背面之間，並且所述介電層的正面相對於所述第一基板的背面高於第一基板的正面；或者，所述介電層的背面與所述第一基板的正面高度相同，並且所述介電層的正面相對於所述第一基板的背面高於所述第一基板的正面。
如請求項11所述的結構，其中所述第一導電接觸的所述第二端形成在與所述介電層的正面相同的高度處，或者形成在所述介電層的正面和背面之間，或者形成在與所述介電層的背面相同的高度處。
如請求項11所述的結構，其中所述第一導電接觸和所述第二導電接觸包括銅、鋁、錫、鎢或其組合。
如請求項11所述的結構，其中另包含一絕緣層，在所述第二導電接觸的側壁和所述第一基板之間。
如請求項11所述的結構，其中所述第一基板包括在所述第一基板的背面上的一第一鈍化層。
如請求項11所述的結構，其中另包含連接到所述半導體結構的正面的第二基板，使得所述半導體結構夾在所述第一基板和所述第二基板之間。
如請求項11所述的結構，其中另包含在所述第一基板的背面的一導電佈線層，其中所述導電佈線層電連接到所述第二導電接觸。
如請求項11所述的結構，其中所述半導體結構包括多個3D記憶體結構。
如請求項19所述的結構，其中所述多個3D記憶體結構的厚度約介於1μm和50μm之間。