CN111326511A - 存储器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种存储器件及其制造方法。存储器件包括衬底；位于衬底第一表面上的电路结构，电路结构包括第一互连结构；沿第二表面向下延伸到达所述第一表面的至少一个通孔；位于衬底第二表面上方和所述通孔侧壁处的阻挡层；以及位于通孔中的第二导电层，阻挡层将第二导电层与衬底隔离，第二导电层与第一互连结构接触以形成导电通道，导电通道用于将存储器件与外部电路结构电连接。本申请通过直接在硅衬底上刻蚀并且将二氧化硅材料作为阻挡层以避免衬底与金属接触进而出现漏电现象，减少了工艺流程、节约了成本、并且可以得到与现有技术效果基本相同的硅通孔结构。
Description
技术领域
本发明涉及存储器技术，更具体地，涉及存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件。为了保证存储器件的位密度，在存储器件中引入硅通孔结构以实现阵列电路晶圆与外围电路晶圆之间的电连接。
目前，在制造存储器件时，形成硅通孔结构的制造工艺复杂，成本高。
期望进一步改进存储器件的结构及其制造方法，以简化制造存储器件的工艺流程。
发明内容
本发明的目的是提供一种改进的存储器件及其制造方法，简化了制造存储器件的工艺流程，降低了成本。
根据本发明的一方面，提供一种存储器件，包括：衬底；位于衬底第一表面上的电路结构，所述电路结构包括第一互连结构；沿所述衬底第二表面向下延伸且到达所述第一表面的至少一个通孔；位于所述通孔侧壁处的阻挡层；以及位于所述通孔中的第二导电层，所述阻挡层将所述第二导电层与所述衬底隔离，第二导电层与所述第一互连结构接触以形成导电通道，所述导电通道用于将所述存储器件与外部电路结构电连接。
优选地，所述阻挡层还位于所述衬底第二表面上方。
优选地，还包括：至少一个隔离槽，沿所述衬底第二表面并向下延伸到达所述衬底第一表面，所述隔离槽中填满所述阻挡层，相邻两个通孔之间至少设置一个所述隔离槽。
优选地，所述第二导电层与所述衬底的第二表面平齐。
优选地，所述第二导电层还包括位于所述阻挡层上方的部分。
优选地，所述第一互连结构贯穿所述电路结构并延伸至所述通孔中。
优选地，所述第一互连结构包括：第一导电层；以及绝缘层，所述绝缘层位于所述第一导电层与所述衬底之间。
优选地，所述第一导电层暴露于所述通孔中并与所述第二导电层接触以形成所述导电通道。
优选地，所述隔离槽的最大宽度小于所述通孔的最大宽度。
根据本发明的另一方面，提供一种制造存储器件的方法，包括：在衬底第一表面上形成包括第一互连结构的电路结构；沿所述衬底第二表面并向下延伸形成到达所述衬底第一表面的至少一个通孔；在所述通孔侧壁处形成阻挡层；以及在通孔中形成第二导电层，所述阻挡层将所述第二导电层与所述衬底隔离，其中，第二导电层与所述第一互连结构接触以形成导电通道，所述导电通道用于将所述存储器件与外部电路结构电连接。
优选地，还包括：在所述衬底第二表面上方形成阻挡层。
优选地，在沿所述第二表面并向下延伸形成到达所述第一表面的至少一个通孔的步骤中还包括：沿所述衬底第二表面并向下延伸形成到达所述衬底第一表面的至少一个隔离槽，相邻两个通孔之间至少设置一个所述隔离槽。
优选地，在所述衬底第二表面上方和所述通孔侧壁处形成阻挡层的步骤中还包括：在所述隔离槽中填满所述阻挡层。
优选地，在形成所述通孔之前还包括：将所述衬底翻转；在所述衬底的第二表面形成牺牲层；以及在所述牺牲层上形成光学掩膜，并按照所述光学掩膜在衬底中形成所述通孔。
优选地，在形成所述阻挡层之前还包括：将所述光学掩膜和所述牺牲层去除。
优选地，在通孔中形成第二导电层的步骤包括：沿所述通孔和所述衬底的第二表面淀积金属层；以及回刻蚀所述金属层以形成位于所述通孔中的第二导电层，所述第二导电层与所述衬底的第二表面平齐。
优选地，在通孔中形成第二导电层的步骤包括：沿所述通孔侧壁和所述衬底的第二表面淀积金属层以形成第二导电层。
优选地，所述隔离槽的最大宽度小于所述通孔的最大宽度。
优选地，贯穿所述电路结构并延伸至所述通孔中的第一互连结构，所述第一互连结构包括：第一导电层；以及绝缘层，所述绝缘层位于所述第一导电层与所述衬底之间。
优选地，所述第一导电层暴露于所述通孔中并与所述第二导电层接触以形成所述导电通道。
优选地，所述牺牲层为抗反射物质层。
本发明实施例提供的存储器件及其制造方法，直接在硅衬底上刻蚀并且将隔离槽中填充的材料作为阻挡层以避免衬底与金属接触进而出现漏电现象，减少了工艺流程、节约了成本、并且可以得到与现有技术效果基本相同的硅通孔结构，该存储器件中的硅通孔结构简单、可靠性高。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出根据本发明第一实施例提供的存储器件结构的截面示意图。
图2至图7示出根据本发明第二实施例的存储器件在制造过程中各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本申请的发明人注意到目前存储器件的制造工艺复杂，因而提出进一步改进的存储器件及其制造方法。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出根据本发明第一实施例提供的存储器件结构的截面示意图。
如图1所示，存储器件包括衬底101，衬底101包括彼此相对设置的第一表面和第二表面。在衬底101的第一表面上形成电路结构110(为清楚起见，图1中未详细示出该电路结构)，电路结构110例如为CMOS电路或者存储单元阵列或者CMOS电路与存储单元阵列堆叠的半导体结构，还包括贯穿电路结构110并延伸至衬底101的部分区域中的第一互连结构111。进一步地，以电路结构110为存储单元阵列为例，在衬底101的第一表面上形成栅叠层，之后沿栅叠层远离衬底101的表面向下延伸形成多个沟道柱(图中未示出)以及至少一个第一互连结构111。第一互连结构111靠近衬底101的一端沿衬底101的第一表面嵌入衬底101的部分区域，以在后续形成硅通孔结构时起到限位作用。其中，第一互连结构111包括绝缘层和第一导电层，绝缘层将第一导电层分别与电路结构110的栅叠层和衬底隔离。
位于衬底101的第二表面上并沿衬底101的第二表面向下延伸的硅通孔结构，硅通孔结构中包括至少一个通孔132，以及位于通孔132侧壁处的阻挡层122。通孔132中还包括贯穿衬底101且与第一互连结构111接触的第二导电层123，阻挡层122位于第二导电层123与衬底101之间。通孔132中暴露的第一导电层与第二导电层123接触以形成导电通道，用于将该半导体结构与外部电路结构之间实现电连接。
进一步地，第二导电层123覆盖位于通孔132中第一互连结构111中的第一导电层表面。第二导电层123包括铜、钨、钴或者其他导电材料。第一导电层包括铜、钨、钴或者其他导电材料。阻挡层122例如包括正硅酸乙酯、氧化硅、氮化硅等其他材料。
在其他的实施例中，阻挡层122还位于衬底101第二表面上。进一步地，第二导电层123还包括位于阻挡层122上方的部分。
在其他的实施例中，硅通孔结构中还包括至少一个隔离槽133，以及位于隔离槽133中的阻挡层122。
图2至图7示出根据本发明第二实施例的存储器件在制造过程中各个阶段的截面图。
其中，图2至图7示出了形成硅通孔结构以实现半导体结构与外部电路的电连接。该方法始于在衬底上形成电路结构的半导体结构上形成硅通孔结构。在该实施例中，衬底101例如可以是硅衬底、硅锗衬底，衬底101可以是晶圆或者外延层。
在图2中，将在衬底101上形成电路结构110的半导体结构翻转。具体地，该半导体结构包括衬底101、位于衬底101第一表面上的电路结构110、以及贯穿电路结构110的第一互连结构111。第一互连结构111为将该电路结构110与外部电路连接的导电结构。进一步地，以电路结构110为存储单元阵列为例，在衬底101的第一表面上形成栅叠层，之后沿栅叠层远离衬底101的表面向下延伸形成多个沟道柱(图中未示出)以及至少一个第一互连结构111。第一互连结构111靠近衬底101的一端沿衬底101的第一表面嵌入衬底101的部分区域，以在后续形成硅通孔结构时起到限位作用。其中，第一互连结构111包括绝缘层和第一导电层，绝缘层将第一导电层分别与电路结构110的栅叠层和衬底隔离。
其中，第一导电层例如包括铜、钨、钴或者其他导电材料，绝缘层优选地，在翻转该半导体结构后，沿衬底101的第二表面对衬底101进行减薄处理，之后例如采用机械抛光工艺对减薄后的衬底101与第一表面相对的第二表面进行处理，以得到平整的表面，利于后续制造流程的实施。减薄后的衬底101的厚度约为1.8微米。
接着，在图3中，在衬底101的与第一表面相对设置的第二表面上淀积一层牺牲层121，在牺牲层121上设置具有图案化的光学掩膜131。进一步地，牺牲层121在光刻前淀积可以增大光刻工艺窗口进而提高对光刻条宽度的控制。牺牲层121为有机或者无机的抗反射物质层，牺牲层121的厚度为600埃～1000埃，优选地，例如为670埃。光学掩膜131具有至少一个第一窗口141和至少一个第二窗口142，第一窗口141和第二窗口142的尺寸不同。
接着，在图4中，按照光学掩膜131光刻以在衬底101中形成至少一个通孔132和至少一个隔离槽133。具体地，通过光学掩膜131的窗口图案对该半导体结构进行光刻并在电路结构110表面停止，以根据光学掩膜131的第一窗口141图案光刻得到通孔132，通孔132的底部包括电路结构110的部分表面和第一互连结构111的至少部分。以及根据光学掩膜131的第二窗口142图案光刻得到隔离槽133，隔离槽133贯穿衬底101。在替代的实施例中，隔离槽133例如仅贯穿衬底101的部分区域而未到达衬底101的第一表面。
其中，通孔132与隔离槽133的形状可以为长方体或者圆柱体等等，通孔132的最大宽度例如为780nm，隔离槽133的最大宽度例如为180nm。其中，相邻两个通孔132之间至少设置有一个隔离槽133。
进一步地，光刻完成后，去除光学掩膜131以及位于衬底101第二表面上方的牺牲层121。
接着，在图5中，沿衬底101的第二表面淀积阻挡层122。进一步地，阻挡层122包括形成在衬底101第二表面上方的第一部分、填充隔离槽133的第二部分、以及位于通孔132侧壁上和底部上方的第三部分。阻挡层122的第一部分的厚度为1000埃～4000埃，阻挡层122的第二部分填满整个隔离槽133，阻挡层122的第三部分中位于通孔132侧壁上的部分的厚度约为0.15微米。阻挡层122起到隔离作用，以避免金属扩散至衬底中出现漏电现象，进而提升了该半导体器件的稳定性。
其中，阻挡层122例如包括正硅酸乙酯、氧化硅、氮化硅等其他材料，本实施例中阻挡层122为氧化硅层。
接着，在图6中，沿通孔132对上述该半导体器件进行选择性刻蚀，以使得第一互连结构111中的第一导电层的部分暴露在通孔132中。具体地，沿通孔132进行选择性蚀刻并在电路结构110表面停止以去除位于通孔132底部的阻挡层122，进而将第一互连结构111中的第一导电层的部分暴露在通孔132中，以在后续过程中使得该半导体器件与外部电路结构实现电连接。该步骤之后，第一互连结构111的部分区域位于通孔132靠近衬底101第一表面的底部。
接着，在图7中，沿通孔132以及衬底101的第二表面形成第二导电层123以得到一种存储器件。具体地，沿衬底101的第二表面和通孔132淀积第二导电层123，第二导电层123包括位于衬底101第二表面上方的第一部分和位于通孔132中的第二部分，其中，第二导电层123的第二部分填满通孔132以与第一互连结构111的第一导电层接触并实现电连接。第二导电层123包括铜、钨、钴或者其他导电材料，在本实施例中，第二导电层123包括钨。
在其他的实施例中，还包括以下步骤，如图1所示，回刻蚀第二导电层123以去除第二导电层123的第一部分以及第二部分中的至少部分以得到另一种存储器件。刻蚀后的第二导电层123仅保留位于通孔132中的第二部分的至少部分，即，第二导电层123位于通孔132内部且未与衬底101第二表面平齐。该第二导电层123与第一互连结构中的第一导电层接触以形成该半导体结构与外部电路结构连接的导电通道。
在替代的实施例中，还包括以下步骤，去除位于衬底101第二表面上方的阻挡层122以得到另一种存储器件。
本申请提供的存储器件的制造方法，直接在硅衬底上刻蚀并且将隔离槽中填充的材料作为阻挡层以避免衬底与金属接触进而出现漏电现象，减少了工艺流程、节约了成本、并且可以得到与现有技术效果基本相同的硅通孔结构。
本申请还提供了按照上述制造方法得到的存储器件，该存储器件中的硅通孔结构简单、可靠性高。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (21)
1.一种存储器件，其中，包括：
衬底；
位于衬底第一表面上的电路结构，所述电路结构包括第一互连结构；
沿所述衬底第二表面向下延伸且到达所述第一表面的至少一个通孔；
位于所述通孔侧壁处的阻挡层；以及
位于所述通孔中的第二导电层，所述阻挡层将所述第二导电层与所述衬底隔离，
其中，第二导电层与所述第一互连结构接触以形成导电通道，所述导电通道用于将所述存储器件与外部电路结构电连接。
2.根据权利要求1所述的3D存储器件，其中，所述阻挡层还位于所述衬底第二表面上方。
3.根据权利要求1所述的存储器件，其中，还包括：
至少一个所述隔离槽，沿所述衬底第二表面并向下延伸到达所述衬底第一表面，所述隔离槽中填满所述阻挡层，相邻两个通孔之间至少设置一个所述隔离槽。
4.根据权利要求1所述的存储器件，其中，所述第二导电层与所述衬底的第二表面平齐。
5.根据权利要求2所述的存储器件，其中，所述第二导电层还包括位于所述阻挡层上方的部分。
6.根据权利要求1所述的存储器件，其中，所述第一互连结构贯穿所述电路结构并延伸至所述通孔中。
7.根据权利要求6所述的存储器件，其中，所述第一互连结构包括：
第一导电层；以及
绝缘层，所述绝缘层位于所述第一导电层与所述衬底之间。
8.根据权利要求7所述的存储器件，其中，所述第一导电层暴露于所述通孔中并与所述第二导电层接触以形成所述导电通道。
9.根据权利要求3所述的存储器件，其中，所述隔离槽的最大宽度小于所述通孔的最大宽度。
10.一种存储器件的制造方法，其中，包括：
在衬底第一表面上形成包括第一互连结构的电路结构；
沿所述衬底第二表面并向下延伸形成到达所述衬底第一表面的至少一个通孔；
在所述通孔侧壁处形成阻挡层；以及
在通孔中形成第二导电层，所述阻挡层将所述第二导电层与所述衬底隔离，
其中，第二导电层与所述第一互连结构接触以形成导电通道，所述导电通道用于将所述存储器件与外部电路结构电连接。
11.根据权利要求10所述的方法，其中，还包括：
在所述衬底第二表面上方形成阻挡层。
12.根据权利要求10所述的方法，其中，在沿所述第二表面并向下延伸形成到达所述第一表面的至少一个通孔的步骤中还包括：
沿所述衬底第二表面并向下延伸形成到达所述衬底第一表面的至少一个隔离槽，相邻两个通孔之间至少设置一个所述隔离槽。
13.根据权利要求12所述的方法，其中，在所述衬底第二表面上方和所述通孔侧壁处形成阻挡层的步骤中还包括：
在所述隔离槽中填满所述阻挡层。
14.根据权利要求10所述的方法，其中，在形成所述通孔之前还包括：
将所述衬底翻转；
在所述衬底的第二表面形成牺牲层；以及
在所述牺牲层上形成光学掩膜，并按照所述光学掩膜在衬底中形成所述通孔。
15.根据权利要求10所述的方法，其中，在形成所述阻挡层之前还包括：
将所述光学掩膜和所述牺牲层去除。
16.根据权利要求10所述的方法，其中，在通孔中形成第二导电层的步骤包括：
沿所述通孔和所述衬底的第二表面淀积金属层；以及
回刻蚀所述金属层以形成位于所述通孔中的第二导电层，所述第二导电层与所述衬底的第二表面平齐。
17.根据权利要求11所述的方法，其中，在通孔中形成第二导电层的步骤包括：
沿所述通孔侧壁和所述衬底的第二表面淀积金属层以形成第二导电层。
18.根据权利要求12所述的方法，其中，所述隔离槽的最大宽度小于所述通孔的最大宽度。
19.根据权利要求10所述的方法，其中，贯穿所述电路结构并延伸至所述通孔中的第一互连结构，所述第一互连结构包括：
第一导电层；以及
绝缘层，所述绝缘层位于所述第一导电层与所述衬底之间。
20.根据权利要求19所述的方法，其中，所述第一导电层暴露于所述通孔中并与所述第二导电层接触以形成所述导电通道。
21.根据权利要求14所述的方法，其中，所述牺牲层为抗反射物质层。
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|---|---|---|---|
| CN202010156030.7A CN111326511A (zh) | 2020-03-09 | 2020-03-09 | 存储器件及其制造方法 |
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| CN111326511A true CN111326511A (zh) | 2020-06-23 |
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- 2020-03-09 CN CN202010156030.7A patent/CN111326511A/zh active Pending
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