KR20070017656A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자분리막 형성을 위한 패드 질화막 및 소자분리용 산화막을 다마신 게이트 형성을 위한 증착 물질로 사용하여 물질의 추가 증착 없이 다마신 게이트를 형성하여 공정을 단순화시키며, 랜딩 플러그 콘택 영역 형성시 마스크 및 건식 식각 공정 대신 선택비가 큰 습식 식각 공정으로 진행하여 랜딩 플러그 콘택과 게이트 간의 쇼트 문제를 방지하는 기술을 나타낸다.
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2k는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자분리막 형성을 위한 패드 질화막 및 소자 분리 산화막을 다마신 게이트 형성을 위한 증착 물질로 사용하여 물질의 추가 증착 없이 다마신 게이트의 형성이 가능하여 공정을 단순화시키며, 랜딩 플러그 콘택 영역 형성시 마스크 및 건식 식각 공정 대신 선택비가 큰 습식 식각 공정으로 진행하여 랜딩 플러그 콘택과 게이트 간의 쇼트 문제를 방지하는 기술을 나타낸다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 소자분리막(3) 및 활성 영역(1)이 구비된 반도체 기판 상 부에 리세스 게이트 영역을 정의하는 감광막 패턴(5)을 형성한다.
도 1b를 참조하면, 감광막 패턴(5)을 마스크로 활성 영역(1)을 소정 깊이 식각하여 리세스 게이트 영역(6)을 형성하고 감광막 패턴(5)를 제거한다.
도 1c를 참조하면, 리세스 게이트 영역(6)을 매립하는 게이트 도전층(7,9) 및 하드마스크층(11)의 적층구조를 형성한다. 다음에, 상기 적층구조를 식각하여 게이트를 형성하고 측벽에 스페이서(13)를 형성하여 리세스 게이트 전극을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 리세스 게이트 영역과 게이트 간의 오정렬이 발생하여 좌/우 셀의 특성이 부적당하게 되며 게이트 형성 공정 이후에 절연물질을 형성하고, 마스크 및 건식 식각 공정을 수행하여 랜딩 플러그 콘택을 형성하게 되는데 상기 식각 공정상의 문제로 인하여 랜딩 플러그 콘택과 게이트 간에 쇼트가 발생하는 문제점이 있다.
또한, 다마신 형성 공정을 수행하여 게이트를 형성하는 경우 소자분리막을 형성한 후에 다마신 공정을 위한 물질을 추가 증착하여야 하므로 공정이 복잡해지는 문제점이 있다.
상기 문제점을 해결하기 위하여, 소자분리막 형성을 위한 패드 질화막 및 소자분리 산화막을 다마신 게이트 형성을 위한 증착 물질로 사용하여 물질의 추가 증착 없이 다마신 게이트를 형성하여 공정을 단순화시키며, 랜딩 플러그 콘택 영역 형성시 마스크 및 건식 식각 공정 대신 선택비가 큰 습식 식각 공정으로 진행하여 랜딩 플러그 콘택과 게이트 간의 쇼트 문제를 방지하는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
(a) 반도체 기판 상부에 패드 산화막 및 패드 질화막의 적층구조를 형성하는 단계와,
(b) 상기 적층구조 및 소정 두께의 반도체 기판을 식각하여 소자 분리 영역을 형성하는 단계와,
(c) 상기 소자 분리 영역을 매립하는 산화막을 전면에 형성하고, 게이트 마스크를 이용하여 상기 반도체 기판을 노출시키는 다마신 게이트 영역을 형성하는 단계와,
(d) 상기 구조물 측벽에 스페이서를 형성하는 단계와,
(e) 상기 스페이서를 마스크로 반도체 기판을 소정 깊이 식각하여 리세스 게이트 영역을 형성하는 단계와,
(f) 상기 리세스 게이트 영역을 포함하는 반도체 기판 전면에 게이트 산화막을 형성하는 단계;
(g) 상기 다마신 게이트 영역을 매립하는 게이트 물질층 및 하드마스크층을 형성하고 패드 질화막을 노출시키는 평탄화 식각 공정을 수행하는 단계와,
(h) 상기 패드 질화막 및 패드 산화막을 제거하고 이를 매립하는 랜딩 플러그를 형성하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2k는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(15) 및 패드 질화막(20)을 형성한다.
여기서, 패드 질화막(20)은 후속 공정시 형성될 게이트의 높이 만큼 형성하는 것이 바람직하다.
도 2b를 참조하면, 소자 분리 영역을 정의하는 감광막 패턴(미도시)를 형성하고, 감광막 패턴(미도시)를 마스크로 반도체 기판(10)을 소정 깊이 식각하여 소자 분리용 트렌치(미도시)를 형성한다.
다음에, 상기 트렌치(미도시)를 매립하는 소자 분리 산화막(30)을 형성한다. 이때, 소자 분리 산화막(30)은 상기 트렌치(미도시)를 포함하는 반도체 기판(10)의 전체 표면 상부에 형성하여 패드 질화막(20) 상부에도 소정 두께 형성되도록 하는 것이 바람직하다.
도 2c를 참조하면, 게이트 마스크를 이용하여 상기 반도체 기판을 노출시키는 다마신 게이트 영역(35)을 형성한다. 다음에, 다마신 게이트 영역(35)을 포함하는 전체 표면 상부에 일정 두께의 스페이서 물질층(미도시)을 형성한다.
여기서, 스페이서 물질층(미도시)은 산화막으로 형성하는 것이 바람직하다.
도 2d를 참조하면, 전면 식각 공정으로 소자 분리 산화막(30) 및 반도체 기판(10) 상부의 스페이서 물질층(미도시)을 제거하여 상기 구조물 측벽에만 스페이서(45)를 형성한다.
도 2e를 참조하면, 스페이서(45)를 마스크로 반도체 기판(10)의 활성영역을 소정 깊이 식각하여 리세스 게이트 영역(50)을 형성한다. 이때, 리세스 게이트 영역(50)을 형성하는 공정에서 소자 분리 산화막(30)도 일부 식각되는데, 식각 선택비 차이로 인하여 리세스 게이트 영역(50)보다 깊이 형성되지 않는 것이 바람직하다.
도 2f를 참조하면, 리세스 게이트 영역(50)을 포함하는 반도체 기판(10) 전면에 게이트 산화막(미도시) 및 게이트 물질층(55)을 형성한 후 전면 식각 공정을 수행하여, 게이트 물질층(55)의 상부를 소정 두께 제거한다.
이때, 게이트 물질층(55)은 패드 질화막(20) 보다 낮은 높이까지 제거되는 것이 바람직하다.
도 2g를 참조하면, 제거된 게이트 물질층(55) 상부 및 반도체 기판(10) 전면에 하드마스크층(60)을 형성한다.
도 2h를 참조하면, 패드 질화막(20)이 노출될때까지 평탄화 식각 공정을 수행한다.
이때, 게이트 물질층(55) 상부에 일정 두께의 하드마스크층(60)이 남겨지는 것이 바람직하다.
도 2i를 참조하면, 반도체 기판(10) 상부에 노출된 패드 질화막(20) 및 패드 산화막(15)을 제거하여 랜딩 플러그 콘택홀(65)을 형성한다. 상기 제거 공정은 인산 용액을 사용한 습식 식각 공정인 것이 바람직하며, 패드 산화막(15)이 남는 경우 별도의 패드 산화막(15) 제거 공정을 더 실시하는 것이 바람직하다.
도 2j 및 도 2k를 참조하면, 폴리실리콘층으로 랜딩 플러그 콘택홀(65)을 매립하고 평탄화 식각 공정을 수행하여 랜딩 플러그(75)를 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 소자분리막 형성을 위한 패드 질화막 및 소자분리용 산화막을 다마신 게이트를 형성하기 위한 증착 물질로 사용하여 물질의 추가 증착 없이 다마신 게이트를 형성하여 공정이 단순화되는 효과가 있다.
또한, 랜딩 플러그 콘택 영역 형성시 마스크 및 건식 식각 공정 대신 선택비가 큰 습식 식각 공정으로 진행하여 랜딩 플러그 콘택과 게이트 간의 쇼트 문제가 개선되고 공정이 단순화되고 비용이 절감되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- (a) 반도체 기판 상부에 패드 산화막 및 패드 질화막의 적층구조를 형성하는 단계;(b) 상기 적층구조 및 소정 두께의 반도체 기판을 식각하여 소자 분리 영역을 형성하는 단계;(c) 상기 소자 분리 영역을 매립하는 산화막을 전면에 형성하고, 게이트 마스크를 이용하여 상기 반도체 기판을 노출시키는 다마신 게이트 영역을 형성하는 단계;(d) 상기 구조물 측벽에 스페이서를 형성하는 단계;(e) 상기 스페이서를 마스크로 반도체 기판을 소정 깊이 식각하여 리세스 게이트 영역을 형성하는 단계;(f) 상기 리세스 게이트 영역을 포함하는 반도체 기판 전면에 게이트 산화막을 형성하는 단계;(g) 상기 리세스 게이트 영역을 매립하는 게이트 물질층 및 하드마스크층을 형성하고 패드 질화막을 노출시키는 평탄화 식각 공정을 수행하는 단계; 및(h) 상기 패드 질화막 및 패드 산화막을 제거하고 이를 매립하는 랜딩 플러그를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 (e) 단계에서 리세스 게이트 영역 형성시 상기 소자 분리 산화막도 일부 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 리세스 게이트 영역은 소자 분리 영역 보다 활성 영역에서 더 깊게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 (d) 단계의 스페이서는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 (g) 단계의 패드 질화막 제거 공정은 인산을 이용한 습식 식각 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 패드 질화막 제거 공정은 상기 패드 산화막이 남는 경우 별도의 패드 산화막 제거 공정을 더 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 (e) 단계는 상기 리세스 게이트 영역의 반도체 기판 표면에 게이트 절연막 형성 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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