KR20060089080A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 채널을 계단형 프로파일로 형성함에 따라 수직 채널 반도체 소자의 트렌치 소자분리막에 발생하는 EFH 단차 개선을 통하여 게이트 프로파일이 기울어지는 현상을 억제시키는 이점이 있다.
이를 위해 본 발명은 반도체 기판에 활성영역을 한정하는 트렌치 소자분리막을 형성하는 단계; 반도체 기판 및 트렌치 소자분리막 위에 활성영역의 일부와 인접하는 트렌치 소자분리막의 일부를 노출시키는 스텝게이트 마스크막 패턴을 형성하는 단계; 스텝게이트 마스크막 패턴을 식각마스크로 활성영역 및 트렌치 소자분리막의 노출부분을 식각하여 트렌치를 형성하는 단계; 스텝게이트 마스크막 패턴을 제거하는 단계; 트렌치를 갖는 결과물 전면에 트렌치에 의해 상부로 돌출되는 트렌치 소자분리막을 노출시키는 마스크막 패턴을 형성하는 단계; 마스크막 패턴을 식각마스크로 한 식각공정으로 트렌치 소자분리막의 노출부분을 식각하여 식각된 트렌치 소자분리막의 상부면이 트렌치의 바닥면과 같은 단차를 갖도록 하는 단계; 및 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
수직, 계단형, BARC, EFH
Description
도 1은 종래 기술에 의해 형성된 게이트 패턴을 나타낸 SEM 사진이다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
20 : 반도체 기판 21 : 트렌치 소자분리막
22 : 패드 산화막 23 : 제 1BARC 막
24 : 스텝게이트 마스크막 패턴 25 : 트렌치
26 : 제 2BARC막 27 : 마스크막 패턴
A : 개방영역
F : Effective field-oxide hight(EFH)
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 채널을 계단형 프로파일로 형성함에 따라 수직 채널 반도체 소자의 트렌치 소자분리막에 발생하는 EFH 단차 개선을 통하여 게이트 프로파일이 기울어지는 현상을 개선하는 방법에 관한 것이다.
반도체 집적회로에 있어서 메모리 용량의 증가 현상에 따라 단위 면적당 소자의 집적도를 늘리기 위하여 소자의 밀도를 높여야 하는데, 이러한 소자의 밀도는 소자 개개의 크기를 줄이고 소자간 간격을 좁힘으로써 가능하다. 그러나 상기 방법은 디자인 룰의 감소를 가져오게 되어 이에 따라 여러 가지 문제를 유발하고 있다.
특히, 일반적인 구조인 수평 채널 반도체 소자의 크기를 축소할 경우 채널의 길이가 짧아진다. 소자의 채널의 길이가 짧아지게 되면 단채널 효과(short channel effect) 및 DIBL(Drain Induced Barrier Lower)효과가 증가하는 문제가 발생한다. 이에 따라 종래와 같은 수평 채널 반도체 소자에서는 유효 채널 길이 영역을 확보하기가 점점 어려워지게 된다. 따라서 이러한 구조적 한계를 극복하기 위하여, 통상의 수평 채널 반도체 소자의 활성영역 양쪽의 일정부분을 수백 Å정도 건식식각 방법으로 리세스 시킴으로서 하부면, 수직면 및 상부면을 포함하는 계단형 프로파일을 형성하여 유효 채널 길이가 길어지는 반도체 소자로 바꿈으로써 소자의 집적도를 높이고자 하는 연구가 제안되고 있다.
그러나 이와 같이 채널이 계단식으로 형성되는 수직 채널 반도체 소자를 형성하기 위해, 활성영역(Active)및 소자분리영역이 정의된 반도체 기판에서 활성영역 및 소자분리영역의 트렌치 소자분리막의 일부를 식각하는 경우, 식각되지 않은 트렌치 소자분리막의 일부 영역에 단차가 발생하는데 이러한 단차를 'Effective FOX Hight'(이하 EFH라고 함)라 한다. 이러한 EFH가 발생하게 되면 이후에 게이트 식각 및 이후의 게이트 산화막 및 셀 스페이서 질화막 등을 증착하는 과정에서 열적 스트레스에 의해 게이트 프로파일이 기울어지게 되는 문제가 발생한다. 그러면 도 1을 참조하여 상기 채널이 계단식으로 형성됨에 따라 게이트 프로파일이 기울어지게 되는 문제점을 설명하기로 한다. 도 1은 종래 기술에 의해 형성된 게이트 패턴을 나타낸 SEM 사진이다.
도 1에 도시된 바와 같이, 상기 종래 기술에 의해 게이트를 형성하면 식각되지 않은 트렌치 소자분리막(101)의 일부 영역과 상기 계단형 프로파일의 하부면, 즉 식각된 일부의 트렌치 소자분리막(101) 및 활성 영역(100)의 스토리지 노드부(102)간에 단차(EFH)(103)를 가지게 된다. 이러한 단차(EFH)를 갖게 되면 스토리지 노드쪽 게이트의 프로파일이 기울어지게 되어 이후 층간절연막을 증착시 게이트와 게이트 사이의 갭 필링(Gap filling)이 어려워진다. 이에 따라 상기 층간절연막을 증착시 보이드(Void)가 발생하게 되고, 랜딩플러그 콘택(Landing Plug Contact)이 개방되지 않는 불량을 일으키게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 채널을 계단형 프로파일로 형성함에 따라 수직 채널 반도체 소자의 트렌치 소자분리막에 발생하는 EFH 단차의 개선을 통하여 게이트 프로파일이 기울어지는 현상을 억제 하도록 하는 반도체 소자의 제조방법을 제공하는데 있다.
상기와 같은 기술적 과제를 해결하기 위하여, 본 발명은 반도체 기판에 활성영역을 한정하는 트렌치 소자분리막을 형성하는 단계; 상기 반도체 기판 및 트렌치 소자분리막 위에 상기 활성영역의 일부와 인접하는 트렌치 소자분리막의 일부를 노출시키는 스텝게이트 마스크막 패턴을 형성하는 단계; 상기 스텝게이트 마스크막 패턴을 식각마스크로 상기 활성영역 및 트렌치 소자분리막의 노출부분을 식각하여 트렌치를 형성하는 단계; 상기 스텝게이트 마스크막 패턴을 제거하는 단계; 상기 트렌치를 갖는 결과물 전면에 상기 트렌치에 의해 상부로 돌출되는 트렌치 소자분리막을 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 트렌치 소자분리막의 노출부분을 식각하여 식각된 트렌치 소자분리막의 상부면이 상기 트렌치의 바닥면과 같은 단차를 갖도록 하는 단계; 및 상기 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
본 발명에 있어서, 상기 마스크막 패턴을 제거하는 단계 후에 반도체 기판의 전면에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 위에 게이트 스택을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한 상기 스텝게이트 마스크막 패턴을 형성하기 전에 상기 트렌치 소자분리막 및 활성영역 위에 제 1하부반사방지막을 형성하는 단계를 더 포함하는 것을 특 징으로 한다.
또한, 상기 마스크막 패턴을 형성하기 전에 상기 트렌치를 갖는 결과물 전면에 제 2하부반사방지막을 증착하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 트렌치는 250 내지 550Å 의 깊이를 갖도록 하는 것이 바람직하다.
또한, 상기 마스크막 패턴을 이용하여 상기 트렌치 소자분리막의 노출부분을 식각하는 단계는 습식식각법을 사용하여 수행하는 것을 특징으로 한다.
또한, 상기 마스크막 패턴은 문턱전압 조절 이온주입을 위한 스크린 산화막의 증착하기 전에 형성하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2a내지 도 2h는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 도면이다.
먼저 도 2a에 도시한 바와 같이, 반도체 기판(20) 위에 패드 산화막(22) 및 패드 질화막(도시하지 않음)을 형성하고, 소자분리영역을 정의하는 식각마스크로 상기 반도체 기판(20)을 식각하여 트렌치(도시하지 않음)를 형성한다. 계속하여 트렌치 내부를 산화막으로 매립한 후, 화학적기계적연마(Chemical Mechanical Polishing: CMP)를 실시하고 패드 질화막을 제거한다. 그러면 반도체 기판(20)에 트렌치 소자분리막(21)이 형성되어 활성영역(X) 및 소자분리영역(Y)이 정의된다.
그리고 도 2b에 도시한 바와 같이, 활성영역(X)과 소자분리영역(Y)이 정의된 반도체 기판(20)위에 반사방지막으로 제 1하부반사방지막(Bottom Anti-Reflection Coating: BARC 이하 BARC라 칭한다.)(23)을 증착하고, 감광막을 도포한 후 패터닝하여 활성영역의 일부와 인접하는 트렌치 소자분리막(21)의 일부를 노출시키는 스텝게이트 마스크막 패턴(24)을 형성한다.
여기서 제 1BARC막(23)은 스텝게이트 마스크막 패턴(24)의 개방영역(A)을 현상(Develop)하는 데에 사용되는 광의 광학적 반사를 최소화할 목적으로 이용한다. 제 1BARC막(23)은 유기성분 또는 무기성분으로 형성할 수 있으며 본 발명에서는 유기성분의 BARC를 이용하는 것이 바람직하다. 이러한 유기성분의 하부반사방지막은 바인더 폴리머(Binder Polymer), 다이(Dye), 첨가제등으로 구성되고, 감광막과 같은 탄소(C), 수소(H), 산소(0)등의 성분을 가지며 점도가 높은 특성이 있다. 그리고 BARC에 따라 황(S)이 포함되어 있기도 한다.
그 다음 도 2c에 도시한 바와 같이, 스텝게이트 마스크막 패턴(24)을 식각 마스크로 제 1BARC막(23)을 식각하여 활성영역(X)의 상부가 드러나도록 한다. 이어서 제 1BARC막(23)의 식각으로 노출된 상기 활성영역(X) 및 이와 인접하는 트렌치 소자분리막(21)의 노출부분을 식각하여 트렌치(25)를 형성하고 스텝게이트 마스크막 패턴(24)은 제거한다. 여기서 트렌치(25)는 250-550Å 의 깊이를 갖도록 한다. 그러면 반도체 기판(20)에는 바닥면(B)과 수직면(C) 및 상부면(D)을 포함하는 계단형 프로파일이 형성되고, 상기 수직면(C)은 이후 채널이온주입 공정을 통하여 수직 채널 영역이 된다.
또한 스텝게이트 마스크막 패턴(24)으로 개방되지 않은 영역(E)에는, 트렌치 소자분리막(21)의 단차, 즉 EFH(Effective Field Hight)(F)가 발생한다. 이때, 제 1BARC막(23)의 식각은 플라즈마를 통한 건식식각을 이용하는데 아르곤(Ar) 또는 다른 비활성 가스와 함께 브롬화수소(HBr), CO₂ 및 O₂를 포함하는 플라즈마 가스로 제공되는 화합물을 이용할 수 있다.
그리고 도 2d에 도시한 바와 같이, 채널이 계단식으로 형성된 반도체 기판(20)에 제 2BARC막(26)을 증착하고, 감광막을 도포 및 패터닝하여 마스크막 패턴(27)을 형성한다. 여기서 마스크막 패턴(27)은 상기 트렌치(25)에 의해 상부로 돌출되는 트렌치 소자분리막(21)을 노출하여 트렌치 소자분리막(21)의 단차(EFH) 부분(F)을 식각해 계단형 프로파일의 바닥면(B)과 동일한 높이로 형성하기 위한 것이다. 이때, 마스크막 패턴(27)은 트렌치 소자분리막(21) 형성 후 문턱전압 조절 이온주입을 위한 스크린 산화막을 증착하기 이전에 형성할 수 있다.
그 다음 도 2e에 도시한 바와 같이, 마스크막 패턴(27)을 식각마스크로 마스크막 패턴(27)의 양 측면에 위치한 제 2BARC막(26)을 식각하여 단차(EFH)(F)가 있는 트렌치 소자분리막(21)을 노출한다. 이어서 노출된 트렌치 소자분리막의 단차(F)를 식각하면 식각된 트렌치 소자분리막(21)의 상부면이 상기 트렌치의 바닥면과 같은 단차를 갖게 된다. 여기서 제 2BARC막(26)의 식각은 플라즈마를 통한 건식식각을 이용하는데 아르곤(Ar) 또는 다른 비활성 가스와 함께 브롬화수소(HBr), CO₂ 및 O₂를 포함하는 플라즈마 가스로 제공되는 화합물을 이용할 수 있다.
또한 트렌치 소자분리막의 단차(EFH)(F)를 제거하기 위한 식각은 HF 와 NH₄F 용액을 섞어서 희석시킨 BOE(Buffered Oxide Etchant) 용액 등의 식각 용액을 이용한 습식식각 공정을 이용하여 등방성 식각을 실시한다.
그리고 도 2f에 도시한 바와 같이, 트렌치 소자분리막(27)을 제거하고 이어서 계단형 프로파일을 포함하는 반도체 기판(20)의 전면에 게이트 산화막(28)을 성장시킨 후, 도전막(29)과 마스크용 절연막(30), 감광막(도시하지 않음)을 순차적으로 적층한다. 이어서, 사진식각 공정을 이용하여 게이트 영역을 정의하도록 감광막을 패터닝하여 감광막 패턴(31)을 형성한다.
그리고 도 2g에 도시한 바와 같이, 감광막 패턴(31)을 식각 마스크로 마스크용 절연막(30)과 도전막(29)을 식각하여 게이트 전극(32)을 형성한다. 한편 게이트 전극(32)을 형성하면, 게이트 전극(32)의 측벽 부분에서는 도전막(29)이 노출된다. 이에 따라 후속하는 습식 공정시 게이트 전극(32)은 식각성 용액에 손상을 입을 염려가 있고, 또한 이후 형성될 게이트 스페이서용 절연막과 도전막 사이에 밀착성이 약해 들뜸(lifting)현상이 발생할 수 있다.
그리하여 도 2h에 도시한 바와 같이, 게이트 산화막(28)의 상부와 도전막(29)의 측벽을 산화시키는 공정을 실시하여 산화막(33) 예컨대, 게이트 폴리 산화막 등을 더 형성함으로써 이를 방지할 수 있다. 이어서 게이트 스페이서용 절연막(34)을 증착한다. 여기서 마스크용 절연막(30) 및 게이트 스페이서용 절연막(34)은 산화막 또는 질화막을 이용할 수 있다.
그 다음 도 2i에 도시한 바와 같이, 게이트 스페이서용 절연막(34)에 이방성 식각을 실시하여 게이트 스페이서(35)를 형성한 후, 소오스/드레인 형성을 위하여 이온주입 공정을 시행하면 실리콘 기판(20)의 하부 영역에 고농도의 소오스/드레인 정션 영역(36)이 형성된다. 정션 영역을 형성하기 위한 이온주입 공정에서 사용되는 이온은 NMOS에서는 인(P) 또는 비소(As)등이고, PMOS에서는 붕소(B) 또는 BF₃등이다.
즉 본 발명에 따른 반도체 제조방법은 채널을 계단형 프로파일로 형성함에 따라 트렌치 소자분리막에 발생하는 EFH 단차를 상기 트렌치 소자분리막에 습식식각 공정을 실시하여 상기 트렌치 소자분리막을 상기 계단형 프로파일의 하부면과 동일한 높이로 형성함으로써 게이트 프로파일이 기울어지는 현상을 억제할 수 있어 층간절연막의 보이드 문제와 이후에 랜딩플러그 콘택이 개방되지 않는 불량을 개선할 수 있다.
상술한 바와 같이, 본 발명은 채널을 계단형 프로파일으로 형성함에 따라 수직 채널 반도체 소자의 트렌치 소자분리막에 발생하는 EFH 단차 개선을 통하여 게이트 프로파일이 기울어지는 현상을 억제할 수 있어 층간절연막의 보이드 문제와 랜딩플러그 콘택이 개방되지 않는 불량 개선으로 소자의 수율 향상을 개선할 수 있다.
Claims (7)
- 반도체 기판에 활성영역을 한정하는 트렌치 소자분리막을 형성하는 단계;상기 반도체 기판 및 트렌치 소자분리막 위에 상기 활성영역의 일부와 인접하는 트렌치 소자분리막의 일부를 노출시키는 스텝게이트 마스크막 패턴을 형성하는 단계;상기 스텝게이트 마스크막 패턴을 식각마스크로 상기 활성영역 및 트렌치 소자분리막의 노출부분을 식각하여 트렌치를 형성하는 단계;상기 스텝게이트 마스크막 패턴을 제거하는 단계;상기 트렌치를 갖는 결과물 전면에 상기 트렌치에 의해 상부로 돌출되는 트렌치 소자분리막을 노출시키는 마스크막 패턴을 형성하는 단계;상기 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 트렌치 소자분리막의 노출부분을 식각하여 식각된 트렌치 소자분리막의 상부면이 상기 트렌치의 바닥면과 같은 단차를 갖도록 하는 단계; 및상기 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 마스크막 패턴을 제거하는 단계 후에 반도체 기판의 전면에 게이트 절 연막을 형성하는 단계; 및 상기 게이트 절연막 위에 게이트 스택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 스텝게이트 마스크막 패턴을 형성하기 전에 상기 트렌치 소자분리막 및 활성영역 위에 제 1하부반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 방법.
- 제 1항에 있어서,상기 마스크막 패턴을 형성하기 전에 상기 트렌치를 갖는 결과물 전면에 제 2하부반사방지막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 트렌치는 250 내지 550Å 의 깊이를 갖도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 마스크막 패턴을 이용하여 상기 트렌치 소자분리막의 노출부분을 식각하는 단계는 습식식각법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 마스크막 패턴은 문턱전압 조절 이온주입을 위한 스크린 산화막의 증착하기 전에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050010151A KR20060089080A (ko) | 2005-02-03 | 2005-02-03 | 반도체 소자의 제조방법 |
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|---|---|
| KR20060089080A true KR20060089080A (ko) | 2006-08-08 |
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ID=37177287
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| KR1020050010151A KR20060089080A (ko) | 2005-02-03 | 2005-02-03 | 반도체 소자의 제조방법 |
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| KR (1) | KR20060089080A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100871751B1 (ko) * | 2007-08-16 | 2008-12-05 | 주식회사 동부하이텍 | 이중 패터닝을 이용한 미세 패턴 형성방법 |
-
2005
- 2005-02-03 KR KR1020050010151A patent/KR20060089080A/ko not_active Application Discontinuation
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