KR100871751B1 - 이중 패터닝을 이용한 미세 패턴 형성방법 - Google Patents

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Abstract

본 발명은 이중 패터닝을 이용한 미세 패턴 형성방법을 개시하며, 개시된 본 발명의 이중 패터닝을 이용한 미세 패턴 형성방법은, 반도체 기판 상에 식각대상층을 형성하는 단계; 상기 식각대상층 상에 제1BARC막, 제1감광막, 제2BARC막 및 제2감광막을 차례로 증착 및 도포하는 단계; 상기 제2감광막을 노광 및 현상해서 1차 패터닝하는 단계; 상기 1차 패터닝된 제2감광막으로부터 노출된 제2BARC막 부분을 제거하는 단계; 상기 1차 패터닝된 제2감광막을 재차 노광 및 현상해서 2차 패터닝하는 단계; 상기 2차 패터닝된 제2감광막으로부터 노출된 제2BARC막 부분을 제거하는 단계; 및 상기 제2BARC막이 제거되어 노출된 제1감광막 부분과 그 아래의 제1BARC막 부분 및 식각대상층을 식각하는 단계;를 포함한다.
미세 패턴, 이중 패터닝, 하드마스크, 포토리소그라피 공정, BARC막

Description

이중 패터닝을 이용한 미세 패턴 형성방법{Method for forming fine pattern using double patterning}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 하드마스크 공정으로 인한 공정상의 불안정을 최소화시킬 수 있는 이중 패터닝을 이용한 미세 패턴 형성방법에 관한 것이다.
반도체 제조 기술이 65㎚ 이하의 테크(tech)로 낮아짐에 따라, 일반적인 포토리소그라피(photolithography process) 공정으로 패터닝을 하기에는 점점 한계에 이르고 있다. 이에, 최근에는 하이 NA(high Numerical Aperture), PSM(Phase Shift Mask), 단파장(low wavelength), OPC(Optical Proximity Correction) 및 OAI(Off Axis Illumination) 기술과 같은 RET(Resolution Enhancement Technology)를 적용하여 광학적 한계를 극복하고 있는 상황이다. 이와 더불어, 이멀전(immersion), 이중 패터닝(double patterning), 이중 노광(double exposure)와 같은 새로운 기술이 도입되고 있는 실정이다.
그러나, 이러한 기술들은 현재는 실제 공정에 적용될 때 발생되는 문제점들을 보완하기 위한 연구 단계에 있을 뿐, 실제 공정에는 적용하기 곤란하다. 특히, 패턴 크기가 작아짐에 따라, 포토리소그라피 공정 측면에서는 감광막 두께를 낮춰야 하는 것이 불가피한 상태인데, 이와 같이 감광막 두께를 낮추는 것은 식각 공정에서의 공정 마진을 작게 하는 요소로 제기되고 있는 바, 미세 패턴을 구현하기 위한 새로운 기술의 도입이 시급하다.
예컨데, 현재 연구가 활발히 진행중인 이중 패터닝 기술을 살펴보면, 이 기술의 경우는 포토리소그라피 공정의 마진을 향상시키기 위하여 감광막 두께를 낮추고 있으며, 이는 미세 패턴을 형성하기 위해 불가피한 선택이다. 이 때문에, 식각 공정의 마진은 작아지고 있는 바, 이중 패터닝 기술에서는 상기 식각 공정의 마진을 향상시키기 위하여 하드마스크 공정을 추가하고 있다.
구체적으로, 도 1은 종래의 이중 패터닝을 이용한 미세 패턴 형성방법을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
반도체기판(100) 상에 식각대상층으로서 Ti/TiN을 증착한 도전층(102)과 하드마스크막(104)을 차례로 형성한다. 그런다음, 상기 하드마스크막(104) 상에 제1감광막을 도포한 후, 이를 노광 및 현상하여 제1감광막 패턴(106)을 형성한다.
이어서, 상기 제1감광막 패턴(106)을 포함한 상기 하드마스크막(104) 상에 BARC(Bottom Anti Reflection Coating)막(108)을 형성한 상태에서, 상기 BARC막(108) 상에 제2감광막을 도포한 후, 이를 노광 및 현상하여 제2감광막 패턴(110)을 형성한다. 이때 BARC막(108)은 크게 무기 ARC와 유기 ARC로 나누어지는 바, 유기 ARC의경우, 스핀 코팅(spin coating)에 의해 도포되며, 산소 플라즈마를 통한 애싱(ashing), 즉 ARC 제거 과정에서 제거가 용이하다는 특성을 가지므로, 유기 ARC인 것이 바람직하다.
이후, 도시되지는 않았으나, 상기 제2 및 제1 감광막 패턴(110, 106)을 이용해서 하드마스크막(104)을 식각한 후, 상기 식각된 하드마스크막(104)을 식각마스크로 이용하여 그 아래의 도전층(102)을 식각하여 소망하는 임계치수를 갖는 미세 패턴을 형성한다.
그러나, 전술한 바와 같은 종래의 이중 패터닝을 이용한 미세 패턴 형성방법은 감광막의 두께 감소로 인해 하드마스크 공정의 추가가 불가피한데, 이러한 하드마스크 공정은 세트업(setup)이 어려울 뿐만 아니라, 기존의 식각 공정에 비하여 공정의 불안정성을 내포하고 있으므로 정밀한 세트업을 필요로 하므로, 그 적용에 어려움이 있다.
또한, 하드마스크 공정의 안정적인 세트업이 어려움에 따라 원치 않는 불량이 발생되는 등, 제조수율의 확보에 어려움이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 하드마스크 공정에 기인하는 패터닝 공정의 불안정성을 최소화시킬 수 있는 이중 패터닝을 이용한 미세 패턴 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 하드마스크 공정에 기인하는 공정상의 불안정성을 극복함으로써 제조 수율을 향상시킬 수 있는 이중 패터닝을 이용한 미세 패턴 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 이중 패터닝을 이용한 미세 패턴 형성방법은, 반도체 기판 상에 식각대상층을 형성하는 단계; 상기 식각대상층 상에 제1BARC막, 제1감광막, 제2BARC막 및 제2감광막을 차례로 증착 및 도포하는 단계; 상기 제2감광막을 노광 및 현상해서 1차 패터닝하는 단계; 상기 1차 패터닝된 제2감광막으로부터 노출된 제2BARC막 부분을 제거하는 단계; 상기 1차 패터닝된 제2감광막을 재차 노광 및 현상해서 2차 패터닝하는 단계; 상기 2차 패터닝된 제2감광막으로부터 노출된 제2BARC막 부분을 제거하는 단계; 및 상기 제2BARC막이 제거되어 노출된 제1감광막 부분과 그 아래의 제1BARC막 부분 및 식각대상층을 식각하는 단계;를 포함한다.
상기 제1감광막은 50∼100Å 두께로 도포한다.
상기 제2BARC막의 제거는 웨트 에칭 공정을 이용한 스트립 방식으로 수행한다.
상기 제2감광막의 1차 패터닝은 얻고자 하는 패턴 크기 보다 더 큰 패턴 크기를 한정하도록 수행한다.
상기 1차 패터닝된 제2감광막의 2차 패터닝은 얻고자 하는 패턴 크기를 한정하도록 수행한다.
본 발명은 어려운 하드마스크 공정을 생략하는 것을 통해 공정상의 신뢰성을 얻을 수 있다. 또한, 본 발명은 하드마스크 공정의 생략을 통해 미세 패턴 형성 공 정에서의 경제적 및 시간적 절약을 얻을 수 있다. 게다가, 본 발명은 감광막과 BARC막만을 이용해서 미세 패턴을 형성하기 때문에 물질들간 식각 특성의 차이에 기인하는 식각 결함의 유발을 방지할 수 있으며, 그래서, 소자의 제조수율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 하드마스크 공정을 생략한 채, BARC막과 감광막의 증착 및 도포를 교번적으로 2회 수행하고, 아울러, 상부에 배치된 감광막 및 BARC막에 대한 패터닝을 2회 수행한다. 그리고, 이중 패터닝이 수행된 상부의 감광막 및 BARC막과 하부의 감광막 및 BARC막을 이용해서 통상의 식각 공정으로 식각대상층을 식각하여 미세 패턴을 형성한다.
이렇게 함에 따라, 본 발명은 하드마스크 공정의 생략을 통해 공정의 용이성을 얻을 수 있으며, 특히, 감광막 및 BARC막과 전혀 다른 하드마스크 물질을 사용할 필요가 없으므로 물질들간 식각 특성의 차이에 기인하는 식각 문제의 유발을 근본적으로 방지할 수 있다.
따라서, 본 발명은 미세 패턴 형성의 신뢰성을 확보할 수 있음은 물론, 더 나아가, 식각 문제를 유발하지 않음으로써 반도체 소자의 제조 수율을 향상시킬 수 있다.
자세하게, 도 2a 내지 도 2e는 본 발명의 일실시예에 따른 이중 패터닝을 이 용한 미세 패턴 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 반도체기판(200) 상에 식각대상층(202)으로서 도전층을 형성한 상태에서, 상기 식각대상층(202) 상에 제1BARC막(212), 제1감광막(214), 제2BARC막(216) 및 제2감광막(218)을 차례로 형성한다. 이때, 상기 제1감광막(214)과 제2감광막(218)은 종래 보다 감소된 두께로 도포한다. 특히, 상기 제1감광막(214)은 제1BARC막(212)과 제2BARC막(216)을 분리하는 기능을 하므로, 그 두께를 100Å 이하, 바람직하게, 50∼100Å 정도로 하여 도포한다. 이것은 상기 제1감광막(214)을 두껍게 할 경우, 후속하는 식각 공정에서 문제를 야기할 수 있기 때문이다.
도 2b를 참조하면, 제2감광막(218)에 대하여 1차 노광 및 현상 공정을 수행하여 상기 제2감광막(218)을 1차 패터닝한다. 이때, 제2감광막(218)의 1차 패터닝은 소망하는 미세 패턴의 크기 보다 더 큰 패턴의 크기를 한정하도록 형성한다. 이어서, 상기 1차 패터닝된 제2감광막(218)에 의해 가려지지 않고 노출된 제2BARC막 부분을 웨트 에칭 공정(wet etching process)에 따른 스트립(strip) 방식으로 제거한다.
여기서, 본 발명은 식각 공정을 수행하지 않기 때문에 제2감광막(218)의 두께를 종래 보다 낮추는 것이 가능하며, 또한, 포토 공정의 관점에서 패터닝에 유리하도록 상기 제2감광막(218)의 두께를 조절할 수 있다.
도 2c를 참조하면, 상기 1차 패터닝된 제2감광막(218)을 대하여 2차 노광 및 현상 공정을 수행하여 상기 제2감광막(218)을 2차 패터닝한다. 이때, 상기 2차 패 터닝된 제2감광막(218)은 소망하는 미세 패턴 크기를 한정하도록 형성한다.
도 2d를 참조하면, 상기 2차 패터닝된 제2감광막(218)으로부터 가려지지 않고 노출된 제2BARC막(216) 부분을 앞서와 마찬가지로 웨트 에칭 공정에 따른 스트립 방식으로 제거하고, 이를 통해, 제1감광막(214)의 일부분을 노출시킨다.
도 2e를 참조하면, 전형적인 식각 공정을 이용하여 상기 제1감광막(214)과 제1BARC막(212)을 식각하고, 연이어, 식각된 제1감광막(214)과 제1BARC막(212)을 식각마스크로 이용해서 그 아래의 식각대상층을 식각하여 미세 패턴(203)을 형성한다.
여기서, 자세하게 도시하지는 않았지만, 상기 식각 공정이 진행되는 동안, 상부에 있는 2차 패터닝된 제2감광막(218)과 제2BARC막(216)을 함께 제거되며, 상기 제1감광막(214)과 제1BARC막(212) 또한 제거될 수 있다.
전술한 바와 같이, 본 발명은 제2감광막에 대한 2회의 노광 및 제2BARC막에 대한 스트립 공정을 한 후, 제1감광막과 제1BARC막을 이용하여 식각 공정을 진행하여 미세 패턴을 형성한다.
이 경우, 하드마스크 공정을 사용하는 종래 기술과 비교하면, 우선, 본 발명은 어려운 하드마스크 공정을 세트업 할 필요가 없으므로, 공정상의 용이성을 얻을 수 있다.
또한, 본 발명은 감광막과 BARC막만으로 이중 패터닝을 진행하는 바, 감광막 및 BARC막과 전혀 다른 하드마스크 물질을 사용하지 않음으로써 물질 차이로 인한 식각 결함의 발생을 방지할 수 있다.
게다가, 본 발명은 통상의 식각 공정을 그대로 이용하여 미세 패턴을 형성할 수 있기 때문에 미세 패턴을 형성함에 있어서 경제적 및 시간적 절약을 얻을 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래의 이중 패터닝을 이용한 미세 패턴 형성방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 이중 패터닝을 이용한 미세 패턴 형성방법을 설명하기 위한 공정별 단면도이다.
- 도면의 주요 부분에 대한 부호의 설명 -
200 : 반도체 기판 202 : 식각대상층
203 : 미세 패턴 212 : 제1BARC막
214 : 제1감광막 216 : 제2BARC막
218 : 제2감광막

Claims (4)

  1. 반도체 기판 상에 식각대상층을 형성하는 단계;
    상기 식각대상층 상에 제1BARC막, 제1감광막, 제2BARC막 및 제2감광막을 차례로 증착 및 도포하는 단계;
    상기 제2감광막을 노광 및 현상해서 1차 패터닝하는 단계;
    상기 1차 패터닝된 제2감광막으로부터 노출된 제2BARC막 부분을 제거하는 단계;
    상기 1차 패터닝된 제2감광막을 재차 노광 및 현상해서 2차 패터닝하는 단계;
    상기 2차 패터닝된 제2감광막으로부터 노출된 제2BARC막 부분을 제거하는 단계; 및
    상기 제2BARC막이 제거되어 노출된 제1감광막 부분과 그 아래의 제1BARC막 부분 및 식각대상층을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 이중 패터닝을 이용한 미세 패턴 형성방법.
  2. 제 1 항에 있어서, 상기 제1감광막은 50∼100Å 두께로 도포하는 것을 특징으로 하는 이중 패터닝을 이용한 미세 패턴 형성방법.
  3. 제 1 항에 있어서, 상기 제2BARC막의 제거는 웨트 에칭 공정을 이용한 스트 립 방식으로 수행하는 것을 특징으로 하는 이중 패터닝을 이용한 미세 패턴 형성방법.
  4. 제 1 항에 있어서,
    상기 제2감광막의 1차 패터닝은 얻고자 하는 패턴 크기 보다 더 큰 패턴 크기를 한정하도록 수행하는 것을 특징으로 하는 이중 패터닝을 이용한 미세 패턴 형성방법.
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KR20060089080A (ko) * 2005-02-03 2006-08-08 주식회사 하이닉스반도체 반도체 소자의 제조방법

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