KR20090118663A - 반도체 소자의 패턴 형성방법 - Google Patents

반도체 소자의 패턴 형성방법 Download PDF

Info

Publication number
KR20090118663A
KR20090118663A KR1020080044585A KR20080044585A KR20090118663A KR 20090118663 A KR20090118663 A KR 20090118663A KR 1020080044585 A KR1020080044585 A KR 1020080044585A KR 20080044585 A KR20080044585 A KR 20080044585A KR 20090118663 A KR20090118663 A KR 20090118663A
Authority
KR
South Korea
Prior art keywords
photoresist film
exposure
etching
film
pattern
Prior art date
Application number
KR1020080044585A
Other languages
English (en)
Other versions
KR100946026B1 (ko
Inventor
조직호
곽상현
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080044585A priority Critical patent/KR100946026B1/ko
Publication of KR20090118663A publication Critical patent/KR20090118663A/ko
Application granted granted Critical
Publication of KR100946026B1 publication Critical patent/KR100946026B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/095—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers having more than one photosensitive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명은 미세 패턴을 형성할 수 있는 반도체 소자의 패턴 형성방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법은 식각 대상막이 형성된 반도체 기판 상에 포지티브 포토레지스트막을 형성하는 단계, 포지티브 포토레지스트막 상에 네가티브 포토레지스트막을 형성하는 단계, 네가티브 포토레지스트막이 제1 비노광영역 및 제1 노광영역으로 구분되고 포지티브 포토레지스트막이 제2 비노광영역 및 제2 노광영역으로 구분되도록 네가티브 포토레지스트막 및 네가티브 포토레지스트막의 노광 공정을 실시하는 단계, 제1 비노광영역을 제거하는 단계, 제1 노광영역을 식각 마스크로 제2 비노광영역의 중앙부분을 식각하는 단계, 제2 노광영역을 제거하는 단계, 및 남은 제2 비노광영역을 식각 마스크로 식각 대상막을 식각하는 단계를 포함한다.
미세 패턴, 네가티브 포토레지스트막, 포지티브 포토레지스트막

Description

반도체 소자의 패턴 형성방법{Method of forming pattern for semiconductor}
본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 특히 미세 패턴을 형성할 수 있는 반도체 소자의 패턴 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 반도체 소자를 구성하는 패턴들을 더욱 미세하게 형성할 수 있는 방법에 대한 개발이 활발하게 연구되고 있다. 이러한 반도체 소자의 패턴들은 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 박막 증착(코팅) 공정, 세정 공정, 포토리소그래피 공정, 하드 마스크 패턴 형성을 위한 식각 공정, 반도체 소자의 패턴 형성을 위한 식각 공정 등과 같은 다수의 공정을 포함한다. 이와 같이 반도체 소자의 제조 공정은 포토리소그래피 공정을 포함하므로 포토리소그래피 공정에서의 노광 해상도(Resolution)에 의해 제한을 받게 된다. 다시 말해서, 반도체 소자의 패턴의 폭은 노광 해상도의 제한을 받게 되어 미세화하는데 한계가 있다.
상술한 노광 해상도의 제한을 극복하기 위한 일환으로 노광 마스크를 쉬프 트(shift)시켜 노광 공정을 2번 실시하는 방법이 제안된 바 있다. 이하에서는 노광 마스크의 쉬프트시켜 노광 공정을 2번 실시하여 반도체 소자의 패턴을 미세하게 형성하는 방법에 대해 상세히 설명하기로 한다.
먼저 반도체 기판상에 식각 대상막이 형성되고, 그 식각 대상막 위에 포토레지스트패턴을 형성한다. 포토레지스트 패턴은 노광 공정으로 노광 마스크의 차광 패턴을 포토레지스트막에 전사한 다음, 현상 및 소성 공정을 거쳐 형성된다. 이 때, 포토레지스트 패턴의 폭을 노광 장비의 노광 해상도보다 작게 형성하기 위하여 1차 노광으로 노광 마스크의 차광 패턴을 포토레지스트막에 전사한 후 노광 마스크를 소정의 피치(pitch) 만큼 쉬프트(shift)시켜 2차 노광으로 차광 패턴을 포토레지스트막에 전사한다. 이에 따라 포토레지스트막 중 비노광부는 차광 패턴의 선폭보다 좁아지게 된다. 2차 노광 후 포토레지스트막을 현상함으로써 포토레지스트 패턴이 형성되는데 포토레지스트막이 포지티브(positive)인 경우 1차 노광된 부분과 2차 노광된 부분이 제거되고 비노광부만 남게 된다. 비노광부는 2차 노광 공정으로 차광패턴의 선폭보다 좁아지게 되므로 최종 포토레지스트 패턴의 선폭은 노광 해상도보다 작게 형성될 수 있다. 이러한 포토레지스트 패턴을 식각 마스크로 사용하여 식각 대상막을 식각하면 노광 해상도보다 좁은 미세한 선폭의 패턴을 형성할 수 있게 된다.
노광 공정을 2번 실시하는 방법을 이용하여 반도체 소자의 패턴을 미세하게 형성할 수 있으나, 노광 마스크를 쉬프트시키는 과정에서 정렬 오차가 발생하기 쉽다. 이에 따라 노광 공정을 2번 실시하는 방법을 이용하여 제조된 반도체 소자는 노광 마스크의 정렬 오차만큼 반도체 소자의 패턴간 간격의 불균일도가 높아지는 단점을 가지고 있으며, 두번 노광에 따른 공정 속도 저하 및 투자 비용 증대의 문제점을 안고 있다.
본 발명은 미세 패턴을 형성할 수 있는 반도체 소자의 패턴 형성방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법은 식각 대상막이 형성된 반도체 기판 상에 포지티브 포토레지스트막을 형성하는 단계, 포지티브 포토레지스트막 상에 네가티브 포토레지스트막을 형성하는 단계, 네가티브 포토레지스트막이 제1 비노광영역 및 제1 노광영역으로 구분되고 포지티브 포토레지스트막이 제2 비노광영역 및 제2 노광영역으로 구분되도록 네가티브 포토레지스트막 및 네가티브 포토레지스트막의 노광공정을 실시하는 단계, 제1 비노광영역을 제거하는 단계, 제1 노광영역을 식각 마스크로 제2 비노광영역의 중앙부분을 식각하는 단계, 제2 노광영역을 제거하는 단계, 및 남은 제2 비노광영역을 식각 마스크로 식각 대상막을 식각하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 패턴 형성방법은 식각 대상막이 형성된 반도체 기판 상에 포지티브 포토레지스트막을 형성하는 단계, 포지티브 포토레지스트막 상에 버퍼막을 형성하는 단계, 버퍼막 상에 네가티브 포토레지스트막을 형성하는 단계, 네가티브 포토레지스트막이 제1 비노광영역 및 제1 노광영역으로 구분되고 포지티브 포토레지스트막이 제2 비노광영역 및 제2 노광영역으로 구 분되도록 네가티브 포토레지스트막 및 네가티브 포토레지스트막의 노광공정을 실시하는 단계, 제1 비노광영역을 제거하는 단계, 제1 노광영역을 식각 마스크로 버퍼막을 식각하는 단계, 남은 버퍼막을 식각 마스크로 제2 비노광영역의 중앙부분을 식각하는 단계, 제2 노광영역을 제거하는 단계, 및 남은 제2 비노광영역을 식각 마스크로 식각 대상막을 식각하는 단계를 포함한다.
버퍼막을 형성하는 단계는 50℃ 내지 400℃의 온도에서 실시되는 것이 바람직하다.
버퍼막의 두께는 100Å 내지 300Å으로 형성되는 것이 바람직하다.
제1 비노광영역 및 제2 비노광영역은 사다리꼴로 형성되고, 제1 노광영역 및 제2 노광영역은 역사다리꼴로 형성되는 반도체 소자의 패턴 형성방법.
제2 비노광영역의 상면의 폭은 제1 비노광영역의 상면의 폭보다 넓게 형성된다.
네가티브 포토레지스트막 및 포지티브 포토레지스트막의 노광 공정을 실시하는 단계는 네가티브 포토레지스크막 및 포지티브 포토레지스트막이 형성된 반도체 기판 상에 차광 패턴을 포함하는 노광 마스크를 형성하는 단계를 포함한다.
제2 비노광영역의 중앙부분을 식각하는 단계 이 후 남은 제2 비노광영역의 상면의 폭은 차광 패턴의 폭보다 좁게 형성된다.
본 발명은 포지티브 포토레지스트 패턴 및 네가티브 포토레지스트 패턴이 적 층된 포토레지스트막을 이용하여 한 번의 노광 공정을 통해 식각 대상막의 식각 마스크 역할을 하는 포토레지스트 패턴을 노광 해상도보다 좁게 형성할 수 있다. 이에 따라 본 발명은 반도체 소자의 패턴을 미세하게 형성할 수 있다.
이와 같이 본 발명은 한번의 노광 공정을 통해 반도체 소자의 패턴을 미세하게 형성할 수 있어서 반도체 소자의 패턴 정렬 균일도를 확보할 수 있으므로 노광 장비에 투자되는 비용을 절감할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 패턴 형성방법을 단계적으로 도시한 단면도들이다.
도 1a를 참조하면, 식각 대상막(103)이 형성된 반도체 기판(101) 상에 포지티브(positive) 포토레지스트막(105)을 형성한다.
식각 대상막(103)은 반도체 기판(101) 상에 형성되어 반도체 소자의 패턴을 구성하는 박막(미도시)을 패터닝하기 위해 형성되는 하드 마스크막일 수도 있고, 반도체 소자의 패턴을 구성하는 박막 자체일 수도 있다.
포지티브 포토레지스트막(105)은 노광부가 현상되는 특징을 가지는 막으로서, 후속 공정에서 최종적으로 패터닝 되어 식각 대상막(103)을 식각할 때 식각 마스크 역할을 하는 것이다.
도 1b를 참조하면, 포지티브 포토레지스트막(105) 상에 네가티브(negative) 포토레지스트막(109)을 형성한다. 또한, 네가티브 포토레지스트막(109) 형성 전 버퍼막(107)이 더 형성될 수 있다.
네가티브 포토레지스트막(109)은 비노광부가 현상되는 특징을 가지는 막으로서, 후속 공정에서 패터닝되어 포지티브 포토레지스트막(105) 또는 산화막(107)을 식각할 때 식각 마스크 역할을 하는 것이다.
버퍼막(107)은 포지티브 포토레지스트막(105)과 네가티브 포토레지스트막(109) 사이에 형성되어 후속 노광 공정 진행시 포지티브 포토레지스트막(105)에 조사되는 노광 에너지를 줄여서 포지티브 포토레지스트막(105)에서의 비노광영역의 폭을 제어하기 위해 형성되는 것이다. 이러한 버퍼막(107)은 버퍼막(107) 증착 온도의 영향으로 포지티브 포토레지스트막(105)이 변형되는 현상을 방지하기 위해 50℃ 내지 400℃의 온도에서 증착되는 것이 바람직하다. 또한 버퍼막(107)은 후속 노광 공정 진행시 빛이 지나치게 굴절되어 포지티브 포토레지스트막(105)의 노광영역과 비노광영역의 폭 제어가 어려워지는 현상을 방지하기 위해 100Å 내지 300Å의 두께로 형성되는 것이 바람직하다. 그리고 버퍼막(107)은 투광 특성이 있는 산화막으로 형성되는 것이 바람직하다.
도 1c를 참조하면, 네가티브 포토레지스트막(109)을 형성한 후, 노광 공정으로 네가티브 포토레지스트막(109) 및 포지티브 포토레지스트막(105)에 노광 마스크(151)의 차광 패턴(153)을 전사한다. 이로써, 네가티브 포토레지스트막(109)은 제1 비노광영역(109A) 및 제1 노광 영역(109B)으로 구분되고, 포지티브 포토레지스트막(105)은 제2 비노광영역(105A) 및 제2 노광 영역(105B)로 구분된다.
구체적으로, 제1 비노광영역(109A) 및 제2 비노광영역(105A)은 노광 마스크(151)의 차광 패턴(153)에 대응하며, 제1 노광 영역(109B) 및 제2 노광 영역(105B)은 차광 패턴(153)이 형성되지 않은 노광 마스크(151) 풀 노광 영역에 대응한다. 이 때, 노광 공정의 특성상 차광 패턴(153)으로부터 멀어질수록 제1 비노광영역(109A) 및 제2 비노광영역(105A)의 폭이 넓어지는 특성이 있다. 다시 말해서, 제1 비노광영역(109A) 및 제2 비노광영역(105A)은 사다리꼴 형태로 형성되는 특성이 있다. 이에 따라 제2 비노광영역(105A) 상면의 폭(d2)은 제1 비노광영역(109A) 상면의 폭(d1)보다 넓게 형성된다. 그리고, 제1 노광영역(109B) 및 제2 노광영역(105B)은 역사다리꼴로 형성된다. 버퍼막(107)이 더 형성된 경우, 제2 비노광영역(105A) 상면의 폭(d2)과 제1 비노광영역(109A) 상면의 폭(d1)의 차이를 더욱 크게 할 수 있다.
도 1d를 참조하면, 현상 공정으로 네가티브 포토레지스트막의 제1 비노광영역이 제거되고, 제1 노광 영역(109B)만 남게 된다.
도 1e를 참조하면, 제1 노광 영역(109B)을 식각 마스크로 사용하여 버퍼막을 식각하여 마스크 패턴(107a)을 형성한다. 마스크 패턴(107a) 사이의 간격은 제1 노광 영역(109B) 사이의 간격(d1)에 의해 제어되며, 제1 노광 영역(109B) 사이의 간격(d1)은 도 1c에서 전술한 제1 비노광영역(109A) 상면의 폭(d1)에 의해 결정된다.
도 1f를 참조하면, 마스크 패턴(107a)을 식각 마스크로 사용하여 제2 비노광영역(105A)의 중앙부분을 식각한다. 여기서 식각 공정은 건식으로 실시될 수 있다. 식각 공정 후 제2 비노광영역(105A) 상면의 폭(d3)은 도 1c에서 전술한 제2 비노광영역(105A) 상면의 폭(d2)보다 좁아지게 된다. 또한 식각 공정 후 제2 비노광영역(105A) 상면의 폭(d3)은 마스크 패턴(107a) 사이의 간격과 도 1c에서 전술한 제2 비노광영역(105A) 상면의 폭(d2)의 차이에 의해 결정된다. 마스크 패턴(107a) 사이의 간격은 도 1c에서 전술한 제1 비노광영역(109A) 상면의 폭(d1)에 의해 결정되므로 결과적으로, 식각 공정 후 제2 비노광영역(105A) 상면의 폭(d3)은 도 1c에서 전술한 제1 비노광영역(109A) 상면의 폭(d1)과 도 1c에서 전술한 제2 비노광영역(105A) 상면의 폭(d2)의 차이에 의해 결정됨을 알 수 있다.
도 1e에서의 제1 포토레지스트 패턴(111)은 제2 비노광영역(105A)을 식각하기 전 제거되거나, 제2 비노광영역(105A)을 식각하는 공정과 동시에 제거될 수 있다. 버퍼막이 형성되지 않아 마스크 패턴(107a)이 없는 경우, 도 1e에서의 제1 포토레지스트 패턴(111)을 식각 마스크로 이용하여 제2 비노광영역(105A)을 식각할 수 있다. 이 경우, 제1 포토레지스트 패턴(111)은 높이는 제2 비노광영역(105A)을 식각하기에 충분하게 형성되므로 식각 마스크 역할을 할 수 있다.
도 1g를 참조하면, 마스크 패턴을 제거하고 현상 공정으로 포지티브 포토레 지스트막의 제2 노광 영역이 제거되고, 제2 비노광영역(105A)만 남게 된다. 이 때, 제2 비노광영역(105A)의 폭(d3)은 도 1c에서 상술한 제1 비노광영역(109A) 상면의 폭(d1) 보다 좁게 형성된다. 도 1c에서 상술한 제1 비노광영역(109A) 상면의 폭(d1)은 노광 해상도에 의해 정의되는 것이므로 결국, 도 1g에 도시된 제2 비노광영역(105A)의 폭(d3)은 노광 해상도보다 좁게 형성된다고 할 수 있다.
이와 같이 노광 해상도보다 좁은 선폭으로 형성된 제2 비노광영역(105A)을 식각 마스크로 사용하여 식각 대상막을 식각하여 타겟 패턴(103a)을 형성할 수 있다.
도 1h를 참조하면 타겟 패턴(103a) 형성 후 남은 포토레지스트 패턴을 제거한다.
타겟 패턴(103a)은 반도체 소자를 구성하는 패턴이거나, 그 패턴을 패터닝하기 위한 하드 마스크 패턴일 수 있다.
이와 같이 본 발명은 한번의 노광 공정을 통해 반도체 소자의 패턴을 미세하게 형성할 수 있어서 반도체 소자의 패턴 정렬 균일도를 확보할 수 있으므로 노광 장비에 투자되는 비용을 절감할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 패턴 형성방법을 단계적으로 도시한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 식각 대상막
105 : 포지티브 포토레지스트막 107 : 버퍼막
109 : 네가티브 포토레지스트막 151 : 노광 마스크
153 : 차광 패턴 109A : 제1 비노광영역
109B : 제1 노광 영역 105A : 제2 비노광영역
105B : 제2 노광 영역

Claims (8)

  1. 식각 대상막이 형성된 반도체 기판 상에 포지티브 포토레지스트막을 형성하는 단계;
    상기 포지티브 포토레지스트막 상에 네가티브 포토레지스트막을 형성하는 단계;
    상기 네가티브 포토레지스트막이 제1 비노광영역 및 제1 노광영역으로 구분되고 상기 포지티브 포토레지스트막이 제2 비노광영역 및 제2 노광영역으로 구분되도록 상기 네가티브 포토레지스트막 및 상기 네가티브 포토레지스트막의 노광 공정을 실시하는 단계;
    상기 제1 비노광영역을 제거하는 단계;
    상기 제1 노광영역을 식각 마스크로 상기 제2 비노광영역의 중앙부분을 식각하는 단계;
    상기 제2 노광영역을 제거하는 단계; 및
    남은 상기 제2 비노광영역을 식각 마스크로 상기 식각 대상막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  2. 식각 대상막이 형성된 반도체 기판 상에 포지티브 포토레지스트막을 형성하는 단계;
    상기 포지티브 포토레지스트막 상에 버퍼막을 형성하는 단계;
    상기 버퍼막 상에 네가티브 포토레지스트막을 형성하는 단계;
    상기 네가티브 포토레지스트막이 제1 비노광영역 및 제1 노광영역으로 구분되고 상기 포지티브 포토레지스트막이 제2 비노광영역 및 제2 노광영역으로 구분되도록 상기 네가티브 포토레지스트막 및 상기 네가티브 포토레지스트막의 노광공정을 실시하는 단계;
    상기 제1 비노광영역을 제거하는 단계;
    상기 제1 노광영역을 식각 마스크로 상기 버퍼막을 식각하는 단계;
    남은 상기 버퍼막을 식각 마스크로 상기 제2 비노광영역의 중앙부분을 식각하는 단계;
    상기 제2 노광영역을 제거하는 단계; 및
    남은 상기 제2 비노광영역을 식각 마스크로 상기 식각 대상막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  3. 제 2 항에 있어서,
    상기 버퍼막을 형성하는 단계는 50℃ 내지 400℃의 온도에서 실시되는 반도체 소자의 패턴 형성방법.
  4. 제 2 항에 있어서,
    상기 버퍼막의 두께는 100Å 내지 300Å으로 형성되는 반도체 소자의 패턴 형성방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 비노광영역 및 상기 제2 비노광영역은 사다리꼴로 형성되고, 상기 제1 노광영역 및 상기 제2 노광영역은 역사다리꼴로 형성되는 반도체 소자의 패턴 형성방법.
  6. 제 5 항에 있어서,
    상기 제2 비노광영역의 상면의 폭은 상기 제1 비노광영역의 상면의 폭보다 넓게 형성되는 반도체 소자의 패턴 형성방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 네가티브 포토레지스트막 및 상기 포지티브 포토레지스트막의 노광 공정을 실시하는 단계는
    상기 네가티브 포토레지스크막 및 상기 포지티브 포토레지스트막이 형성된 상기 반도체 기판 상에 차광 패턴을 포함하는 노광 마스크를 형성하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  8. 제 7 항에 있어서,
    상기 제2 비노광영역의 중앙부분을 식각하는 단계 이 후 남은 상기 제2 비노광영역의 상면의 폭은 상기 차광 패턴의 폭보다 좁게 형성되는 반도체 소자의 패턴 형성방법.
KR1020080044585A 2008-05-14 2008-05-14 반도체 소자의 패턴 형성방법 KR100946026B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080044585A KR100946026B1 (ko) 2008-05-14 2008-05-14 반도체 소자의 패턴 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080044585A KR100946026B1 (ko) 2008-05-14 2008-05-14 반도체 소자의 패턴 형성방법

Publications (2)

Publication Number Publication Date
KR20090118663A true KR20090118663A (ko) 2009-11-18
KR100946026B1 KR100946026B1 (ko) 2010-03-09

Family

ID=41602603

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080044585A KR100946026B1 (ko) 2008-05-14 2008-05-14 반도체 소자의 패턴 형성방법

Country Status (1)

Country Link
KR (1) KR100946026B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2589698A1 (de) 2011-11-07 2013-05-08 Miele & Cie. KG Wäschebehandlungsmaschine wie Waschmaschine oder Wäschetrockner
US9219192B2 (en) 2012-05-18 2015-12-22 Samsung Display Co., Ltd. Display apparatus and manufacturing method thereof

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100905827B1 (ko) * 2006-09-29 2009-07-02 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2589698A1 (de) 2011-11-07 2013-05-08 Miele & Cie. KG Wäschebehandlungsmaschine wie Waschmaschine oder Wäschetrockner
US9219192B2 (en) 2012-05-18 2015-12-22 Samsung Display Co., Ltd. Display apparatus and manufacturing method thereof

Also Published As

Publication number Publication date
KR100946026B1 (ko) 2010-03-09

Similar Documents

Publication Publication Date Title
KR100891247B1 (ko) 반도체 소자의 패턴 형성 방법
US8476170B2 (en) Method of forming pattern, method of manufacturing semiconductor device, and method of manufacturing template
US8101338B2 (en) Method of forming micro pattern of semiconductor device
US8343713B2 (en) Method for patterning material layer
WO2004077155A1 (ja) フォトマスク及び半導体装置の製造方法
KR100946026B1 (ko) 반도체 소자의 패턴 형성방법
US20080280215A1 (en) Method of forming photomask of semiconductor device
US20070178410A1 (en) Method of forming three-dimensional lithographic pattern
KR100807074B1 (ko) 반도체 소자의 제조 방법
KR100843948B1 (ko) 반도체 소자의 미세 패턴 형성방법
KR100948480B1 (ko) 반도체 소자의 미세 패턴 형성 방법
KR100505414B1 (ko) 정렬 키 형성 방법
KR20110101404A (ko) 반도체 소자의 제조 방법
KR101004513B1 (ko) 반도체소자의 콘택홀 형성방법
KR100818389B1 (ko) 반도체 소자의 미세 패턴 형성 방법
KR20110114046A (ko) 반도체 소자의 제조 방법
KR100610762B1 (ko) 패턴 형성 방법
KR101034540B1 (ko) 위상 반전 마스크 제조 방법
KR100995140B1 (ko) 포토 마스크 제조 방법
US20090176377A1 (en) Method of forming patterns of semiconductor device
KR101052923B1 (ko) 더블 패터닝을 위한 포토마스크 및 이를 이용한 노광방법과그 제조방법
KR100871751B1 (ko) 이중 패터닝을 이용한 미세 패턴 형성방법
KR20000045425A (ko) 반도체 소자의 미세패턴 형성방법
KR960000183B1 (ko) 크롬막이 부가된 위상반전마스크 및 그 제조 방법
KR100755149B1 (ko) 반도체 소자의 포토레지스트 패턴 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee