WO2004077155A1 - フォトマスク及び半導体装置の製造方法 - Google Patents

フォトマスク及び半導体装置の製造方法 Download PDF

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photomask
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Takayoshi Minami
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Fujitsu Limited
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    • G03F1/32—Attenuating PSM [att-PSM], e.g. halftone PSM or PSM having semi-transparent phase shift portion; Preparation thereof

Definitions

  • the present invention relates to a method for manufacturing a photomask and a semiconductor device.
  • the present invention relates to a photomask and a method for manufacturing a semiconductor device, and is particularly suitably applied to a case where an extremely fine gate is formed.
  • phase edge technology is one of the technologies that have received special attention in this double exposure process.
  • This technology is mainly used for gate formation.
  • a Levenson phase shift mask is used in addition to a photomask (binary mask or halftone phase shift mask) for forming a normal pattern. Used.
  • the Levenson phase shift mask has the effect of increasing the contrast by arranging 0 ⁇ ⁇ phase shifters on both sides of the pattern to be the gate electrode, inverting the light amplitude in this region.
  • the first photomask 111 is a first mask (binary mask or halftone phase shift mask) for forming a normal gate pattern, as shown in FIG. 7A.
  • the photomask 111 has a gate pattern 101 for forming a gate, and the gate pattern 101 is exposed and transferred to a photoresist on a substrate.
  • the gate pattern 101 is transferred to form a gate.
  • a portion located on the active region 100 of the gate is called a good electrode, and a portion located on other portions (including the element isolation structure) is called a gate wiring.
  • the second photomask 112 is a Levenson phase shift mask (second mask) as shown in FIG. 7B.
  • the photomask 112 has a shifter pattern 102 corresponding to the gate pattern 101 of the photomask 111.
  • Figure 7C shows an image in which these two photomasks 111 and 112 are overlaid.
  • the gate pattern can be transferred to the photo resist on the substrate by performing alignment as shown in the figure and exposing each photomask in succession (the order of exposure does not matter). . It can be seen that by using the Levenson phase shift mask for the photomask 112, the line width of the gate pattern becomes extremely fine only in the portion where the double exposure processing is performed. However, there are problems with the phase edge technology for forming such fine patterns. It is the depth of focus.
  • the Levenson phase shift mask achieves high contrast, as described earlier, and can provide a sufficient depth of focus for device fabrication.
  • masks that form normal patterns (binary masks, half-tone phase shift 1, masks) form patterns near the resolution limit, so gut patterns that do not rely on double exposure processing are used. Does not provide sufficient depth of focus.
  • the gate electrode pattern is formed by a double exposure process, it is similarly difficult to obtain a sufficient depth of focus when exposing a photomask that forms a normal pattern. For this reason, although the gate electrode is required to have a uniform line width due to the characteristics of the device, the dimensional uniformity is degraded due to a shift in focus value when exposing a mask for forming a normal pattern.
  • the gate electrode is required to have a uniform line width due to the characteristics of the device, the dimensional uniformity is degraded due to a shift in focus value when exposing a mask for forming a normal pattern.
  • the present invention has been made in view of the above-described problems, and it is an object of the present invention to improve a common depth of focus of a pattern and realize high uniformity of a line width when performing pattern transfer by a double exposure process. Photomasks and masks that enable the manufacture of highly reliable semiconductor devices ⁇ It is an object to provide a method for manufacturing a semiconductor device. Disclosure of the invention
  • the method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device that transfers a pattern by a double exposure process, and mainly focuses on the transfer of a gate pattern, and includes a first pattern and a second pattern. Exposing using a first mask having a pattern, and exposing using a second mask having a third pattern, wherein the double exposure process allows the The pattern 2 is erased, and only the first pattern is transferred.
  • the second pattern has a portion that is all greater than or equal to the resolution limit width, or has a portion that is greater than or equal to the resolution limit width. Further, the second pattern may be formed so as to have a portion that is smaller than the resolution limit width.
  • the photomask of the present invention is a photomask for performing pattern transfer by a double exposure process, and includes a first mask having a first pattern and a second pattern, and a second mask having a third pattern. And a mask, wherein by the double exposure process, the second pattern is erased by the third pattern, and only the first pattern is transferred.
  • FIGS. 1A to 1C are schematic plan views for explaining a method for manufacturing a semiconductor device having a gate according to the first embodiment.
  • FIG. 2 is a schematic plan view showing a state of a resist pattern obtained by transferring a gate pattern according to the first embodiment. '
  • FIG. 3A and FIG. 3B are characteristic diagrams for explaining the details of the effects achieved by the present invention.
  • 4A to 4C show a method of manufacturing a semiconductor device having a gate according to the second embodiment. It is a schematic plan view for demonstrating a method.
  • 5A to 5C are schematic plan views for explaining a method of manufacturing a semiconductor device having a gate according to the third embodiment.
  • FIG. 6 is a schematic plan view showing a comparison of a line width of a wide part of an assist pattern in the third embodiment.
  • FIGS. 7A to 7C are schematic plan views for explaining a case where a gate pattern is formed using a conventional phase edge technique.
  • the present inventor has discussed the above-mentioned problems associated with the phase edge technology, that is, the problem that when forming a gut pattern by double exposure processing, the common depth of focus of the pattern becomes insufficient and the dimensional uniformity is degraded.
  • the inventor has conceived to combine the improved idea of the technique of forming an assist pattern described later with the phase edge technique.
  • a technique for forming an assist pattern (skuttering bar) will be described.
  • an assist pattern This reduces variations in the distance between patterns (space width), and improves overall depth of focus by using lighting conditions that increase the depth of focus in repeated patterns (eg, oblique incidence illumination). .
  • Such a fine pattern below the resolution limit is called an assist pattern (skuttering par). This is one of the typical methods to improve depth.
  • the assist pattern needs to be not transferred until it gets tired because of its nature. Therefore, it is necessary to form the assist pattern into a “fine pattern below the resolution limit” as described above. It is difficult to form a pattern on a mask itself, and it has not yet been possible to achieve a sufficient effect by limiting it.
  • the present inventor considers that the main cause of the decrease in the depth of focus is the first mask (binary mask Z halftone phase shift mask) which forms the normal pattern in the double exposure process, An assist pattern is inserted into a part of the mask where the pattern interval is large, and interpolation is performed to make the distance between patterns uniform.
  • the double exposure process is a technique for forming a synthetic pattern using two types of photomasks is used. That is, as described above, in the conventional assist pattern forming technology, it was originally assumed that the assist pattern was formed into a fine pattern smaller than the resolution limit, but the assist pattern was formed by the combination in the double exposure process.
  • the assist pattern can be formed relatively easily without being restricted by the restriction that the resolution is below the resolution limit. Furthermore, in an assist pattern having a line width equal to or less than the resolution limit, the pattern is too fine to process and inspect accurately in forming a photomask. Although it was difficult to change the dimensions for each transfer pattern, it was relatively easy to change the dimensions for each space width with an assist pattern with a resolvable line width. Thus, it is possible to provide an assist pattern having an optimum line width.
  • the first mask in which the assist pattern is formed without being restricted by the line width smaller than the resolution limit in addition to the transfer pattern, and the second mask such as the Levenson phase shift mask By performing double exposure using the mask of 2, The assist pattern is erased and only the desired pattern represented by the gate pattern is transferred. As a result, the common depth of focus can be easily and reliably improved. Furthermore, by optimizing the assist pattern in accordance with the line width and space width of the transfer pattern, it is possible to further improve the common depth of focus and realize a uniform transfer pattern line width.
  • FIGS. 1A to 1C are schematic plan views for explaining a method for manufacturing a semiconductor device having a gate according to the first embodiment.
  • a description will be given focusing on a step of forming a gate pattern using the phase edge technique.
  • the first photomask 11 is a halftone phase shift mask (for example, transmittance of 6%) for an ArF excimer laser.
  • the photomask 11 includes a gate pattern 1 for forming a gate, and assist patterns 2a, 2b, and 2c inserted into a portion where the distance between the gate patterns 1 is large.
  • the assist pattern 2a has a shape corresponding to only the position of the active region 10 to be exposed
  • the assist pattern 2b has a line width equal to or smaller than the resolution limit different from that of the assist pattern 2a.
  • These assist patterns 2 a and 2 b have a line width optimized according to the line width and space width of each gate pattern 1 of the photomask 11.
  • the assist pattern 2c is formed with a line width smaller than the resolution limit. Since these assist patterns are eventually erased, it is possible to optimally select the respective assist patterns by the pattern line width and the punch width.
  • the second photomask 12 is a Levenson phase shift mask for an ArF excimer laser.
  • the photomask 12 has a shifter pattern 3 corresponding to the gate pattern 1 of the photomask 11.
  • a gate pattern is formed using these two photomasks 11 and 12.
  • a silicon oxynitride film (not shown) serving as a gate oxide film is formed to a film thickness of about 1 nm on the wafer substrate 20 on which the element region (active region) is formed.
  • a crystalline silicon film (not shown) is formed to a thickness of about 100 nm.
  • An organic anti-reflection film (not shown) is applied thereon to a thickness of about 80 nm, and a positive resist of ArF type (not shown), which is a photosensitive material, is 250 nm thick. Apply to about 300 nm.
  • the wafer substrate 13 in this state is successively exposed to the two photomasks 11 and 12 described above by a reduction projection exposure apparatus using an ArF excimer laser as a light source.
  • the exposure conditions for the photomask 11, which is a halftone phase shift mask are as follows: an aperture ratio (NA) of 0.75 and 23 annular illumination ( ⁇ value: 0.56 7 ⁇ 0.85); To about 150 J / cm 2 to 200 J / cm 2 .
  • the photomasks 1 second exposure condition is an alternating phase shift mask
  • the aperture ratio (NA) is 0.7 5
  • Dehi value is set to 0.3 0, exposure amount 1 0 0 J / / cm 2 ⁇ 1 It should be about 50 J / cm 2 .
  • FIG. 1C shows an image in which these two photomasks 11 and 12 are superimposed.
  • the assist pattern 2a of the photomask 11 is superimposed so as to be included in the cyst pattern 3 of the photomask 12, so that it is transferred regardless of the resolvable line width.
  • the assist pattern 2b does not overlap with the cyst pattern 3, but is not transferred because the line width is smaller than the resolution limit.
  • the gate pattern 1 of the photomask 11 1 has a narrow gate electrode pattern 1 a, because the gate electrode pattern 1 a overlaps the narrow portion between the cyst patterns 3 of the photomask 12, The gate wiring pattern 1b will be transferred wider than this.
  • heat treatment (P EB) and development are performed to form a resist pattern.
  • Figure 2 shows the situation at this time.
  • the resist pattern 14 The gate masks 11 and 12 are formed in a narrow shape at the gate electrode pattern portion. Then, using the resist pattern 14 as a mask, the antireflection film, the polycrystalline silicon film, and the gate oxide film are etched to form a gate (not shown). Thus, according to the phase edge technique of the present embodiment, it is possible to stably form a gate having a gate electrode with a line width of about 60 nm. As described above, the assist patterns 2a and 2 enhance the common depth of focus of the gate pattern, thereby improving the dimensional uniformity in the wafer plane. The dimensional variation increases due to the influence of steps on the substrate). The effect of the present invention will be described in detail with reference to FIGS. 3A and 3B.
  • FIG. 3A shows the depth of focus when the assist pattern is not formed as a comparative example
  • FIG. 3B shows the depth of focus when the assist pattern according to the present invention is formed. Both have a pattern pitch of 250 ⁇ ! The case where the wavelength is shaken to ⁇ 200 nm is described.
  • a line pattern having a line width of 80 nm is inserted on both sides of the gate pattern having a pitch of 550 nm or more with an interval of 60 nm from the gate pattern.
  • the common depth of focus increased from 0.22 ⁇ (Fig. 3A) on both sides to 0.32 ⁇ m (Fig. 3B). It can be seen that the effect is less than 1.5 times.
  • the gate pattern with a large pitch has a small depth of focus, which deteriorates the common depth of focus, whereas in Fig. 3B, the pitch at which the assist pattern cannot be inserted is reduced by inserting an assist pattern. It can be seen that the focal depth is larger than that of the small gate pattern.
  • FIGS. 4A to 4C are schematic plan views for explaining a method for manufacturing a semiconductor device having a gate according to the second embodiment.
  • a description will be given focusing on a step of forming a gate pattern using the phase edge technique.
  • the first photomask 21 is a halftone phase shift mask (for example, transmittance of 6%) for an ArF excimer laser, as shown in FIG. 4A.
  • the photomask 21 includes a gate pattern 1 for forming a gate, and an assist pattern 23 having a line width equal to or less than the resolution limit inserted into a portion where the distance between the gate patterns 1 is large. Have been.
  • each of the assist patterns 23 has the same width, for example, 50 ⁇ ! On the wafer substrate 20! ⁇ 60 nm.
  • the second photomask 22 is a Levenson phase shift mask for an ArF excimer laser, as shown in FIG. 4B.
  • the photomask 22 has a shifter pattern 3 corresponding to the gate pattern 1 of the photomask 21.
  • a gate pattern is formed using these two photomasks 21 and 22.
  • a wafer substrate 20 on which a silicon oxynitride film, a polycrystalline silicon film, an antireflection film, and an ArF positive type resist which is a photosensitive material is formed. And perform double exposure processing under the same conditions. Under this exposure condition, the line width of the assist pattern 23 becomes 50 ⁇ ! When the thickness is about 60 nm, no pattern is formed on the wafer substrate 20. Incidentally, the minimum actual line width of the photomask 21 at this time is lOOnm. FIG. 4C shows an image in which these two photomasks 21 and 22 are superimposed. As described above, the assist pattern 23 of the photomask 21 is not transferred because the line width is smaller than the resolution limit. On the other hand, the gate pattern of photomask 21
  • the gate electrode pattern 1a is Since the gate electrode pattern 1a is overlapped with the narrow portion, the gate electrode pattern 1a is transferred narrower, and the gate wiring pattern 1b is transferred wider.
  • the phase edge technique of the present embodiment it is possible to stably form a gate having a gate electrode with a line width of about 6 Onm.
  • the assist pattern 23 improves the depth of focus of the gate pattern, thereby improving the dimensional uniformity within the ae-plane (usually, if the depth of focus is insufficient, the influence of the step on the ae-substrate) The dimensional variation is increased by this).
  • 5A to 5C are schematic plan views for explaining a method of manufacturing a semiconductor device having a gut according to the third embodiment.
  • a description will be given focusing on a step of forming a gut pattern using the phase edge technique.
  • the first photomask 31 is, as shown in FIG. 5A, a halftone phase shift mask (for example, transmittance 6%) for an ArF excimer laser.
  • the photomask 31 includes a gate pattern 1 for forming a gate, and assist patterns 2.4a, 24b, and 24c inserted into a portion where the distance between the gate patterns 1 is large. It is provided with.
  • the assist pattern 24 a has a narrow portion formed with a resolvable line width and the wide portion has a line width smaller than the resolution limit
  • the assist pattern 24 b has an assist pattern 24 a
  • These assist patterns 24 a and 24 b are formed with different gate widths of the photomask 31.
  • the line width is optimized according to the line width and space width of 1. (Figure 6 shows the line width of the wide part of the assist pattern 24a, and the line width of the assist pattern 24c. As shown below).
  • the assist pattern 24c has a line width equal to or smaller than the resolution limit. Since these assist patterns are eventually erased, It is possible to optimally select the respective pattern line widths and punching widths.
  • a gate pattern is formed using these two photomasks 31 and 32.
  • FIG. 5C shows an image in which these two photomasks 31 and 32 are superimposed.
  • the wide portion of the assist pattern 24 a of the photomask 31 and the assist pattern 24 b are overlapped so as to be included in the cyst pattern 3 of the photomask 32, Despite having a resolvable line width, it is not transferred.
  • the narrow portion of the assist pattern 24a and the assist pattern 24c do not overlap with the cyst pattern 3, but are not transferred because the line width is less than the resolution limit.
  • the gate electrode pattern 1a of the photomask 31 has a gate electrode pattern 1a overlapping the narrow portion between the sight patterns 3 of the photomask 32.
  • the gate wiring pattern 1b is transferred to a smaller width.
  • heat treatment (PEB) and development are performed to form a resist pattern.
  • the antireflection film, the polycrystalline silicon film, and the gate oxide film are etched to form a gate (not shown).
  • the phase edge technique of the present embodiment it is possible to stably form a gate having a gate electrode with a line width of about 60 nm.
  • the assist patterns 24a, 24b, and 24c improve the depth of focus in the gate pattern having a large distance between the patterns, thereby improving the dimensional uniformity in the wafer surface (usually, If the depth of focus is insufficient, (2) the dimensional variation will increase due to the effect of steps on the wafer substrate).
  • ADVANTAGE OF THE INVENTION when performing pattern transfer by a double exposure process, by improving the common depth of focus of a pattern and realizing high uniformity of a line width, manufacture of a highly reliable semiconductor device is attained. It becomes possible.

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Abstract

　ゲートパターン（１）及びゲートパターン（１）間距離が大きい部位に挿入されてなる解像可能線幅のアシストパターン（２ａ）及び解像限界以下の線幅のアシストパターン（２ｂ）とを備えたハーフトーン位相シフトマスク（１１）と、フォトマスク（１１）のゲートパターン（１）に対応したシフタパターン（３）を有するレベンソン位相シフトマスク（１２）とを用いて、２重露光処理する。この際、アシストパターン（２ａ），（２ｂ）は消去され、ゲートパターン（１）のみが転写される。これにより、二重露光処理によりパターン転写を行う際に、パターンの共通焦点深度を向上させ、線幅の高均一化を実現し、信頼性の高い半導体装置の製造を可能とする。

Description

明 細 書
フォトマスク及び半導体装置の製造方法 技術分野
本発明は、 フォ トマスク及び半導体装置の製造方法に関し、 特に極微細なサイ ズのゲ一トを形成する場合に適用して好適である。 背景技術
近年では、 デバイスの微細化に伴い、 微細パターン及ぴ微細ピッチの形成が困 難となってきており、 微細パターン形成のため、 1層でフォ トマスクを 2枚使用 する二重露光プロセスが導入されてきている。 現在、 この二重露光プロセスの中 で特に注目されている技術にフェーズエッジ （Phase Edge) 技術がある。 この技 術は、 主にゲート形成に使用されており、 微細ゲートパターンを形成する領域に は、通常パターンを形成するフォ トマスク（バイナリマスクやハーフ トーン位相シ フトマスク）以外に、 レベンソン位相シフトマスクが用いられる。 レベンソン位相 シフトマスクは、 ゲート電極になるパターンの両側に 0 Ζ π相のシフタを配置す ることで、この領域の光の振幅を反転させ、コントラストを高くする効果を持つ。 これにより、 1 0 0 n m以下のパターンさえ安定して形成することを可能として いる。 この技術に関する代表的文献としては、 その原理について記載した米国特 許第 5, 573, 890号や、 シフタの配置方法を記載した米国特許第 5， 858， 580号があ る。 図 7 A〜図 7 Cは、 フェーズエッジ技術を用いてゲートパターンを^成する場 合について説明するための概略平面図である。
1枚目のフォ トマスク 1 1 1は、 図 7 Aに示すように、 通常のゲートパターン を形成するための第 1のマスク （バイナリマスク又はハーフ トーン位相シフトマ スク） である。 このフォトマスク 1 1 1は、 ゲートを形成するためのゲートパタ ーン 1 0 1を有してなり、 ゲートパターン 1 0 1が基板上のフォトレジストに露 光 .転写される。 なお便宜上、 ゲートパターン 1 0 1が転写されゲートが形成さ れた際に、ゲートの活性領域 1 0 0上に位置する部位をグート電極、それ以外（素 子分離構造上を含む） に位置する部位をゲート配線と呼ぶ。
2枚目のフォ トマスク 1 1 2は、 図 7 Bに示すように、 レベンソン位相シフ ト マスク （第 2のマスク） である。 このフォ トマスク 1 1 2は、 フォ トマスク 1 1 1のゲートパターン 1 0 1に対応したシフタパターン 1 0 2を有してなる。 これら 2枚のフォ トマスク 1 1 1， 1 1 2を重ね合わせたィメージを図 7 Cに 示す。 図示のように位置合わせを行い、 それぞれのフォトマスクを連続して露光 (露光する順番はどちらが先でも構わない。 ）することにより、 基板上のフォ トレ ジス トにゲートパターンを転写することができる。 フォ トマスク 1 1 2にレベン ソン位相シフトマスクを用いることで、 二重露光処理が施されている部分のみゲ ートパターンの線幅が極微細になることが判る。 しかしながら、 このような微細パターンを形成するフェーズエッジ技術にも問 題点が存在する。 それは、 焦点深度である。 レベンソン位相シフ トマスクは、 先 ほども説明した通り高コントラストを実現しているため、 デバイスを製造する上 で充分な焦点深度を得ることができる。 これに対して、 通常パターンを形成する マスク (バイナリマスクノハーフトーン位相シフ 1、マスク）は、 解像限界付近でパ ターンの形成を行っているため、 二重露光処理によらないグートパターンなどで は焦点深度を充分に得ることができない。 また、 二重露光処理によるゲート電極 パターンでも、 通常パターンを形成するフォ トマスクを露光する際には、 同様に 焦点深度を充分に得ることが困難となる。 このため、 ゲート電極ではデバイス特 性上、 線幅の高均一化が求められているにも関わらず、 通常パターンを形成する マスクを露光する際のフォーカス値ずれにより、 寸法均一性を劣化させていた。 本発明は、 上記の問題に鑑みてなされたものであり、 二重露光処理によりパタ ーン転写を行う際に、 パターンの共通焦点深度を向上させ、 線幅の高均一化を実 現することにより、 信頼性の高い半導体装置の製造を可能とするフォトマスク及 ぴ半導体装置の製造方法を提供することを目的とする。 発明の開示
本発明の半導体装置の製造方法は、 二重露光処理によりパターン転写を行う半 導体装置の製造方法であって、 主にゲートパターンの転写に主眼を置いており、 第 1のパターン及び第 2のパターンを有する第 1のマスクを用いて露光する工程 と、 第 3のパターンを有する第 2のマスクを用いて露光する工程とを含み、 前記 二重露光処理により、前記第 3のパターンによって前記第 2のパターンを消去し、 前記第 1のパターンのみを転写する。 ここで、 前記第 2のパターンは、 全て解像限界幅以上とされてなる、 又は解像 限界幅以上とされてなる部分を有する。 また、 前記第 2のパターンを解像限界幅以下とされてなる部分を有するように 形成しても良い。 本発明のフォトマスクは、 二重露光処理によりパターン転写を行うためのフォ トマスクであって、第 1のパターン及び第 2のパターンを有する第 1のマスクと、 第 3のパターンを有する第 2のマスクとを含み、 前記二重露光処理により、 前記 第 3のパターンによって前記第 2のパターンを消去し、 前記第 1のパターンのみ を転写するものである。 図面の簡単な説明
図 1 A〜図 1 Cは、 第 1の実施形態によるゲートを備えた半導体装置の製造方 法を説明するための概略平面図である。
図 2は、 第 1の実施形態によりゲートパターンを転写してなるレジストパター ンの様子を示す概略平面図である。 '
図 3 A , 図 3 Bは、 発明の奏する効果の詳細を説明するための特性図である。 図 4 A〜図 4 Cは、 第 2の実施形態によるゲートを備えた半導体装置の製造方 法を説明するための概略平面図である。
図 5 A〜図 5 Cは、 第 3の実施形態によるゲ トを備えた半導体装置の製造方 法を説明するための概略平面図である。
図 6は、 第 3の実施形態において、 アシス トパターンの幅広部位の線幅の比較 を示す概略平面図である。
図 7 A〜図 7 C、 従来のフェーズエッジ技術を用いてゲートパターンを形成す る場合について説明するための概略平面図である。 発明を実施するための最良の形態
一本発明の基本骨子一
本発明者は、 フェーズエッジ技術に伴う上述した問題点、 即ち二重露光処理に よりグートパターンを形成する場合に、パターンの共通焦点深度が不十分となり、 寸法均一性の劣化を来す問題を解決するため、 フェーズエッジ技術に後述するァ シス トパターンの形成技術の改良思想を結合させることに想到した。 ここで、 アシス トパターン（スキヤッタ リ ングバー） の形成技術について説明す る。
フォトマスク上で、 同じ線幅のパターンでもパターン間距離（スペース幅）が異 なると、 基板上にパターンを転写した場合に、 それぞれの寸法が異なり、 また、 それぞれのパターンで焦点深度が異なることがある。 それぞれの寸法（線幅）が異 なる場合には、 光近接効果補正 （Optical Proximity Correction： O P C ) 処理を フォ トマスク上で行うことである程度寸法を揃えることが可能となる。 一方、 焦 点深度が異なる場合には、焦点深度が劣化している部分（スペース幅がある程度広 いパターン）などで、パターンとパターンとの間に解像限界以下の幅の微細なパタ ーンを一定のスペースを取って揷入する。 解像限界以下であるため、 このパター ンは転写されない。 これによりパターン間距離（スペース幅）のばらつきを小さく し、繰り返しパターンなどで焦点深度が大きくなる照明条件（例えば、斜入射照明） を使用することで、 総合的な焦点深度の向上を図っている。 このような解像限界 以下の微細なパターンをアシストパターン（スキヤッタリングパー）と称し、 焦点 深度を向上させる代表的な手法の 1つである。 この形成技術では、 アシストパターンはその性質から飽くまで転写されないこ とを要し、 従ってこれを上述のように 「解像限界以下の微細なパターン」 に形成 することが必須となるが、 この極微細パターンをマスクに形成すること自体が困 難であり、 これに制限させて充分な効果を引き出すまでには至っていない現況に ある。 本発明者は、 焦点深度の低下の主要因が、 二重露光プロセスにおける通常パタ ーンを形成する第 1のマスク (バイナリマスク Zハーフ トーン位相シフ トマスク） にあることに鑑み、 この第 1のマスクのパターン間隔の大きい部位にアシストパ ターンを挿入して補間し、 パターン間距離を均一化する。 この際、 二重露光プロ セスが 2種のフォ トマスクを用いて言わば合成パターンを形成する技術であるこ とを利用する。 即ち、 上述のように従来のアシス トパターンの形成技術では、 そ もそもアシストパターンを解像限界以下の微細なパターンに形成することを前提 としていたが、 二重露光プロセスにおける当該合成によりアシストパターンが消 去されて転写されなければ良いことから、 解像限界以下という制約に拘束される ことなく、 比較的容易にアシストパターンを形成することができる。 更に、 解像限界以下の線幅のアシス トパターンでは、 微細パターンであるため にフォトマスクを形成するうえで正確に加工 ·検查を行うことができないことか ら、 パターン間距離 （スペース幅） ごとに寸法を変えることは困難であつたが、 解像可能な線幅のアシストパターンではスペース幅ごとに寸法を変えることが比 較的容易であり、 転写パターンの線幅及びスペース幅に対応して最適な線幅のァ シストパターンを設けることが可能となる。 このように本発明では、 転写パターンに加えて解像限界以下の線幅とするとい う制約に拘束されることなくアシストパターンを形成した第 1のマスクと、 レべ ンソン位相シフトマスク等の第 2のマスクとを用いて二重露光することにより、 アシストパターンを消去してゲートパターンに代表される所望のパターンのみを 転写する。これにより、容易且つ確実に共通焦点深度を向上させることができる。 更に、 転写パターンの線幅及ぴスペース幅に対応してアシストパターンを最適化 することで、 より共通焦点深度を向上させ、 転写パターン線幅の高均一化を実現 することが可能となる。
一本発明の具体的な諸実施形態一
(第 1の実施形態）
図 1 A〜図 1 Cは、 第 1の実施形態によるゲートを備えた半導体装置の製造方 法を説明するための概略平面図である。 ここでは、 フェーズエッジ技術を用いて ゲートパターンを形成する工程を中心に説明する。
1枚目のフォトマスク 1 1は、 図 1 Aに示すように、 A r Fエキシマレーザ用 のハーフ トーン位相シフ トマスク （例えば透過率 6 % ) である。 このフォ トマス ク 1 1は、 ゲートを形成するためのゲートパターン 1 と、 ゲートパターン 1間距 離が大きい部位に揷入されてなるアシス トパターン 2 a , 2 b , 2 c とを備えて 構成されている。 ここで、 アシス トパターン 2 aは、 露光対象の活性領域 1 0の 位置のみに対応する形状とされ、 アシス トパターン 2 bは、 アシス トパターン 2 aとは異なる解像限界以下の線幅に形成されており、 これらアシストパターン 2 a , 2 bはフォトマスク 1 1の各ゲートパターン 1の線幅とスペース幅に応じて 最適化された線幅とされている。 また、 アシス トパターン 2 cは、 解像限界以下 の線幅に形成されている。 これらのアシス トパターンは、 最終的には消去されて しまうため、 それぞれのパターン線幅及ぴ抜き幅で最適に選択することが可能と なる。
2枚目のフォ トマスク 1 2は、 図 1 Bに示すように、 A r Fエキシマレーザ用 のレベンソン位相シフ トマスクである。 フォ トマスク 1 2は、 フォ トマスク 1 1 のゲートパターン 1に対応したシフタパターン 3を有して構成されている。 これら 2枚のフォトマスク 1 1， 1 2を使用して、 ゲートパターンの形成を行
5。
先ず、 素子領域（活性領域）が形成されているゥエーハ基板 2 0上に、 ゲート酸 化膜となるシリ コン酸窒化膜 （不図示） を膜厚 1 nm程度に成膜し、 続いて多結 晶シリ コン膜 （不図示） を膜厚 1 0 0 nm程度に成膜する。 その上に有機型の反 射防止膜 （不図示） を膜厚 8 0 nm程度に塗布し、 更に感光材料である A r F型 のポジ型レジス ト （不図示） を膜厚 2 5 0 nm〜 3 0 0 nm程度に塗布する。 この状態のゥヱーハ基板 1 3に、 A r Fエキシマレーザを光源とする縮小投影 露光装置により、 先ほど説明した 2枚のフォ トマスク 1 1， 1 2を連続して露光 (露光する順番はどちらが先でも構わない。 ）する。 ハーフ トーン位相シフ トマス クであるフォトマスク 1 1の露光条件を、 開口率 （NA) が 0. 7 5で 2 3輪 帯照明（σ値： 0. 5 6 7Ζ0. 8 5 )とし、 露光量を 1 5 0 J / c m2〜 2 0 0 J / c m 2程度とする。 他方、 レベンソン位相シフ トマスクであるフォ トマスク 1 2の露光条件を、 開口率 （N A) が 0. 7 5でひ値は0. 3 0とし、 露光量を 1 0 0 J // c m2〜 1 5 0 J / c m 2程度とする。 これら 2枚のフォ トマスク 1 1 , 1 2を重ね合わせたイメージを図 1 Cに示す。 このよ うに、 フォ トマスク 1 1のアシス トパターン 2 aはフォ トマスク 1 2の シストパターン 3に包含されるように重畳しているため、 解像可能な線幅である にも係わらず、 転写されることはない。 また、 アシス トパターン 2 bはシストパ ターン 3と重畳しないが、 解像限界以下の線幅であるために転写されることはな い。 他方、 フォトマスク 1 1のゲートパターン 1は、 そのゲート電極パターン 1 aがフォトマスク 1 2のシストパターン 3間の幅狭部位と重畳していることから、 グート電極パターン 1 aは幅狭に、 ゲート配線パターン 1 bがこれよりは幅広に 転写されることになる。 その後、 熱処理 （P EB) 及ぴ現像処理を行い、 レジストパターンの形成を行 う。 このときの様子を図 2に示す。 図示のように、 レジス トパターン 1 4はフォ トマスク 1 1 , 1 2が反映され、 ゲート電極パターン部分の狭い形状に形成され ている。 そして、 このレジストパターン 1 4をマスクに反射防止膜、 多結晶シリコン膜 及びゲート酸化膜をエッチングし、 ゲート （不図示） を形成する。 このように、 本実施形態のフェーズエッジ技術によれば、 安定して 6 0 nm程 度の線幅のゲート電極を有するゲートの形成が可能となる。 このように、 アシス トパターン 2 a , 2わにより、 ゲートパターンの共通焦点深度が向上し、 これに よりゥヱーハ面内の寸法均一性も向上する（通常、焦点深度が不足しているとゥェ ーハ基板上の段差の影響により寸法ばらつきが大きくなる）。 本発明の奏する効果の詳細を図 3 A， 図 3 Bを用いて説明する。
図 3 Aは、 比較例としてアシストパターンを形成しない場合の焦点深度を示し ており、 図 3 Bは、 本発明によるアシス トパターンを形成した場合の焦点深度を 示している。 共にパターンピッチを 2 5 0 ηπ！〜 2 0 0 0 nmまで振った場合に ついて記載している。 ここで揷入したアシス トパターンは、 ゲートパターンから 6 0 n mの間隔を設けて、 線幅が 8 0 nmのラインパターンを 5 5 0 nmピッチ 以上のゲートパターンの両側に揷入している。 レジストパターンの線幅を 8 0 η mで比較した場合、 共通の焦点深度が両側で 0. 2 2 μ πι (図 3 A) から 0. 3 2 μ m (図 3 B) に増加しており、その効果は 1. 5倍弱程度であることが判る。 図 3 Aでは、 ピッチの大きいゲートパターンで焦点深度が小さく、 共通焦点深 度を劣化させていたのに対して、 図 3 Bではアシストパターンを挿入したことに より、 アシストパターンが揷入できないピッチの小さなゲートパターンよりも焦 点深度が大きいことが判る。
以上より、 ゲート線幅の高均一化を図るうえで本発明は有効であることが確認 できた。 (第 2の実施形態）
図 4 A〜図 4 Cは、 第 2の実施形態によるゲートを備えた半導体装置の製造方 法を説明するための概略平面図である。 ここでは、 フェーズエッジ技術を用いて ゲートパターンを形成する工程を中心に説明する。
1枚目のフォトマスク 2 1は、 図 4 Aに示すように、 A r Fエキシマレーザ用 のハーフ トーン位相シフ トマスク （例えば透過率 6 %) である。 このフォ トマス ク 2 1は、 ゲートを形成するためのゲートパターン 1と、 ゲートパターン 1間距 離が大きい部位に揷入されてなる解像限界以下の線幅のアシストパターン 2 3と を備えて構成されている。 ここで、 各アシス トパターン 2 3は全て同一幅、 例え ばゥエーハ基板 2 0上で 5 0 η π！〜 6 0 n m程度とされている。
2枚目のフォ トマスク 2 2は、 図 4 Bに示すように、 A r Fエキシマレーザ用 のレベンソン位相シフ トマスクである。 フォ トマスク 2 2は、 フォ トマスク 2 1 のゲートパターン 1に対応したシフタパターン 3を有して構成されている。 これら 2枚のフォトマスク 2 1， 2 2を使用して、 ゲートパターンの形成を行 5
ここでは、 第 1の実施形態と同一にシリ コン酸窒化膜、 多結晶シリ コン膜、 反 射防止膜及び感光材料である A r F型のポジ型レジス トの形成されたゥエーハ基 板 2 0を用い、 同条件で二重露光処理する。 この露光条件下では、 アシス トパタ ーン 2 3の線幅がゥエーハ基板 2 0上で 5 0 η π！〜 6 0 n m程度では、 ゥエーハ 基板 2 0上にパターンが形成されることはない。 因みにこの時のフォトマスク 2 1の実配線最小線幅は l O O n mである。 これら 2枚のフォ トマスク 2 1 , 2 2を重ね合わせたィメージを図 4 Cに示す。 このように、 フォトマスク 2 1のアシストパターン 2 3は解像限界以下の線幅 であるために転写されることはない。 他方、 フォトマスク 2 1のゲートパターン
1は、 そのゲート電極パターン 1 aがフォ トマスク 2 2のシス トパターン 3間の 幅狭部位と重畳していることから、 ゲート電極パターン 1 aは幅狭に、 ゲート配 線パターン 1 bがこれよりは幅広に転写されることになる。
その後、 熱処理 （P E B ) 及び現像処理を行い、 レジス トパターンの形成を行 う。 そして、 このレジストパターンをマスクに反射防止膜、 多結晶シリコン膜及 びゲート酸化膜をエッチングし、 ゲート （不図示） を形成する。 このように、 本 実施形態のフェーズエッジ技術によれば、 安定して 6 O n m程度の線幅のゲート 電極を有するゲートの形成が可能となる。 このように、 アシス トパターン 2 3に よりゲートパターンの焦点深度が向上し、 これによりゥエーハ面内の寸法均一性 も向上する（通常、焦点深度が不足しているとゥエーハ基板上の段差の影響により 寸法ばらつきが大きくなる）。
(第 3の実施形態）
図 5 A〜図 5 Cは、 第 3の実施形態によるグートを備えた半導体装置の製造方 法を説明するための概略平面図である。 ここでは、 フェーズエッジ技術を用いて グートパターンを形成する工程を中心に説明する。
1枚目のフォ トマスク 3 1は、 図 5 Aに示すように、 A r Fエキシマレーザ用 のハ一フトーン位相シフ トマスク (例えば透過率 6 % ) である。 このフォ トマス ク 3 1は、 ゲートを形成するためのゲートパターン 1 と、 ゲートパターン 1間距 離が大きい部位に揷入されてなるアシス トパターン 2. 4 a , 2 4 b , 2 4 cとを 備えて構成されている。 ここで、 アシス トパターン 2 4 aは、 幅狭部位が解像可 能線幅に、 幅広部位が解像限界以下の線幅に形成され、 アシス トパターン 2 4 b は、 アシストパターン 2 4 aとは異なる解像限界以下の線幅に形成されており、 これらアシス トパターン 2 4 a， 2 4 bはフォ トマスク 3 1の各ゲートパターン
1の線幅とスペース幅に応じて最適化された線幅とされている （図 6に、 アシス トパターン 2 4 aの幅広部位の線幅を①、 アシストパターン 2 4 cの線幅を②と して示す。）。 また、 アシス トパターン 2 4 cは、 解像限界以下の線幅に形成され ている。 これらのアシス トパターンは、 最終的には消去されてしまうため、 それ ぞれのパターン線幅及び抜き幅で最適に選択することが可能となる。 これら 2枚のフォトマスク 3 1 , 3 2を使用して、 ゲートパターンの形成を行 う。
ここでは、 第 1の実施形態と同一にシリコン酸窒化膜、 多結晶シリ コン膜、 反 射防止膜及び感光材料である A r F型のポジ型レジストの形成されたゥエーハ基 板 2 0を用い、 同条件で二重露光処理する。 これら 2枚のフォ トマスク 3 1 , 3 2を重ね合わせたィメージを図 5 Cに示す。 このように、 フォ トマスク 3 1のアシス トパターン 2 4 aの幅広部位及ぴァシ ス トパターン 2 4 bは、 フォ トマスク 3 2のシストパターン 3に包含されるよう に重畳しているため、 解像可能な線幅であるにも係わらず、 転写されることはな い。 また、 アシストパターン 2 4 aの幅狭部位及びアシストパターン 24 cはシ ストパターン 3と重畳しないが、 解像限界以下の線幅であるために転写されるこ とはない。 他方、 フォ トマスク 3 1のゲートパターン 1は、 そのゲート電極パタ ーン 1 aがフォ トマスク 3 2のシス トパターン 3間の幅狭部位と重畳しているこ とから、 ゲート電極パターン 1 aは幅狭に、 ゲート配線パターン 1 bがこれより は幅広に転写されることになる。 - その後、 熱処理 （P E B) 及ぴ現像処理を行い、 レジス トパターンの形成を行 う。 そして、 このレジストパターンをマスクに反射防止膜、 多結晶シリコン膜及 びゲート酸化膜をエッチングし、 ゲート （不図示） を形成する。 このように、 本実施形態のフェーズエッジ技術によれば、 安定して 6 0 nm程 度の線幅のゲート電極を有するゲートの形成が可能となる。 このように、 アシス トパターン 2 4 a , 2 4 b , 24 cにより、 パターン間距離の大きいゲートパタ ーンにおける焦点深度が向上し、 これによりゥエーハ面内の寸法均一性も向上す る（通常、焦点深度が不足しているとゥエーハ基板上の段差の影響により寸法ばら つきが大きくなる）。 産業上の利用可能性
本発明によれば、 二重露光処理によりパターン転写を行う際に、 パターンの共 通焦点深度を向上させ、 線幅の高均一化を実現することにより、 信頼性の高い半 導体装置の製造が可能となる。

Claims

請 求 の 範 囲
1 . 二重露光処理によりパターン転写を行う半導体装置の製造方法であって、 第 1のパターン及ぴ第 2のパターンを有する第 1のマスクを用いて露光するェ 程と、
第 3のパターンを有する第 2のマスクを用いて露光する工程と
を含み、
前記二重露光処理により、 前記第 3のパターンによって前記第 2のパターンを 消去し、 前記第 1のパターンのみを転写することを特徴とする半導体装置の製造 方法。
2 . 前記第 2のパターンは、 解像限界幅以上とされてなる部分を有することを 特徴とする請求項 1に記載の半導体装置の製造方法。
3 . 前記第 2のパターンは、 全て解像限界幅以上とされてなることを特徴とす る請求項 1に記載の半導体装置の製造方法。
4 . 前記第 2のパターンは、 解像限界幅以下とされてなる部分を有することを 特徴とする請求項 1に記載の半導体装置の製造方法。
5 . 前記第 1のパターンがゲートを形成するためのゲートパターンであること を特徴とする請求項 1に記載の半導体装置の製造方法。
6 . 前記第 1のパターンがゲートを形成するためのゲートパターンであり、 前 記解像限界幅以上とされてなる部分がゲート電極パターンであることを特徴とす る請求項 2に記載の半導体装置の製造方法。
7 . 前記第 1のパターンがゲートを形成するためのゲートパターンであり、 前 記解像限界幅以上とされてなる部分がゲート電極パターンであることを特徴とす る請求項 3に記載の半導体装置の製造方法。
8 . 前記第 1のパターンがゲートを形成するためのゲートパターンであり、 前 記解像限界幅以下とされてなる部分がゲート配線パターンであることを特徴とす る請求項 4に記載の半導体装置の製造方法。
9 . 前記第 2のマスクは、 前記第 1のパターンのみに対応するように前記第 3 のパターンが形成されてなることを特徴とする請求項 1に記載の半導体装置の製 造方法。
1 0 . 前記第 2のパターンは、 前記第 1のパターン間で比較的間隔の大きい部 位に設けられており、 前記第 1のパターンの幅及ぴ前記間隔に応じて異なる幅に 形成されてなることを特徴とする請求項 1に記載の半導体装置の製造方法。
1 1 . 前記第 2のマスクは位相シフトマスクであることを特徴とする請求項 1 に記載の半導体装置の製造方法。 ·
1 2 . 二重露光処理によりパターン転写を行うためのフォトマスクであって、 第 1のパターン及び第 2のパターンを有する第 1のマスクと、
第 3のパターンを有する第 2のマスクと
を含み、
前記二重露光処理により、前記第 3のパターンによって前記第 2のパターンを 消去し、 前記第 1のパターンのみを転写することを特徴とするフォトマスク。
1 3 . 前記第 2のパターンは、 解像限界幅以上とされてなる部分を有すること を特徴とする請求項 1 2に記載のフォトマスク。
1 4 . 前記第 2のパターンは、 全て解像限界幅以上とされてなることを特徴と する請求項 1 2に記載のフォ トマスク。
1 5 . 前記第 2のパターンは、 解像限界幅以下とされてなる部分を有すること を特徴とする請求項 1 2に記載のフォトマスク。
1 6 . 前記第 1のパタ一ンがゲ一トを形成するためのゲートパターンであるこ とを特徴とする請求項 1 2に記載のフォ トマスク。
1 7 . 前記第 1のパターンがゲートを形成するためのゲートパターンであり、 前記解像限界幅以上とされてなる部分がゲート電極パターンであることを特徴と する請求項 1 3に記載のフォトマスク。
1 8 . 前記第 1のパターンがゲートを形成するためのゲートパターンであり、 前記解像限界幅以上とされてなる部分がゲート電極パターンであることを特徴と する請求項 1 4に記載のフォトマスク。
1 9 . 前記第 1のパターンがゲートを形成するためのゲートパターンであり、 前記解像限界幅以下とされてなる部分がゲート配線パターンであることを特徴と する請求項 1 5に記載のフォ トマスク。
2 0 . 前記第 2のマスクは、 前記第 1のパターンのみに対応するように前記第 3のパターンが形成されてなることを特徴とする請求項 1 2に記載のフォトマス ク。
2 1 . 前記第 2のパターンは、 前記第 1のパターン間で比較的間隔の大きい部 位に設けられており、 前記第 1のパターンの幅及び前記間隔に応じて異なる幅に 形成されてなることを特徴とする請求項 1 2に記載のフォトマスク。
2 2 . 前記第 2のマスクは位相シフトマスクであることを特徴とする請求項 1 2に記載のフォトマスク。
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