JP2001042545A

JP2001042545A - 半導体装置の製造方法

Info

Publication number: JP2001042545A
Application number: JP11216670A
Authority: JP
Inventors: Shoji Hotta; 尚二堀田; Norio Hasegawa; 昇雄長谷川; Hiroshi Fukuda; 宏福田; Kazutaka Mori; 和孝森
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-07-30
Filing date: 1999-07-30
Publication date: 2001-02-16

Abstract

(57)【要約】【課題】半導体装置を構成するパターンの転写精度を
向上させる。【解決手段】２枚のフォトマスクを用いた重ね合わせ
露光処理によって、所定のパターンを転写する工程を有
する半導体装置の製造方法において、位相シフタ３ｄを
有する一方のフォトマスク３に、パターンのくびれが生
じるのを補正するための補助パターンとして機能する遮
光領域３Ｂ3 を設けたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、半導体装置を構成する所定のパター
ンを転写するための露光技術に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】半導体基板上に孤立した状態で形成され
るパターン、例えば孤立ゲートパターンを形成する方法
に、例えば位相シフトマスクを透過する光の位相を操作
することで転写パターンの解像度を向上させる位相シフ
ト技術のうちのシフタエッジ方式がある。これは、位相
シフトマスク基板の光透過領域の一部に、位相シフトマ
スクを透過する光の位相を反転させる位相シフタを配置
することにより、位相シフタのエッジ部分に透過光の影
を作り、ポジレジストを用いた所定のパターンを転写す
る方式である。この方式は、レベンソン型位相シフト方
式と基本的に同じであり、大きなプロセスマージンを得
ることができる。しかし、不要パターンの打ち消しのた
めに１枚のマスクを追加する必要があり、２枚のマスク
のパターン分割方式および２枚のマスク間の重ね合わせ
精度が非常に重要となる。

【０００３】近年、シフタエッジ方式では、ダークフィ
ールドマスク方式が採用されている。この方式は、ま
ず、微細ゲート電極部を覆うパターンと配線部のパター
ンとを合成したマスクを用いて大σ（σ：コヒーレント
ファクタ）条件で露光する。続いて、微細ゲート電極部
に、位相シフタエッジが投影されるように、位相シフタ
およびシフタなしの透過領域とが繰り返し配置されたダ
ークフィールドマスクを小σ条件で重ねて露光すること
により、微細ゲート電極を形成する。この方式では、微
細ゲート電極部と配線部とを別々に露光することによ
り、配線部のルールが厳しくなった場合でも、微細ゲー
ト電極部および配線部のそれぞれに独立に最適な照明条
件および露光条件で露光を行うことができるので、プロ
セスマージンの拡大を図ることができる。

【０００４】なお、露光技術については、例えば株式会
社プレスジャーナル、平成９年５月２０日発行、「月刊
セミコンダクタワールド１９９７年６月号」ｐ１２
４〜ｐ１２７に記載があり、ＫｒＦエキシマレーザを用
いた露光技術について開示されている。

【０００５】

【発明が解決しようとする課題】ところが、シフタエッ
ジ方式では、特に、上記ダークフィールドマスク技術に
おいて、以下の課題があることを本発明者は見出した。

【０００６】すなわち、位相シフタを配置したマスクを
用いて小σ条件で露光処理を行うと、転写されたパター
ンにおいて、そのマスクにおける開口部（透過領域）の
角部近傍に対応するパターン部分等にくびれが生じる課
題がある。

【０００７】また、２枚のマスクを重ね露光するので、
その各々のマスクの間に相対的な平面位置ずれが生じる
場合があり、パターンの形状不良が生じる課題がある。

【０００８】本発明の目的は、パターンの転写精度を向
上させることのできる技術を提供することにある。

【０００９】また、本発明の目的は、パターン形状の再
現性を向上させることのできる技術を提供することにあ
る。

【００１０】本発明の目的は、半導体装置の電気的特性
劣化を抑制することのできる技術を提供することにあ
る。

【００１１】また、本発明の目的は、半導体装置の信頼
性を向上させることのできる技術を提供することにあ
る。

【００１２】また、本発明の目的は、半導体装置の歩留
まりを向上させることのできる技術を提供することにあ
る。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１５】すなわち、本発明の半導体装置の製造方法
は、（ａ）第１のコヒーレントファクタ条件で露光処理
を行うことにより、第１のマスクのパターンを半導体基
板上に転写する第１の露光工程と、（ｂ）前記第１のコ
ヒーレントファクタよりも小さい第２のコヒーレントフ
ァクタ条件で露光処理を行うことにより、第２のマスク
のパターンを前記半導体基板上に転写する第２の露光工
程と、（ｃ）前記第１および第２の露光工程によって前
記半導体基板上に所定のパターンを形成する工程とを有
し、前記第２のマスクには、透過光の位相が互いに反転
する複数の光透過領域が隣り合うように配置されてお
り、その光透過領域の境界領域の所定の平面位置に、そ
の各々の光透過領域の幅が狭くなるような第１の補助パ
ターンが設けられているものである。

【００１６】また、本発明の半導体装置の製造方法は、
前記第１のマスクには、前記第２のマスクとの平面的な
位置合わせずれを補正するための第２の補助パターンが
設けられているものである。

【００１７】さらに、本発明の半導体装置の製造方法
は、（ａ）第１のコヒーレントファクタ条件で露光処理
を行うことにより、第１のマスクのパターンを半導体基
板上に転写する第１の露光工程と、（ｂ）前記第１のコ
ヒーレントファクタよりも小さい第２のコヒーレントフ
ァクタ条件で露光処理を行うことにより、第２のマスク
のパターンを前記半導体基板上に転写する第２の露光工
程と、（ｃ）前記第１および第２露光工程によって前記
半導体基板上に所定のパターンを形成する工程とを有
し、前記第１のマスクには、前記第２のマスクとの平面
的な位置合わせずれを補正するための補正パターンが設
けられているものである。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。また、本実
施の形態においては、ｐチャネル型のＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）をｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴを
ｎＭＩＳと略す。また、本実施の形態で用いる用語のう
ち代表的なものの定義をすれば次の通りである。

【００１９】通常マスク：フォトマスクのデバイスパタ
ーン領域が０％光透過の遮光領域とほぼ１００％光透過
の開口領域のみからなる光学マスク。

【００２０】位相シフトマスク：位相シフタ領域を有す
る光学マスクであって、透過光に位相差を生じさせる機
能を有する光学マスク。

【００２１】位相シフタ：位相シフトマスクにおいて、
光の波長を変調させて位相差を生じさせる手段。シフタ
厚ｄがｄ＝λ／２（ｎ−１）のときに位相は１８０度
（π）反転する。なお、λは露光光の波長、ｎは位相シ
フタの屈折率。

【００２２】光学マスク（フォトマスク）：マスク基板
上に光を遮蔽するパターンや光の位相を変化させるパタ
ーンを形成したマスク。マスク基板上とはマスク基板上
面、マスク基板上面に近接した内部領域または上空領域
を含む。レチクルを含む。

【００２３】レチクル：集積回路等のようなパターンの
原寸法の１〜１０倍のパターンが形成され、それをステ
ッパによって半導体ウエハ等のような基板上に、または
フォトリピータ等によってフォトプレート上に投影露光
するための光学マスク。

【００２４】遮光領域：一般にほぼ０％の光透過率（典
型的には１％以下）を有する領域で、機能的にはハーフ
トーン領域よりも低い光透過率を持つ領域と定義するこ
とができる。

【００２５】ハーフトーン領域：それ自体フォトレジス
トを感光させない程度の低い光透過率を持つ領域で同位
相と逆位相（反転）との区別がある。一般に光透過率は
３％から１５％程度であるが、遮光領域等を併用するこ
とにより２０％以上の高光透過率ハーフトーン領域もあ
る。

【００２６】通常照明：非変形照明のことで、光強度分
布が比較的均一な照明を言う。

【００２７】変形照明：中央部の照度を下げた照明で斜
方照明、輪帯照明、４重極照明、５重極照明等のような
多重極照明またはそれと等価な瞳フィルタによる超解像
技術を含む。

【００２８】小σ照明：パーシャルコヒーレンス係数σ
が０．４５未満で内部の照度分布が比較的均一な照明。

【００２９】大σ照明：小σ照明以外の照明であって、
σが０．４５以上の通常照明およびσの限定のない変形
照明をいう。

【００３０】まず、本発明者が本発明をするのに検討し
た技術を図１５〜図２３によって説明する。この技術で
は、１つのパターンを得るのに２枚のフォトマスクを用
いる。一方のフォトマスクは遮光領域と光透過領域とを
有する通常マスクであり、他方のフォトマスクはフォト
マスクを透過した光に位相差を生じさせる位相シフトマ
スクである。具体的に説明すると次の通りである。

【００３１】図１５は、例えばこれから形成しようとし
ている設計上のゲート電極パターン５０の部分平面図を
示している。各ゲート電極パターン５０は、ゲート電極
部５０ａと、配線部５０ｂとを有している。ゲート電極
部５０ａは、例えば平面帯状のパターンであって、半導
体基板に形成される活性領域と平面的に重なる領域であ
る。その幅は、例えば0.１５μｍ程度である。活性領域
は、分離領域に囲まれた領域であって、ＭＩＳＦＥＴの
ソース、ドレインおよびチャネル領域が形成される領域
である。また、配線部５０ｂは、上記活性領域と平面的
に重ならず、分離領域と平面的に重なる領域である。配
線部５０ｂの平面形状は、基本的にはゲート電極パター
ン５０ａにつながる平面帯状のパターンであるが、その
端部には、上層配線との接続を考慮して他の部分よりも
幅広に形成された領域が設けられている。その幅広領域
の幅は、例えば0.２５μｍ程度である。

【００３２】図１６および図１７は、上記ゲート電極パ
ターン５０を形成するのに用いる２枚のフォトマスク５
１、５２の部分平面図の一例である。

【００３３】フォトマスク５１は、例えば透明なマスク
基板５１ａ上に遮光領域５１ｂが形成されてなる通常マ
スクである。このフォトマスク５１には、遮光領域５１
ｂが、上記ゲート電極部５０ａおよび配線部５０ｂを覆
うようにパターン形成されている。遮光領域５１ｂのう
ち、ゲート電極部５０ａを覆う部分の遮光領域の大きさ
は、フォトマスク５１，５２のアライメント余裕を考慮
したものとなっている。ここでは、そのアライメント余
裕を大きくとっているので、遮光領域５１ｂが、互いに
隣接するゲート電極部５０ａ間も覆うようにつながって
形成されている場合が例示されている。その遮光領域５
１ｂ以外の領域は、光透過領域５１ｃとなっている。な
お、フォトマスク５１として、例えばハーフトーン型の
位相シフトマスクやレベンソン型の位相シフトマスクを
用いても良い。また、上記の例では、遮光領域５１ｂ
が、フォトマスクとのアライメント余裕を考慮した結
果、互いに隣接するゲート電極部５０ａ間も覆うように
つながって形成されているが、これに限定されるもので
はなく種々変更可能である。例えばフォトマスクとのア
ライメント余裕を小さくすれば、遮光領域５１ｂにおい
て、互いに隣接するゲート電極部５０ａ間に対応する位
置には、光透過領域５１ｂが形成されるようになる。ま
た、遮光領域５１ａの配置に際し、遮光領域５１ａが、
ゲート電極部５０ａ、配線部５０ｂおよび活性領域全体
を覆うように形成されるようにすることもできる。

【００３４】一方、フォトマスク５２は、例えば位相シ
フトマスクである。このフォトマスク５２を構成する透
明なマスク基板５２ａの主面上には、遮光領域５２ｂ
が、例えば上記ゲート電極部５０ａおよび分離領域を覆
うように形成されている。その結果、フォトマスク５２
には、長方形状の光透過領域５２ｃが、各々の隣接間に
遮光領域５２ｂを挟んだ状態で互いに平行に並んで複数
配置されている。そして、その複数の光透過領域５２ｃ
のうち、互いに隣接する光透過領域５２ｃ１，５２ｃ２
を透過した各々の光の位相が反転するように、一方の光
透過領域５２ｃ２に位相シフタが形成されている。位相
シフタは所定膜厚（上記定義参照）の透明膜でも良い
し、マスク基板５２ａに所定深さ（上記定義参照）で形
成された溝でも良い。

【００３５】露光工程では、例えば次のようにする。ま
ず、図１６に示したフォトマスク５１を用いた露光処理
により図１８のフォトレジストパターン５３ａを半導体
ウエハ上に得る。ただし、これは、例えばＫｒＦエキシ
マレーザ（波長λ＝0.２４８μｍ）ステッパを用い、例
えば開口数ＮＡ／コヒーレントファクタσ＝0.６／0.６
５の照明条件を用いた場合の例である。なお、フォトマ
スク５１を用いた露光処理に用いる照明条件は通常照明
の大σ照明条件だけでなく、上記輪帯照明等の変形照明
でも良い。続いて、フォトマスク５１に代えて、図１７
に示したフォトマスク５２を用いて同一の半導体ウエハ
（フォトレジスト膜）に対して露光処理を行うことによ
り、図１９のフォトレジストパターン５３ｂを半導体ウ
エハ上に得る。ただし、これは、例えばＫｒＦエキシマ
レーザステッパを用い、例えばＮＡ／σ＝0.６／0.４の
照明条件を用いた場合の例である。

【００３６】このような２枚のフォトマスク５１，５２
の重ね露光により、図２０に示すようなフォトレジスト
パターン５３ｃを得る。このフォトレジストパターン５
３ｃは、上記設計上のパターンとほぼ等しいが、この場
合、図１９に示した領域Ａにおいて、図２１の幅Ｄ1
（設計上の幅）＞幅Ｄ２（くびれ不良が生じた幅）で示
すように、くびれが生じる。これは、照明条件として、
位相シフト法に必要な小σ条件を適用した結果生じたも
のである。上記領域Ａは、フォトマスク５２上において
は、ゲート電極部を覆う遮光領域と分離領域を覆う遮光
領域との交差する角部（すなわち、光透過領域５２ｃの
角部）近傍に対応する領域であり、半導体ウエハ上にお
いては、ゲート電極部の端部近傍に相当する領域であ
る。したがって、その部分にくびれが生じると素子特性
の劣化や動作速度の低下等が生じ、半導体装置の信頼性
や歩留まりが低下する。

【００３７】図２２および図２３は、本発明者によって
行われた上記くびれ量の測定のシミュレーション結果を
説明する図である。図２２中の長さＬは光透過領域の幅
を示している。くびれ量は、くびれの無い箇所の幅Ｄ１
と、くびれが生じている箇所の幅Ｄ２との差で表すこと
ができる。図２３は、長さＬとくびれ量との関係を示し
ている。なお、この測定結果は、例えばＫｒＦエキシマ
レーザステッパを用い、例えば照明条件ＮＡ／σ＝0.６
／0.４とした場合の結果である。また、ΔＦは、デフォ
ーカス量を示している。

【００３８】次に、本発明の技術思想を図１〜図７によ
って説明する。図１は、これから形成しようとしている
設計上のゲート電極パターン１の平面図の一例を示して
いる。ゲート電極パターン１は、ゲート電極部１ａと、
配線部１ｂとを有している。ゲート電極部１ａは、例え
ば平面帯状に形成されたパターンであり、半導体基板の
活性領域に平面的に重なる部分である。この活性領域
は、分離領域によって囲まれた領域であって、上記と同
様に半導体基板に形成されるＭＩＳＦＥＴのソース、ド
レインおよびチャネル領域が形成される領域である。

【００３９】また、配線部１ｂは、上記活性領域と平面
的に重ならず、分離領域と平面的に重なる部分である。
配線部１ｂの平面形状は、基本的にはゲート電極部１ａ
につながる平面帯状のパターンであるが、その端部に
は、上層配線との接続を考慮して他の部分よりも幅広に
形成されたパターン部１ｂ１が設けられている。

【００４０】図２および図３は、上記ゲート電極パター
ン１を形成するのに用いるフォトマスク２、３の一例で
ある。図２および図３の（ａ）は要部平面図、その各図
の（ｂ）はその各図の（ａ）のそれぞれＸＡ−ＸＡ線、
ＸＢ−ＸＢ線の断面図である。

【００４１】フォトマスク（第１のフォトマスク）２
は、例えば集積回路パターンの実寸の５倍のパターン寸
法を持つ通常マスクが用いられている。ただし、フォト
マスク２として、例えばハーフトーン型の位相シフトマ
スクやレベンソン型の位相シフトマスクを用いても良
い。フォトマスク２を構成するマスク基板２ａは、例え
ば透明な合成石英等からなり、その主面側には、遮光膜
２ｂおよび光透過部２ｃが形成されている。遮光膜２ｂ
は、例えばクロム等のような光遮蔽膜からなり、遮光領
域２Ｂ１〜２Ｂ４を形成している。遮光領域２Ｂ１は、
ゲート電極部１ａを覆う領域であって、ここでは、フォ
トマスクとのアライメント余裕を大きくした場合（すな
わち、遮光領域２Ｂ１が、互いに隣接するゲート電極部
１ａ間も覆うようにつながって形成されている場合）が
例示されている。なお、他の例として、フォトマスクと
のアライメント余裕を小さくした場合は、互いに隣接す
るゲート電極部１ａの間には、遮光領域２Ｂ１が形成さ
れず光透過部が形成される場合もある。また、遮光領域
２Ｂ１の設定に際し、はじめからゲート電極部１ａおよ
び活性領域の両方を覆うようにしても良い。この遮光領
域２Ｂ１は、フォトマスクとのアライメント余裕遮光領
域２Ｂ２は、上記配線部１ｂに対応する領域である。さ
らに、遮光領域（第２の補助パターン）２Ｂ３，２Ｂ４
は、フォトマスク２と後述のフォトマスク３との平面的
な位置合わせずれ、主として図２の上下方向のずれを補
正するためのパターンである。遮光領域２Ｂ３は、マス
ク基板２ａの主面上においてゲート電極部１ａの両端部
に対応する平面位置に遮光領域２Ｂ１，２Ｂ２に一部重
なった状態で配置されている。ここではゲート電極パタ
ーンが２本の場合を例としているので、遮光領域２Ｂ３
は、例えば４箇所に配置されているが、これに限定され
るものではない。遮光領域２Ｂ３の幅（図２の左右方向
の寸法）は遮光領域２Ｂ２の幅と同程度である。遮光領
域２Ｂ４は、遮光領域２Ｂ１、２Ｂ２の間に配置されて
いる。このような遮光領域２Ｂ３，２Ｂ４を設けたこと
により、フォトマスク２，３の平面的な合わせずれに起
因する転写パターンの形状不良の発生を抑制できる。す
なわち、パターン転写精度および形状再現性を向上させ
ることができる。特に、図２の領域Ｂにおいて、遮光領
域２Ｂ３が形成されていない状態で図２の上下方向にフ
ォトマスク２，３間の相対的な平面位置がずれたとする
と、最終的に形成されるゲート電極の端部が活性領域上
で終端してしまうことになり、ＭＩＳＦＥＴが動作しな
い。本発明の技術思想では、そのような不良発生を抑制
できるので、半導体装置の信頼性および歩留まりを向上
させることが可能となる。なお、このフォトマスク２で
は、遮光膜２ｂが形成されていない領域は光透過部２ｃ
となっている。

【００４２】一方、図３のフォトマスク３は、例えば集
積回路パターンの実寸の５倍のパターン寸法を持つ位相
シフトマスクである。フォトマスク３を構成するマスク
基板３ａは、例えば透明な合成石英等からなり、その主
面側には、遮光膜３ｂ、光透過部３ｃおよび位相シフタ
３ｄが形成されている。

【００４３】遮光膜３ｂは、例えばクロム等のような光
遮蔽膜からなり、遮光領域３Ｂ１〜３Ｂ３を形成してい
る。遮光領域３Ｂ１は、上記配線部に対応する領域であ
る。遮光領域３Ｂ２は、上記ゲート電極部１ａに対応す
る領域である。さらに、遮光領域（第１の補助パター
ン）３Ｂ３は、上記パターンの部分的なくびれを補正す
るための領域であって、遮光領域３Ｂ２に対応するゲー
ト電極部１ａにおいて、くびれが生じる部分に対応する
位置に、光透過部３ｃに突出された状態で配置されてい
る。したがって、その遮光領域３Ｂ３が配置された箇所
では光透過部３ｃの幅が狭くなっている。ここでは、説
明を簡単にするため、その遮光領域３ｂ３の突出量（図
３の左右方向の寸法）が、遮光領域３Ｂ２の左右（図３
参照）において同じ場合が例示されている。また、本発
明者の研究によれば、以下の結果が得られた。すなわ
ち、この遮光領域３Ｂ３の平面位置は、光透過部３ｃの
角部から遮光領域３Ｂ２の延在方向に向かって、例えば
0.３×λ／ＮＡ〜0.６×λ／ＮＡの位置から0.６×λ／
ＮＡ〜0.９×λ／ＮＡの位置に形成することが好まし
い。また、１つの遮光領域３Ｂ３によって光透過部３ｃ
の幅が狭まる長さ、すなわち、１つの遮光領域３Ｂ３の
突出量（図３の左右方向の寸法）は、例えば0.０５×λ
／ＮＡ〜0.３×λ／ＮＡが好ましい。このように、補助
パターン用の遮光領域３Ｂ３は、λ／ＮＡにより規格化
できる。

【００４４】このような遮光領域３Ｂ３を設けたことに
より、ゲート電極パターン１のゲート電極部１ａの両端
部近傍に生じるくびれの発生を抑制できる。すなわち、
パターンの転写精度および形状再現性を向上させること
ができる。したがって、素子特性の劣化を抑制できるの
で、半導体装置の信頼性および歩留まりを向上させるこ
とが可能となる。また、パターンの抵抗増加を抑制する
ことができるので、素子の動作速度の低下を抑制でき、
半導体装置歌装置の動作速度の向上を推進させることが
できる。このような遮光領域３Ｂ３を配置することによ
り、露光波長およびＮＡを変えた場合も同様の効果を得
ることができる。

【００４５】光透過部３ｃは、例えば平面長方形状に形
成され、各々の隣接間に遮光領域３Ｂ２を挟んだ状態で
互いに平行に並んで複数配置されている。そして、図３
では中央の光透過部３ｃに、互いに隣接する光透過部３
ｃ，３ｃを透過した各々の光の位相を反転させる位相シ
フタ３ｄが形成されている。位相シフタ３ｄは、例えば
マスク基板３ａの厚さ方向に掘られた溝で形成されてい
る。ただし、位相シフタ３ｄを、所定厚さ（上記定義参
照）の透明膜または半透明（ハーフトーン）膜で形成し
ても良い。また、フォトマスク３の他の構造として光透
過部３ｃ間の遮光領域３Ｂ２を無くした構造とすること
できる。この場合は、マスク基板３ａの光透過部３ｃと
位相シフタ３ｄとの境界領域において上記くびれが生じ
る平面位置に、そのくびれを補正すべく四角形上の遮光
領域３Ｂ３を配置する。これにより、上記と同様のくび
れ補正効果を得ることができる。図４はフォトマスク
１，２を合成した際のフォトマスクの設計データであ
る。

【００４６】本発明の技術思想における露光工程の一例
を図５等を用いて説明する。なお、図５においては、
（ａ）〜（ｃ）の各パターンの相対的な平面位置関係が
分かるように座標が図示されている。

【００４７】まず、図２に示したフォトマスク２を用い
た露光処理により図５（ａ）のフォトレジストパターン
４ａを半導体ウエハ上に形成する。ただし、これは、例
えばＫｒＦエキシマレーザ（波長λ＝0.２４８μｍ）ス
テッパを用い、例えば開口数ＮＡ／コヒーレントファク
タσ＝0.６／0.６５の照明条件を用いた場合の例であ
る。続いて、フォトマスク２に代えて、図３に示したフ
ォトマスク３を用いて同一の半導体ウエハ（フォトレジ
スト）に対して露光処理を行うことにより、図５（ｂ）
のフォトレジストパターン４ｂを半導体ウエハ上に得
る。ただし、これは、例えば上記ＫｒＦエキシマレーザ
ステッパをそのまま用い、照明条件を、例えばＮＡ／σ
＝0.６／0.４に変えることによって得られた場合の例で
ある。また、上記２枚のフォトマスク２，３のうち、い
ずれを先に用いて露光処理しても良いし、２枚のフォト
マスク２，３を用いた露光処理後に現像処理を行っても
１枚のフォトマスク２，３を用いた露光処理毎に現像処
理を行っても同一の効果を得ることができる。

【００４８】このような２枚のフォトマスク２，３の重
ね露光により、図５（ｃ）に示すようなフォトレジスト
パターン４ｃを得る。この方式では、微細ゲート電極部
と配線部とを別々に露光することにより、配線部のルー
ルが厳しくなった場合でも、微細ゲート電極部および配
線部のそれぞれに独立に最適な照明条件および露光条件
で露光を行うことができるので、プロセスマージンの拡
大を図ることができる。したがって、このフォトレジス
トパターン４ｃは、上記設計上のパターンとほぼ等し
い。しかも、図５（ｂ）に示した領域Ｃ（フォトマスク
３においては光透過部３ｃの角部近傍の領域）において
は、図６に示すように、幅Ｄ１≒幅Ｄ２（＝設計上の
幅）となり、くびれが補正されている。なお、図６は本
発明者が実際に測定して得られたパターンを示してい
る。

【００４９】上記領域Ｃは、フォトマスク３上において
は、ゲート電極部を覆う遮光領域と配線部を覆う遮光領
域との交差する角部（すなわち、光透過部３ｃの角部）
近傍に対応する領域であり、半導体ウエハ上において
は、ゲート電極部の端部近傍に相当する領域である。本
発明の技術思想においては、ゲート電極部の端部近傍に
くびれが生じていないので、素子特性の劣化を抑制でき
る。また、素子動作速度の向上を推進させることができ
る。また、図５（ｃ）に示すように、ゲート電極部を形
成するフォトレジストパターン４ｃが、活性領域ＬＡ内
で終端せず、その端部が活性領域ＬＡの外側の分離領域
まで延びている。したがって、ゲート電極部の端部が活
性領域内で終端してしまうことに起因する素子特性の劣
化を抑制できる。

【００５０】図７は、本発明者が実際に測定したゲート
寸法（チャネル長）と長さ（ゲート電極部の端部を始点
とした時のゲート電極部の長手方向の長さ）との関係を
示したグラフであって、（ａ）はくびれ補正パターンが
有る場合を示し（本発明の技術思想）、（ｂ）はそれが
無い場合を示している（発明者検討技術）。この図７か
ら発明者検討技術では、例えば0.１４μｍ程度の微細な
ゲート寸法のゲート電極では、そのゲート電極部１ａの
端部にくびれが生じてしまうのに対して、本発明の技術
思想を用いると、例えば0.１４μｍ程度の微細なゲート
寸法のゲート電極であっても、そのゲート電極部１ａの
端部においてくびれが生じないことが分かる。

【００５１】次に、本発明の技術思想の具体的な適用例
を説明する。本実施の形態においては、本発明の技術思
想を、例えばＣＭＩＳ（Complementary MIS ）ゲートア
レイに適用した場合を図８〜図１４によって説明する。
なお、図８〜図１０には各図のパターン間の相対的な位
置関係が分かるように座標を示した。

【００５２】図８は、そのゲートアレイの基本セルＢＣ
における設計上のゲート電極パターン１の平面図を示し
ている。図８において上段のゲート電極パターン１は、
例えばｎＭＩＳのゲート電極パターンを示し、下段のゲ
ート電極パターン１は、例えばｐＭＩＳのゲート電極パ
ターンを示している。構成は、本発明の技術思想で説明
したものとほぼ同じである。ゲート電極部１ａの幅Ｗ１
（ゲート長）は、例えば0.１４μｍ程度である。配線部
１ｂの幅広部の幅Ｗ２（図８の上下方向の幅）は、例え
ば0.２５μｍ程度である。すなわち、パターン幅が微細
であり、かつ、１つのパターン中に幅の異なる領域が存
在する。配線部１ｂの幅広部の隣接間隔は、例えば0.２
５μｍ程度である。

【００５３】図９および図１０は、図８のゲート電極パ
ターン１を転写するのに用いる２枚のフォトマスク２，
３の要部平面図である。前記同様に、このフォトマスク
２，３には、集積回路パターンの実寸の５倍の寸法のパ
ターンが形成されている。

【００５４】図９のフォトマスク( 第１のマスク) ２
は、例えば通常マスクである。遮光膜２ｂは、ｐＭＩＳ
形成領域およびｎＭＩＳ形成領域の各々のゲート電極
部、配線部および活性領域を覆うように略長方形状に形
成されている。ただし、その各々の遮光膜２ｂの４つの
角部には、フォトレジスト膜に転写されたパターンの角
部が回折光の影響等によって欠けてしまうのを抑制すべ
く、補助用の遮光膜２ｂ１のパターンが形成されてい
る。また、ここでは、遮光膜２ｂが、フォトマスクとの
アライメント余裕を大きくした場合（すなわち、遮光膜
２ｂが、互いに隣接するゲート電極部１ａ間も覆うよう
につながって形成されている場合）が例示されている
が、他の例として、そのフォトマスクとのアライメント
余裕を小さくした場合は、互いに隣接するゲート電極部
１ａの間には、遮光膜２ｂが形成されず光透過部が形成
される場合もある。また、遮光膜２ｂの形状設定に際
し、はじめからゲート電極部１ａおよび活性領域の両方
を覆うようにしても良い。

【００５５】図１０のフォトマスク（第２のマスク）３
は、例えば位相シフトマスクである。なお、図１０
（ｂ）は、図１０（ａ）の要部拡大平面図である。ここ
では、遮光膜３ｂが、遮光領域３Ｂ１〜３Ｂ３を有して
いる。遮光領域３Ｂ１は、上記配線部にほぼ対応する領
域である。遮光領域３Ｂ２は、上記ゲート電極部１ａに
対応する領域である。さらに、遮光領域（第１の補助パ
ターン）３Ｂ３は、上記パターンの部分的なくびれを補
正するための領域である。ここでは、遮光領域３Ｂ３の
平面的な位置は上記と同じであるが、その突出寸法が図
１０の横方向中央の光透過部３ｃ側とその左右の光透過
部３ｃ側とで異なる。すなわち、遮光領域３Ｂ3 の突出
寸法は、その中央の光透過部３ｃ側の方が、その左右の
光透過部３ｃ側よりも短い。これは、その中央の光透過
部３ｃにおいて遮光領域３Ｂ1 の近傍には、遮光膜３ｂ
で形成される角部が存在しないのに対して、左右の光透
過部３ｃにおいて遮光領域３Ｂ1 の近傍には遮光膜３ｂ
で形成される角部が存在するので、上記くびれ量は、中
央の光透過部３ｃ側における方が、左右の光透過部３ｃ
側よりも小さいからである。なお、遮光領域３Ｂ3 の平
面的な位置を具体的に示す寸法Ｙａは、例えば0.９μｍ
程度、遮光領域３Ｂ3 の幅を具体的に示す寸法Ｙｂは、
例えば0.８μｍ程度、さらに、遮光領域３Ｂ3 の突出寸
法を具体的に示す寸法Ｘａは、例えば0.２μｍ程度、短
い方の寸法Ｘｂは、例えば0.１μｍ程度である。

【００５６】光透過部３ｃは、例えば平面長方形状に形
成され、各々の隣接間に遮光領域３Ｂ２を挟んだ状態で
互いに平行に並んで複数配置されている。図１０の横方
向中央の光透過部３ｃはｎＭＩＳ形成領域とｐＭＩＳ形
成領域とで分離されず一体となっているが、その中央の
光透過部３ｃの左右の光透過部３ｃはｎＭＩＳ形成領域
とｐＭＩＳ形成領域とで図１０の上下方向中央の遮光膜
３ｂによって分離されている。そして、その中央の光透
過部３ｃに、上記位相シフタ３ｄが形成されている。位
相シフタ３ｄは、上記したように所定深さの溝で形成す
ることもできるし、所定厚さの透明または半透明膜で形
成することもできる。

【００５７】次に、上記２枚のフォトマスク２，３を用
いた上記ＣＭＩＳゲートアレイの製造方法の一例を図１
１〜図１４によって説明する。なお、ｐＭＩＳとｎＭＩ
Ｓとは、その構造が基本的に同じなので、図１１〜図１
４にはｎＭＩＳの要部断面図を例示し、ｐＭＩＳの断面
は図示していない。

【００５８】図１１は、その製造工程中における半導体
基板（この段階では半導体ウエハと称する平面略円形状
の半導体の薄板）５の要部断面図が示している。半導体
基板５は、例えばｐ型のシリコン単結晶からなり、その
主面側には、例えばｐウエル６が形成されている。ｐウ
エルには、例えばホウ素が導入されている。なお、ｐＭ
ＩＳ形成領域側には、ｎウエルが形成されている。ｎウ
エルには、例えばリンまたはヒ素が導入されている。

【００５９】この半導体基板５の主面側には、例えば溝
型の分離部７が形成されている。この分離部７は、半導
体基板５の厚さ方向に掘られた溝内に、酸化シリコン膜
等からなる絶縁膜が埋め込まれて形成されている。分離
部７は、選択酸化法で形成されたフィールド絶縁膜で形
成することもできる。この分離部７で囲まれた領域が活
性領域ＬＡである。半導体基板５の主面上において分離
部７で囲まれた活性領域ＬＡには、例えば酸化シリコン
膜からなるゲート絶縁膜８が形成されている。このゲー
ト絶縁膜８および分離部７の上面を含む半導体基板５上
には、ゲート電極形成用の導体膜９が堆積されている。
導体膜９は、例えば低抵抗ポリシリコン膜の単体膜、低
抵抗ポリシリコン膜上に、例えばタングステンシリサイ
ド等のようなシリサイド膜が積み重ねられてなるポリサ
イド構造、または、低抵抗ポリシリコン膜上に、例えば
窒化チタンや窒化タングステン等のようなバリア膜を介
してタングステン等のような導体膜を積み重ねてなるポ
リメタル構造で構成されている。ポリメタル構造を採用
した場合には、導体膜９（すなわち、ゲート電極）の抵
抗を大幅に下げることができ、素子動作速度の向上を推
進させることができる。そして、その導体膜９上には、
フォトレジスト膜４ｄが堆積されている。

【００６０】このフォトレジスト膜４ｄに対して、上記
した図９および図１０の２枚のフォトマスク２，３を用
いて上記重ね露光を行うことにより、図１２に示すよう
に、フォトレジストパターン４ｄ1 を形成する。フォト
レジストパターン４ｄ1 は、ゲート電極を形成する領域
を覆うようにパターン形成されている。上記したように
フォトレジストパターン４ｄ1 においては、上記くびれ
の発生を抑制できる。続いて、この形状精度の高いフォ
トレジストパタン４ｄ1 をエッチングマスクとして、導
体膜９をドライエッチング法等によってパターニングす
ることにより、図１３に示すように、ゲート電極１０を
形成する。ゲート電極１０は、ｎＭＩＳおよびｐＭＩＳ
用を同工程時に形成する。ゲート電極１０のゲート長
は、例えば0.１４μｍ程度である。その後、ゲート電極
１０をマスクとして、例えばリンまたはヒ素を半導体基
板１に導入することにより、図１４に示すように、ソー
ス・ドレイン用の半導体領域１１を形成する。この際、
ｐＭＩＳ形成領域にはフォトレジスト膜を形成してお
く。ｐＭＩＳもソース・ドレイン用の半導体領域は、ｎ
ＭＩＳと同様にｎＭＩＳ形成領域をフォトレジスト膜で
覆った状態でｐＭＩＳ用のゲート電極１０をマスクとし
て、例えばホウ素等を半導体基板に導入することで形成
する。このようにして、ｎＭＩＳＱｎおよびｐＭＩＳを
半導体基板５に形成する。これ以降は通常のＭＩＳＦＥ
Ｔの形成方法と同じなので説明を省略する。

【００６１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００６２】例えば前記実施の形態においては、ゲート
電極パターンの形成工程に本発明の技術思想を適用した
場合について説明したが、これに限定されるものではな
く、例えばゲート電極よりも上層の配線形成工程に適用
することもできる。特に、絶縁膜に溝を形成し、その溝
内に配線を形成する、いわゆる埋め込み配線では、配線
溝幅が小さいので本発明の技術思想を適用することで配
線抵抗の増加を抑える効果が得られる。また、ＤＲＡＭ
等を構成するビット線対（互いに反転したビットデータ
を伝送するビット線の対）を形成する場合にも適してい
る。

【００６３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＩ
Ｓゲートアレイに適用した場合について説明したが、そ
れに限定されるものではなく、例えばＤＲＡＭ（Dynami
c Random Access Memory）、ＳＲＡＭ（Static Random
Access Memory ）またはフラッシュメモリ（ＥＥＰＲＯ
Ｍ；Electric Erasable Programmable Read Only Memor
y ）等のようなメモリ回路を有する半導体装置、マイク
ロプロセッサ等のような論理回路を有する半導体装置あ
るいは上記メモリ回路と論理回路とを同一半導体基板に
設けている混載型の半導体装置にも適用できる。また、
液晶表示基板や磁気ヘッド等におけるパターンの形成技
術にも適用できる。

【００６４】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００６５】(1).本発明によれば、２枚のマスクを用い
た重ね露光処理によって所定のパターンを転写する工程
を有する半導体装置の製造方法において、位相シフタが
設けられたフォトマスクに第１の補助パターンを設けた
ことにより、パターンのくびれを抑制することができ
る。このため、パターンの転写精度を向上させることが
できる。また、パターンの転写精度を向上させることが
可能となる。

【００６６】(2).本発明によれば、２枚のマスクを用い
た重ね露光処理によって所定のパターンを転写する工程
を有する半導体装置の製造方法において、第１のマスク
と第２のマスクとの合わせずれを補正するための第２の
補助パターンを設けたことにより、第１、第２のマスク
の合わせずれによるパターン転写不良を抑制することが
できる。このため、パターンの転写精度を向上させるこ
とができる。また、パターンの転写精度を向上させるこ
とが可能となる。

【００６７】(3).上記(1) または(2）により、半導体装
置の電気的特性を向上させることができる。

【００６８】(4).上記(1) または(2）により、半導体装
置の信頼性を向上させることができる。

【００６９】(5).上記(1) または(2）により、半導体装
置の歩留まりを向上させることができる。

【図面の簡単な説明】

【図１】本発明の技術思想を説明するための設計上のパ
ターンの部分平面図である。

【図２】（ａ）は図１のパターンを形成するのに用いる
フォトマスクの部分平面図、（ｂ）は（ａ）のＸＡ−Ｘ
Ａ線の断面図である。

【図３】（ａ）は図１のパターンを形成するのに用いる
フォトマスクの部分平面図、（ｂ）は（ａ）のＸＢ−Ｘ
Ｂ線の断面図である。

【図４】図２および図３のフォトマスクのパターンを合
成した場合の設計データの説明図である。

【図５】（ａ）は図２のフォトマスクにより転写された
パターンの平面図、（ｂ）は図３のフォトマスクにより
転写されたパターンの平面図、（ｃ）は（ａ）、（ｂ）
の重ね合わせにより得られたパターンの平面図である。

【図６】本発明者によって実際に測定されて得られた図
５の領域Ｃの拡大平面図である。

【図７】（ａ）は本発明の技術思想におけるくびれの状
態を説明するための説明図、（ｂ）は本発明者が本発明
をするのに検討した技術におけるくびれの状態を説明す
るための説明図である。

【図８】本発明の一実施の形態である半導体装置の設計
上のパターンの要部平面図である。

【図９】図８のパターンを得るのに用いるフォトマスク
の要部平面図である。

【図１０】（ａ），（ｂ）は図８のパターンを得るのに
用いるフォトマスクの要部平面図である。

【図１１】本発明の一実施の形態である半導体装置の製
造工程中における要部断面図である。

【図１２】図１１に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１３】図１２に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１４】図１３に続く半導体装置の製造工程中におけ
る要部断面図である。

【図１５】本発明者が検討した技術の説明に用いた設計
上のゲート電極パターンの平面図である。

【図１６】図１５のゲート電極パターンを形成するのに
用いるフォトマスクの部分平面図の一例である。

【図１７】図１５のゲート電極パターンを形成するのに
用いるフォトマスクの部分平面図の一例である。

【図１８】図１６のフォトマスクを用いた露光処理によ
って得られたフォトレジストパターンの平面図である。

【図１９】図１７のフォトマスクを用いた露光処理によ
って得られたフォトレジストパターンの平面図である。

【図２０】図１６および図１７の２枚のフォトマスクを
用いた重ね露光処理によって得られたフォトレジストパ
ターンの平面図である。

【図２１】図１９の領域Ａの拡大平面図である。

【図２２】パターンに生じるくびれ量の測定のシミュレ
ーション結果を説明する説明図である。

【図２３】パターンに生じるくびれ量の測定のシミュレ
ーション結果を説明する図であって、長さＬとくびれ量
との関係を示すグラフ図である。

【符号の説明】

１ゲート電極パターン１ａゲート電極部１ｂ配線部１ｂ1 パターン部２フォトマスク（第１のマスク）２ａマスク基板２ｂ遮光膜２ｂ１遮光膜２Ｂ１、２Ｂ2 遮光領域２Ｂ3 、２Ｂ４遮光領域（第２の補助パターン）２ｃ光透過部３フォトマスク（第２のマスク）３ａマスク基板３ｂ遮光膜３Ｂ１、３Ｂ2 遮光領域３Ｂ３遮光領域（第１の補助パターン）３ｃ光透過部３ｄ位相シフタ４ａ〜４ｃフォトレジストパターン５半導体基板６ｐウエル７分離部８ゲート絶縁膜９導体膜１０ゲート電極５１フォトレジストマスク５１ａマスク基板５１ｂ遮光領域５１ｃ光透過領域５２フォトレジストマスク５２ａマスク基板５２ｂ遮光領域５２ｃ光透過領域５２ｃ１光透過領域５２ｃ２光透過領域５３ａフォトレジストパターン５３ｂフォトレジストパターン５３ｃフォトレジストパターンＱn ｎＭＩＳＬＡ活性領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者福田宏東京都国分寺市東恋ヶ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者森和孝東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 2H096 AA25 BA09 EA05 EA12 HA23 5F046 AA11 AA25 BA04 CA04 CB17

Claims

【特許請求の範囲】

【請求項１】（ａ）第１のコヒーレントファクタ条件
で露光処理を行うことにより、第１のマスクのパターン
を半導体基板上に転写する第１の露光工程と、（ｂ）前
記第１のコヒーレントファクタよりも小さい第２のコヒ
ーレントファクタ条件で露光処理を行うことにより、第
２のマスクのパターンを前記半導体基板上に転写する第
２の露光工程と、（ｃ）前記第１および第２の露光工程
によって前記半導体基板上に所定のパターンを形成する
工程とを有し、前記第２のマスクには、透過光の位相が互いに反転する
複数の光透過領域が隣り合うように配置されており、そ
の光透過領域の境界領域の所定の平面位置に、その各々
の光透過領域の幅が狭くなるような第１の補助パターン
が設けられていることを特徴とする半導体装置の製造方
法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、前記第１のマスクには、前記第２のマスクとの
平面的な位置合わせずれを補正するための第２の補助パ
ターンが設けられていることを特徴とする半導体装置の
製造方法。
【請求項３】請求項１または２記載の半導体装置の製
造方法において、前記第１の補助パターンが、前記第２
のマスクの光透過領域の端部から0.３×λ／ＮＡ〜0.６
×λ／ＮＡの平面位置から0.６×λ／ＮＡ〜0.９×λ／
ＮＡの平面位置に渡って設けられていることを特徴とす
る半導体装置の製造方法。
【請求項４】（ａ）第１のコヒーレントファクタ条件
で露光処理を行うことにより、第１のマスクのパターン
を半導体基板上に転写する第１の露光工程と、（ｂ）前
記第１のコヒーレントファクタよりも小さい第２のコヒ
ーレントファクタ条件で露光処理を行うことにより、第
２のマスクのパターンを前記半導体基板上に転写する第
２の露光工程と、（ｃ）前記第１および第２露光工程に
よって前記半導体基板上に所定のパターンを形成する工
程とを有し、前記第１のマスクには、前記第２のマスクとの平面的な
位置合わせずれを補正するための補正パターンが設けら
れていることを特徴とする半導体装置の製造方法。
【請求項５】請求項１〜４のいずれか１項に記載の半
導体装置の製造方法において、前記第１、第２の露光工
程において用いる露光光源が、ＫｒＦのエキシマレーザ
光源であることを特徴とする半導体装置の製造方法。
【請求項６】請求項１〜５のいずれか１項に記載の半
導体装置の製造方法において、前記第１のコヒーレント
ファクタが0.６〜0.７であり、前記第２のコヒーレント
ファクタが0.４であり、前記第１，第２の露光工程にお
けるＮＡが0.６であることを特徴とする半導体装置の製
造方法。
【請求項７】請求項１〜６のいずれか１項に記載の半
導体装置の製造方法において、前記所定のパターンが電
界効果トランジスタを構成するゲート電極パターンであ
ることを特徴とする半導体装置の製造方法。