JP2001250756A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JP2001250756A
JP2001250756A JP2000058359A JP2000058359A JP2001250756A JP 2001250756 A JP2001250756 A JP 2001250756A JP 2000058359 A JP2000058359 A JP 2000058359A JP 2000058359 A JP2000058359 A JP 2000058359A JP 2001250756 A JP2001250756 A JP 2001250756A
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photomask
transfer
semiconductor wafer
light
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JP2000058359A
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Norio Hasegawa
昇雄 長谷川
Akira Imai
彰 今井
Katsuya Hayano
勝也 早野
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Hitachi Ltd
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Hitachi Ltd
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  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】 【課題】 フォトマスクの欠陥の転写を抑制または防止
する。 【解決手段】 フォトマスク4のパターンをスキャナを
用いて半導体ウエハ上に転写する際に、フォトマスク4
の異なる領域に設けられた同一のパターン構成の転写領
域7A,7Bを、半導体ウエハの同一領域に重ねて露光
するようにした。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、フォトマスクを用いた露光
技術に適用して有効な技術に関するものである。
【0002】
【従来の技術】半導体集積回路装置の製造においては、
微細なパターンを半導体ウエハ上に転写する方法として
リソグラフィ技術が用いられている。リソグラフィ技術
では、主に投影露光装置が用いられ、投影露光装置に装
着したフォトマスクのパターンを半導体ウエハ上に転写
することにより、集積回路パターンを形成する。
【0003】この投影露光装置には、フォトマスクのパ
ターンをステップ・アンド・リピートで転写するステッ
パと、フォトマスクおよび半導体ウエハを相対的に逆方
向にスキャンし、スリット状の露光エリアを連続的に転
写するスキャナとがある。ステッパとスキャナとの最大
の相違点は、ステッパでは投影レンズの全面を使ってパ
ターンを転写するのに対し、スキャナでは投影レンズの
直径方向に延びるスリット状の部分のみを使ってパター
ンを転写することである。
【0004】なお、スキャナについては、例えば株式会
社 工業調査会 平成10年11月25日発行、「超L
SI製造・試験装置ガイドブック」p85〜p87に記
載がある。
【0005】
【発明が解決しようとする課題】ところが、上記露光技
術においては、以下の課題があることを本発明者は見出
した。
【0006】すなわち、半導体集積回路装置を構成する
パターンの寸法の微細化に伴い、フォトマスクに形成さ
れるパターンの寸法の微細化や高精度化が進められてい
るため、フォトマスクの欠陥検査や修正技術に高い性能
が要求される、という課題がある。これは、位相シフト
マスクやハーフトーンマスク等のような位相情報を含む
フォトマスクにおいては、検出不可能な欠陥が転写され
る場合があるので、特に、重要な課題である。また、半
導体集積回路装置を構成するパターンの寸法の微細化に
伴い、フォトマスクの面内でのパターン寸法にも高い精
度が要求される、という課題がある。
【0007】本発明の目的は、フォトマスクの欠陥の転
写を抑制または防止することのできる技術を提供するこ
とにある。
【0008】また、本発明の目的は、フォトマスクのパ
ターンの転写精度を向上させることのできる技術を提供
することにある。
【0009】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0010】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0011】すなわち、本発明は、フォトマスクに形成
された転写領域をスキャン方式の露光処理によって半導
体ウエハに露光する際に、前記半導体ウエハの同一転写
領域に、前記フォトマスクにおける互いに設計上同一の
パターンで構成される複数の異なる転写領域を重ねて露
光することにより、半導体ウエハ上に所定の集積回路パ
ターンを転写する工程を有するものである。
【0012】また、本発明は、前記多重露光処理に際し
て、物理的に離れた別々のフォトマスクの各々の転写領
域を露光するものである。
【0013】また、本発明は、前記多重露光処理に際し
て、1つのフォトマスクの異なる転写領域を露光するも
のである。
【0014】また、本発明は、前記多重露光処理が3重
またはそれ以上の露光処理とするものである。
【0015】また、本発明は、前記多重露光処理の後、
欠陥修正処理を行うものである。
【0016】また、本発明は、前記フォトマスクの転写
領域における遮光パターンをレジスト膜で形成するもの
である。
【0017】また、本発明は、前記遮光パターンを形成
するレジスト膜がノボラック系樹脂を主成分とするもの
である。
【0018】また、本発明は、前記遮光パターンを形成
するレジスト膜がポリビニルフェノール樹脂を主成分と
するものである。
【0019】
【発明の実施の形態】本願発明の実施の形態を説明する
にあたり、本願における用語の基本的な意味を説明する
と次の通りである。
【0020】1.半導体ウエハ(半導体基板)とは、半
導体集積回路の製造に用いるシリコン単結晶基板(一般
にほぼ平面円形状)、サファイア基板、ガラス基板、そ
の他の絶縁、反絶縁または半導体基板等並びにそれらの
複合的基板を言う。また、本願において半導体集積回路
装置というときは、シリコンウエハやサファイア基板等
の半導体または絶縁体基板上に作られるものの他、特
に、そうでない旨明示された場合を除き、TFT(Tin-
Film-Transistor)およびSTN(Super-Twisted-Nemat
ic)液晶等のようなガラス等の他の絶縁基板上に作られ
るもの等も含むものとする。
【0021】2.「遮光領域」、「遮光パターン」、
「遮光膜」または「遮光」と言うときは、その領域に照
射される露光光のうち、40%未満を透過させる光学特
性を有することを示す。一般に数%から30%未満のも
のが使われる。一方、「光透過領域」、「光透過パター
ン」、「透明領域」、「透明膜」または「透明」言うと
きは、その領域に照射される露光光のうち、60%以上
を透過させる光学特性を有することを示す。一般に90
%以上のものが使用される。
【0022】3.「フォトレジストパターン」は、感光
性の有機膜をフォトリソグラフィの手法により、パター
ニングした膜パターンを言う。なお、このパターンには
当該部分に関して全く開口のない単なるレジスト膜を含
む。
【0023】4.半導体の分野では紫外線は以下のよう
に分類する。波長が400nm程度未満で、50nm程
度以上を紫外線、300nm以上を近紫外線、300n
m未満、200nm以上を遠紫外線、200nm未満を
真空紫外線とする。
【0024】5.フォトマスクまたはマスクは、マスク
基板上にパターン像を形成したマスク構成体である。実
際のパターンの寸法の1〜10倍のパターンが形成さ
れ、スキャナ、フォトリピータによる投影露光に用いる
「レチクル」もフォトマスクに含まれる。また、位相シ
フトマスクも含む。本願では、遮光領域と光透過領域と
を有するが、位相シフタの形成されていない(すなわ
ち、透過光に位相差を生じさせない)一般的なフォトマ
スクを通常のフォトマスクという。
【0025】6.位相シフトマスク(または位相シフト
レチクル)は、パターンを形成した基板上で位相シフタ
を用いて光の位相を選択的にシフトさせることによっ
て、パターンを転写する際のコントラストを改善したフ
ォトマスク(またはレチクル)をいう。レベンソン型、
ハーフトーン型またはエッジ強調型がある。
【0026】7.位相シフタとは、位相シフトマスクに
おいて、光の波長を変調させて位相差を発生させる物質
または手段をいう。また、位相差とは、屈折率の異なる
2つの物質を光が通過するときの光の速度差によって生
じる位相の差をいう。位相シフタの厚さ(または深さ)
dが、d=λ/(2(n−1))を満たす場合に位相差
を生じさせることができる。なお、λ:光の波長、n:
位相シフタの屈折率である。
【0027】8.「レベンソン型位相シフトマスク」
は、遮光領域で隔てられた隣り合う開口の位相を相互に
反転させて、その干渉作用によって鮮明な像を得ようと
する位相シフトマスクの一種である。
【0028】9.通常照明とは、非変形照明のことで、
光強度分布が比較的均一な照明を言う。
【0029】10.変形照明とは、中央部の照度を下げ
た照明であって、斜方照明、輪帯照明、4重極照明、5
重極照明等の多重極照明またはそれと等価な瞳フィルタ
による超解像技術を含む。
【0030】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。
【0031】また、以下の実施の形態において、要素の
数等(個数、数値、量、範囲等を含む)に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
【0032】さらに、以下の実施の形態において、その
構成要素(要素ステップ等も含む)は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
【0033】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
【0034】また、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【0035】また、本実施の形態においては、pチャネ
ル型のMISFET(Metal Insulator Semiconductor
Field Effect Transistor)をpMISと略し、nチャ
ネル型のMISFETをnMISと略す。
【0036】まず、本発明の実施の形態を説明する前
に、本発明者が本発明をするのに検討した技術について
説明する。
【0037】投影露光光学系を用いたパターンの転写で
は、投影レンズの種々の収差によって投影像に歪みが発
生する。この現象は、投影面の位置によって異なる。代
表的な収差として、例えば転写像の歪曲がある。これ
は、投影パターンの位置ずれであり、例えば絶対格子に
配置されたパターンが糸巻き状や樽状等に歪んで転写さ
れる。すなわち、通常は、投影レンズに種々の収差があ
るため、設計通りのパターンの形成が困難である。
【0038】ここで、ステッパを用いたパターンの転写
では、1ショットで複数の集積回路パターンを転写し、
ずらし露光によって多重露光を行うと、パターンの位置
歪みの影響で重ね誤差が生じ、解像特性が大幅に劣化
し、実用は困難である。図1は、その様子を模式的に示
している。ここでは、ステッパでのパターンの転写を例
にとって説明する。符号の50は、理想格子上の設計パ
ターンであり、歪みの無い四角形状のパターンとなって
いる。また、符号の51,52が実際に転写された転写
パターンである。転写パターン51は理想格子に対して
糸巻き状に位置ずれして転写されている。転写パターン
52は理想格子に対して樽状に位置ずれして転写されて
いる。このように、レンズの収差は、パターンの位置ず
れを引き起こし、転写位置によってその挙動が異なる。
符号の49では、比較のためスキャナのスリット領域を
示している。スキャナでは、この歪の少ないスリット領
域49を露光領域としてスキャンしながら露光が行われ
る。
【0039】また、図2(a)、(b)はフォトマスク
上の異なる平面位置座標の転写領域をステッパを用いて
転写した様子を模式的に示している。図2(a),
(b)の符号53a,53bは、上記フォトマスク上の
異なる平面位置の同一パターンで構成される転写領域が
実際に転写される転写領域の全体的な位置ずれの状態を
模式的に示している。図2(a)に示すように、転写領
域53a,53bは、互いに異なった形状で形成(転
写)されるため、図2(b)に示すように、両者を重ね
た場合、パターンの位置ずれが生じるので、良好なパタ
ーンの形成(転写)が困難である。
【0040】そこで、本発明の技術思想においては、フ
ォトマスクのパターンをスキャナを用いて半導体ウエハ
上に転写する際に、フォトマスクの同一パターンを半導
体ウエハの同一転写領域に多重露光するものである。
【0041】スキャナを用いた露光処理(スキャン方式
の露光処理)においては、フォトマスク上のパターンを
スリットを介して半導体ウエハ上に転写する。スリット
については後ほど詳細に説明する。この場合、スキャン
方向においては収差分布が均一となる。すなわち、スキ
ャン方向に重ね露光を行っても、収差起因の重ね誤差は
生じない。したがって、重ね露光が可能となる。また、
後述するように、重ね露光により、欠陥検査の限界寸法
を緩和することが可能となる。さらに、重ね露光によ
り、寸法分布の平均化が実現できるので、転写パターン
の転写精度を向上させることが可能となる。欠陥検査の
限界寸法の緩和やパターン転写精度の向上により、欠陥
の修正を容易にすることが可能となる。
【0042】スキャナを用いた場合のパターンの転写状
態を図3に示す。符号の1は、理想格子上の設計パター
ンであり、歪みの無い四角形状のパターンとなってい
る。符号の1aは設計パターン1においてスキャン方向
(図3の上下縦方向)に平行な辺を示し、符号の1bは
設計パターン1においてスキャン方向に直交する辺を示
している。なお、ここで、スキャン方向は、投影レンズ
の走査方向であり、半導体ウエハ等の被露光処理基板は
これと反対の方向に移動するようになっている。符号の
2は、実際に転写された転写パターンを示している。符
号の2aは転写パターン2においてスキャン方向に平行
な辺を示し、符号の2bは転写パターン2においてスキ
ャン方向に直交する辺を示している。また、符号3a,
3bは、上記フォトマスク上の異なる平面位置の同一パ
ターンで構成される転写領域が実際に転写された転写領
域の全体的な状態を模式的に示している。
【0043】スキャナを用いた露光処理においては、ス
キャン方向に直交する方向(図3の左右横方向)におい
てレンズ収差に起因する位置ずれが生じるが、スキャン
方向においてレンズ収差が同一となるため同じ形状が保
たれる。例えば転写パターン2においてスキャン方向に
平行な辺2aは設計パターン1においてスキャン方向に
平行な辺1aに対して位置ずれが見えるが、そのずれ量
はスキャン方向に同一である。また、転写パターン2に
おいてスキャン方向に直交する辺2bは、設計パターン
1においてスキャン方向に直交する辺1bとほぼ重なっ
ており、位置ずれが見られない。すなわち、スキャナを
用いた露光処理においては、転写領域3a,3bのパタ
ーンは、スキャン方向に直交する方向においてほぼ同じ
変形を持つようになり、しかもスキャン方向においてほ
ぼ同じ形状で形成される。したがって、転写領域3a,
3bを半導体ウエハ等の被露光処理基板上の同一の領域
に2重露光しても、高い重ね合わせ精度で形成すること
ができる。本発明は、この特性を利用したものである。
【0044】次に、本実施の形態で用いたフォトマスク
の一例を図4(a),(b)に示す。なお、図4(b)
は図4(a)のA−A線の断面図である。
【0045】フォトマスク(具体的にはレチクル)4を
構成するマスク基板5は、例えば平面四角形状の透明な
合成石英ガラスからなる。マスク基板5の主面上には、
例えばクロム、酸化クロムまたはこれらの積層膜からな
る遮光膜6が堆積されて遮光領域が形成されている。そ
の遮光膜6の一部は部分的に除去されることにより、マ
スク基板5の主面中央に、例えば平面長方形状の2個の
転写領域7A,7Bが遮光膜6を隔てて互いの長辺が平
行になるように並んで配置されている。転写領域7A,
7Bは、所定の集積回路パターンを転写するための領域
であり、互いに形状、配置位置および寸法等が同一のマ
スクパターンが形成されている。ここでは、例えば個々
の転写領域7A,7Bが半導体チップに対応している。
マスクパターンは、上記所定の集積回路パターンを転写
するためのパターンであり、転写領域7A,7Bに配置
された遮光パターン8a1〜8a3,8b1〜8b3
と、それが配置されないことで形成された光透過パター
ン9a,9bとで形成されている。遮光パターン8a1
〜8a3,8b1〜8b3は、例えばノボラック系樹脂
を主成分とするフォトレジスト膜やポリビニルフェノー
ル樹脂を主成分とするフォトレジスト膜からなる。この
ように遮光パターン8a1〜8a3,8b1〜8b3を
フォトレジスト膜で形成することにより、遮光パターン
8a1〜8a3,8b1〜8b3を、ウエハプロセスに
おいて一般的に用いられているフォトリソグラフィの技
術によって形成および修正することができるので、その
形成および修正を容易にすることができる。このため、
フォトマスクの開発・製造時間を大幅に短縮できる。ま
た、フォトマスクの歩留まりを向上させることができ
る。また、フォトマスクのコストを低減させることがで
きる。したがって、半導体集積回路装置の開発・製造時
間を短縮させることができる。また、半導体集積回路装
置の製造コストを低減できる。
【0046】なお、上記所定の集積回路パターンには、
実質的に集積回路を構成するパターンの他、例えば重ね
合わせに用いるマークパターン、重ね合わせ検査に用い
るマークパターンまたは電気的特性を検査する際に用い
るマークパターン等のような実質的に集積回路を構成し
ないパターンも含む。また、転写領域7A,7Bの外周
の遮光領域には、遮光膜6の一部が除去されて、マスク
アライメントマークや計測用マーク等のような他の光透
過パターン10が配置されている。
【0047】このようなフォトマスク4を製造するに
は、例えば次のようにする。まず、マスク基板5の主面
上全面に、例えばクロム等からなる遮光膜6をスパッタ
リング法等によって堆積する。続いて、その遮光膜6上
に、所定のフォトレジストパターンを形成した後、その
フォトレジストパターンから露出する遮光膜6部分をエ
ッチング法等によって除去することにより、転写領域7
A,7Bおよび光透過パターン10を形成する。この段
階では、転写領域7A,7Bは、平面長方形状の光透過
領域となっている。この段階で、フォトマスク4をスト
ックしておくこともできる(ここまでを第1工程とす
る)。その後、マスク基板5の主面上に、遮光パターン
を形成するためのフォトレジスト膜を塗布法等によって
堆積した後、これをウエハプロセスで一般的に使用され
ているフォトリソグラフィによってパターニングするこ
とにより、マスク基板5の主面の転写領域7A,7B内
に遮光パターン8a1〜8a3,8b1〜8b3を形成
する(ここまでを第2工程とする)。このようにして、
上記フォトマスク4を製造する。このようなフォトマス
ク4の製造方法においては、次の効果が得られる。すな
わち、フォトマスク4の製造を容易にすることができ
る。また、フォトマスク4の製造時間を短縮できる。さ
らに、フォトマスク4のコストを低減できる。例えばフ
ォトマスク4の遮光パターン8a1〜8a3,8b1〜
8b3に欠陥が存在した場合、遮光パターン8a1〜8
a3,8b1〜8b3をクロム等の金属で形成した場合
には欠陥の状態が大きい場合、パターン精度や信頼性の
確保等の観点から、そのフォトマスク4を破棄し、最初
から作り直さなければならない。そのため、材料に無駄
が生じる上、製造時間が長くなり、フォトマスクのコス
トが高くなる。本実施の形態では、仮に遮光パターン8
a1〜8a3,8b1〜8b3に欠陥が存在した場合、
遮光パターン8a1〜8a3,8b1〜8b3がフォト
レジスト膜で形成されているので、マスク基板5や遮光
膜6を傷つけずに容易に除去できるので、上記第1工程
後からやり直せば良いことになる。したがって、材料の
無駄を極めて少なくでき、製造時間を大幅に短縮でき、
フォトマスクのコストを大幅に低減できる。
【0048】次に、本実施の形態で用いるスキャナ(縮
小投影露光装置)の構成例を図5に示す。
【0049】スキャナ11においては、露光処理に際し
て、フォトマスク4を搭載したステージ11Sと、半導
体ウエハ12等のような被露光処理基板を搭載したステ
ージとを平面的に逆方向にスキャンさせながら(図5の
矢印)、スキャナ11の露光光源から放射された露光光
Pを、照明アパーチャ11AP、フォトマスク4および
投影光学レンズ部11Lを介して半導体ウエハ12等の
ような被露光処理基板に照射させることにより、フォト
マスク4のパターンを半導体ウエハ12上に転写する構
造になっている。なお、符号13は転写パターンを示し
ている。また、ここでは、スキャナの機能を説明するた
めに必要な部分のみを示したが、その他の通常のスキャ
ナに必要な部分は通常の範囲で同様である。
【0050】照明アパーチャ11APには、平面長方形
状のスリット11APsが開口されており、露光光P
は、そのスリット11APsを介してフォトマスク4に
照射される。すなわち、スキャナ11においては、図6
に示すように、投影光学レンズ部11Lの有効露光領域
14A内に含まれるスリット状の領域(図面を見易くす
るため斜線のハッチングを付す)14Bを実効的な露光
の領域として用いる。したがって、スキャナ11におい
ては、スリット状の露光領域を露光するようになってい
る。特に限定されないが、スリットの幅は、通常、半導
体ウエハ12上において、例えば4〜7mm程度であ
る。比較のためステッパにおける露光の領域を図7に示
す。ステッパにおいては、投影光学レンズ部の有効露光
領域54A内に四隅が内接される平面正方形状の領域
(図面を見易くするため斜線のハッチングを付す)54
Bを実効的な露光の領域として用いる。ステッパにおい
ては、フォトマスク内のパターンを一括露光するように
なっている。
【0051】次に、本実施の形態の露光方法の一例を図
8によって説明する。図8には、フォトマスク4(図4
参照)およびスキャナ11(図5参照)を用いて、半導
体ウエハ12の主面(フォトレジスト膜が塗布されてい
る)に、所定の集積回路パターンを転写するための露光
処理が例示されている。
【0052】まず、転写領域15Aを露光する。この転
写領域15内には、フォトマスク4の転写領域7A,7
Bが転写された転写領域15A1,15A2が含まれて
いる。露光に際しては、図8の上下縦方向においてフォ
トマスク4と半導体ウエハ12とを逆方向に移動させ、
上記スリット状の露光領域を移動させながら、その露光
領域を露光することにより、転写領域15Aの転写領域
15A1,15A2内のパターンを全体的に半導体ウエ
ハ12上に転写する。
【0053】続いて、半導体ウエハ12を図8の右方向
に水平移動し、転写領域15B,15Cを、上記と同様
に順次露光する。これら転写領域15A,15B,15
Cでの露光量は、必要量の1/2程度とする。なお、各
転写領域15B,15C内の転写領域15B1,15C
1は転写領域15A1と同じであり、転写領域15B
2,15C2は転写領域15A2と同じである。
【0054】続いて、例えば転写領域15A1,15A
2の一個分だけ半導体ウエハ12を図8の上方向に移動
させた後、転写領域15Dを上記と同様に露光する。こ
の際、本実施の形態においては、転写領域15C内の転
写領域15C2と、転写領域15D内の転写領域15D
1とが平面的に重なるようにする。
【0055】続いて、半導体ウエハ12を図8の左方向
に水平移動し、転写領域15Eを、上記と同様に順次露
光する。これら転写領域15D,15Eでの露光量は、
必要量の1/2程度とする。したがって、転写領域15
A〜15Eが重なったところ(転写領域15B2,15
E1および転写領域15C2,15D1等)では露光量
が必要量となる。なお、各転写領域15D,15E内の
転写領域15D1,15E1は転写領域15A1と同じ
であり、転写領域15D2,15E2は転写領域15A
2と同じである。
【0056】このような露光処理動作を半導体ウエハ1
2の全面内において繰り返すことにより、互いに同一パ
ターンで構成された転写領域を互いに重ねて露光するこ
とにより、半導体ウエハ12上に集積回路パターンを転
写する。
【0057】また、上記の説明では、最外周の転写領域
15A,15B,15Cの転写領域15A1,15B
1,15C1が2重露光されていないが、この部分につ
いては、例えばフォトマスク4の転写領域7Aをマスキ
ングブレードにより遮光し、かつ、フォトマスク4の転
写領域7Bの転写領域が、図8の半導体ウエハ12の転
写領域15A1に平面的に重なるように転写することに
より2重露光を行った。転写領域15B1,15C1に
ついても同様である。
【0058】このような露光処理時の具体的な条件の一
例は、例えば次の通りである。
【0059】スキャナ11の露光光源は、例えば波長が
248nm程度のKrFエキシマレーザを用いた。ただ
し、これに限定されるものではなく種々変更可能であ
り、例えば波長が193nm程度のArFエキシマレー
ザを用いても良い。スキャナ11の投影光学レンズの開
口数NAは、例えば0.65である。照明の形状は円形
であり、コヒーレンシσは、例えば0.7である。半導
体ウエハ12の主面上には、例えば厚さが200nm程
度の絶縁膜(酸化シリコン膜等)が形成されており、フ
ォトレジスト膜には、例えば厚さ500nm程度のポジ
型のレジスト膜を用いた。このフォトレジスト膜への露
光量は、例えば25mJ/cm2とし、2重露光によ
り、例えば50mJ/cm2となるように調整した。フ
ォトマスク内の最小パターンは、転写パターン寸法換算
で、例えば0.25μmのライン・アンド・スペースで
ある。
【0060】このような露光処理により、フォトマスク
4の転写領域にランダムに存在する欠陥を平均化または
除去することができるので、フォトマスク4の欠陥の転
写を抑制または防止できる。また、欠陥が転写されたと
しても、その欠陥の転写限界を拡大することができる。
例えばステッパでは、フォトマスク上の0.2μm以上
の欠陥が転写されたが、本実施の形態では、フォトマス
ク4上の0.4μm以上のより大きな欠陥が転写され
る。すなわち、フォトマスク4上において0.4μm未
満の欠陥は無視することができるので、欠陥検査の寸法
限界を緩和することができる。したがって、フォトマス
ク4の欠陥検査および欠陥修正を容易にすることが可能
となる。
【0061】上記露光条件での本実施の形態において
は、例えば0.25μmのパターンが半導体チップの全
面において0.25±0.02μmの精度で良好に形成
できた。フォトマスク4の欠陥によるパターン間のショ
ート不良等の発生は認められなかった。これに対して同
一条件で2重露光を行わない技術においては、例えば
0.25μmのパターンが半導体チップの全面で、例え
ば0.25±0.025μmの精度で形成されていた。
また、パターン間のショート不良が半導体チップ内の2
箇所で発生していることが判明した。
【0062】このショート不良部分について調査した結
果を図9および図10によって説明する。図9(a)は
フォトマスク4Aの要部平面図を示している。領域16
Aには、例えば0.25μmの遮光パターン17aが、
例えば0.25μmのスペースで配置されている。この
領域16Aに、欠陥18a,18bが存在している。欠
陥18bは欠陥18aよりも平面寸法が相対的に大き
い。このような領域16Aを、2重露光処理を行わない
でスキャナで露光(すなわち、1回露光)した結果を図
9(b)に示す。この場合、正常なフォトレジストパタ
ーン19aの他に、フォトマスク4Aの欠陥18a,1
8bに起因するフォトレジスト残り20a,20bが転
写されていた。このうち、フォトレジスト残り20bは
パターン間のショート不良の原因となっていた。なお、
図9(b)の破線はフォトレジストパターン19aおよ
びレジスト残り20bとフォトマスク4Aの遮光パター
ン17aおよび欠陥18a,18bとの相対的な位置関
係が分かるように、遮光パターン17aおよび欠陥18
a,18bを示している。
【0063】これに対して、本実施の形態による上記2
重露光方法では、図10に示す結果が得られた。図10
(a)はフォトマスク4Aの要部平面図を示している。
領域16A,16Bには、互いに同一パターンが配置さ
れており、上記と同様の遮光パターン17a,17b
が、例えば0.25μmのスペースで配置されている。
本実施の形態の露光処理では、領域16A,16Bをそ
れぞれ1/2の露光量で重ね露光することにより、欠陥
部分と欠陥の存在しない部分とが多重露光されるので、
欠陥の転写が低減または完全に無くなる。転写結果を図
10(b)に示す。フォトマスク4Aの領域16A内の
欠陥18aに対応する位置S1ではフォトレジストパタ
ーン19aの変形が確認されなかった。一方、フォトマ
スク4Aの領域16A内の欠陥18bに対応する位置S
2では、フォトレジストパターン19aの変形(レジス
ト残り20c)が認められたが、パターン間のショート
不良には至ってないことが分かった。このようなパター
ン欠陥は検査の結果、必要ならば、FIB(Focused Io
n Beam)等のようなエネルギービームを用いた修正処理
によって修正する。この場合、パターン変形量を比較的
小さくすることができるので、その修正を容易にするこ
とが可能である。なお、図10(b)の破線はフォトレ
ジストパターン19aおよびレジスト残り20cとフォ
トマスク4Aの遮光パターン17a、17bおよび欠陥
18a,18bとの相対的な位置関係が分かるように、
遮光パターン17a,17bおよび欠陥18a,18b
を示している。
【0064】さらに、本発明者らは、本実施の形態の露
光処理における多重露光の回数を増やした場合につい
て、フォトマスク上の欠陥の転写パターンの寸法への影
響を調査した。この場合の露光条件は、例えば次のとお
りである。スキャナの露光光源は、例えば波長248n
mのKrFエキシマレーザ光を用い、投影光学レンズ部
の開口数NAは、例えば0.65である。また、この際
に用いたフォトマスクの転写領域の要部平面図を図11
に示す。図11(a)は、欠陥が存在するフォトマスク
の転写領域の要部平面図を示し、図11(b)は欠陥が
存在しないフォトマスクの転写領域の要部平面図を示し
ている。図11(a),(b)の転写領域には、互いの
長辺が平行になるように並んで配置された平面長方形状
の複数の遮光パターン17c,17dがそれぞれ配置さ
れている。遮光パターン17c,17dの幅bおよび隣
接間のスペース寸法cは、例えば0.25μm程度であ
る。ただし、図11(a)には、例えば次の3種類の欠
陥が示されている。すなわち、例えば一辺の寸法が上記
スペース寸法よりも小さい寸法の平面正方形状の遮光欠
陥18c、長辺の寸法が上記スペース寸法と等しい平面
長方形状の遮光欠陥18dおよび一辺の寸法が上記幅よ
りも小さい寸法の平面正方形状の透明欠陥18eであ
る。欠陥の大きさは変数aで示した。露光処理において
は、欠陥が存在する図11(a)のパターンと、欠陥が
存在しない図11(b)のパターンとを複数回重ね露光
した。そして、遮光パターン17c,17dの寸法b1
〜b3に対する転写パターンの寸法を評価した。その評
価結果を図12に示す。図12(a)〜(c)は、それ
ぞれ寸法b1〜b3の測定結果を示している。図12
(a)〜(c)において、1重は図11(a)の欠陥の
あるフォトマスクのみで露光した場合、2重は図11
(a)の欠陥のあるフォトマスクと図11(b)の欠陥
の無いフォトマスクとを重ね露光した場合、3重は上記
2重露光にさらに図11(b)の欠陥の無いフォトマス
クを重ね露光した場合、4重は上記3重露光にさらに図
11(b)の欠陥の無いフォトマスクを重ね露光した場
合をそれぞれ示している。いずれの欠陥においても、無
欠陥パターンの重ね回数を増やすほど欠陥の影響が少な
くなることが分かる。また、ここではパターンの寸法に
着目して評価した場合について説明したが、パターンの
断線、ショート等の評価をした結果、3重露光以上で
は、欠陥の大きさによらず、断線、ショートの発生を防
止できた。
【0065】また、本実施の形態の露光方法によれば、
パターンの寸法分布精度も向上させることができた。こ
れを図13および図14によって説明する。図13は、
2重露光処理を行わないでスキャナで露光(すなわち、
1回露光)した結果を示している。位置S1〜S4が1
個の半導体チップ、位置S5〜S8が1個の半導体チッ
プである。寸法分布は、フォトマスクの寸法分布の影響
を受けて半導体チップの中央部が細くパターン形成され
ており、最大寸法と最小寸法との差は、例えば0.06
3μm程度であった。これに対して本実施の形態の露光
方法においては、図14に示すように、図13の位置S
1〜S4と、位置S5〜S8を重ね露光するため、寸法
の平均化がなされ、転写パターンの寸法精度を向上させ
ることができた。ここでは、最大寸法と最小寸法との差
を、例えば0.036μmであった。すなわち、寸法の
ばらつきを約半分に低減することができた。
【0066】次に、本発明の技術思想をDRAM(Dyna
mic Random Access Memory)の各パターンを露光処理に
よって転写する場合に適用した一例を図15および図1
6に示す。図16は図15のA−A線の断面図である。
本実施の形態の露光方法をDRAMの製造技術に適用す
ることにより、特に半導体チップ内の欠陥数を低減でき
るので、救済ビット数およびビット救済チップ数を低減
することが可能となる。
【0067】半導体基板12Sは、例えば平面略円形状
の上記半導体ウエハ12から切り出されたDRAMの平
面四角形状の半導体チップを構成する部分であり、例え
ばp型の単結晶シリコンからなる。この半導体基板12
Sの主面にはp型ウエル21が形成され、そのp型ウエ
ル21にDRAMのメモリセルが形成されている。な
お、メモリセルが形成された領域(メモリアレイ)のp
型ウエル21は、半導体基板12Sの他の領域に形成さ
れた入出力回路などからノイズが侵入するのを防ぐため
に、その下部に形成されたn型半導体領域22によって
半導体基板12Sから電気的に分離されている。
【0068】メモリセルは、メモリセル選択用MISF
ETQsの上部に情報蓄積用容量素子Cを配置したスタ
ックド構造で構成されている。メモリセル選択用MIS
FETQsはnチャネル型MISFETで構成され、p
型ウエル21の活性領域Lに形成されている。活性領域
Lは、図15のX方向に沿って真っ直ぐに延在する細長
い島状のパターンで構成されており、それぞれの活性領
域Lには、ソース、ドレインの一方(n型半導体領域)
を互いに共有するメモリセル選択用MISFETQsが
X方向に隣接して2個形成されている。
【0069】活性領域Lを囲む素子分離領域は、p型ウ
エル21に開孔した浅い溝に酸化シリコン膜等からなる
絶縁膜を埋め込んで形成した溝型の素子分離部(トレン
チアイソレーション)23によって構成されている。こ
の溝型の素子分離部23に埋め込まれた絶縁膜は、その
表面が活性領域Lの表面とほぼ同じ高さになるように平
坦化されている。このような溝型の素子分離部23によ
って構成された素子分離領域は、活性領域Lの端部にバ
ーズビーク(bird's beak)ができないので、LOCOS
(Local Oxidization of Silicon:選択酸化)法で形成
された同一寸法の素子分離領域(フィールド酸化膜)に
比べて活性領域Lの実効的な面積が大きくなる。
【0070】メモリセル選択用MISFETQsは、主
としてゲート絶縁膜24、ゲート電極25およびソー
ス、ドレインを構成する一対のn型半導体領域26、2
6によって構成されている。ゲート電極25はワード線
WLと一体に構成されており、同一の幅、同一のスペー
スでY方向に沿って直線的に延在している。ゲート電極
25(ワード線WL)は、例えばP(リン)などのn型
不純物がドープされた低抵抗多結晶シリコン膜と、その
上部に形成されたWN(タングステンナイトライド)膜
などからなるバリアメタル層と、その上部に形成された
W(タングステン)膜などの高融点金属膜とで構成され
たポリメタル構造を有している。ポリメタル構造のゲー
ト電極25(ワード線WL)は、多結晶シリコン膜やポ
リサイド膜で構成されたゲート電極に比べて電気抵抗が
低いので、ワード線の信号遅延を低減することができ
る。ただし、ゲート電極25を、多結晶シリコン膜の単
体膜で構成しても良いし、多結晶シリコン膜上にタング
ステンシリサイド等のうようなシリサイド膜を積み重ね
てなる上記ポリサイド構造としても良い。
【0071】メモリセル選択用MISFETQsのゲー
ト電極25(ワード線WL)の上部には窒化シリコン膜
等からなるキャップ絶縁膜27が形成されており、この
キャップ絶縁膜27の上部および側壁とゲート電極25
(ワード線WL)の側壁とには、例えば窒化シリコン膜
からなる絶縁膜28が形成されている。メモリアレイの
キャップ絶縁膜27と絶縁膜28は、メモリセル選択用
MISFETQsのソース、ドレイン(n型半導体領域
26、26)の上部にセルフアライン(自己整合)でコ
ンタクトホールを形成する際のエッチングストッパとし
て使用される。
【0072】メモリセル選択用MISFETQs上に
は、SOG(Spin On Glass)膜29aが形成されてい
る。また、SOG膜29aのさらに上には2層の酸化シ
リコン等からなる絶縁膜29b、29cが形成されてお
り、上層の絶縁膜29cは、その表面が半導体基板12
Sの全域でほぼ同じ高さになるように平坦化されてい
る。
【0073】メモリセル選択用MISFETQsのソー
ス、ドレインを構成する一対のn型半導体領域26、2
6の上部には、絶縁膜29c、29bおよびSOG膜2
9aを貫通するコンタクトホール30a、30bが形成
されている。これらのコンタクトホール30a、30b
の内部には、n型不純物(例えばP(リン))をドープ
した低抵抗の多結晶シリコン膜で構成されたプラグ31
が埋め込まれている。コンタクトホール30a、30b
の底部のX方向の径は、対向する2本のゲート電極25
(ワード線WL)の一方の側壁の絶縁膜28と他方の側
壁の絶縁膜28とのスペースによって規定されている。
すなわち、コンタクトホール30a、30bは、ゲート
電極25(ワード線WL)に対してセルフアラインで形
成されている。
【0074】図15に示すように、一対のコンタクトホ
ール30a、30bのうち、一方のコンタクトホール3
0bのY方向(図15の上下方向)の径は、活性領域L
のY方向の寸法とほぼ同じである。これに対して、もう
一方のコンタクトホール30a(2個のメモリセル選択
用MISFETQsによって共有されたn型半導体領域
26上のコンタクトホール)のY方向の径は、活性領域
LのY方向の寸法よりも大きい。すなわち、コンタクト
ホール30bは、Y方向の径がX方向(図15の左右方
向)の径よりも大きい略長方形の平面パターンで構成さ
れており、その一部は活性領域Lから外れて溝型の素子
分離部23上に平面的に延在している。コンタクトホー
ル30aをこのようなパターンで構成することにより、
コンタクトホール30aを介してビット線BLとn型半
導体領域26とを電気的に接続する際に、ビット線BL
の幅を一部で太くして活性領域Lの上部まで延在した
り、活性領域Lの一部をビット線BL方向に延在したり
しなくともよいので、メモリセルサイズを縮小すること
が可能となる。
【0075】絶縁膜29c上には絶縁膜32aが形成さ
れている。コンタクトホール30a上の絶縁膜32aに
はスルーホール33が形成されており、その内部には下
層から順にTi(チタン)膜、TiN(窒化チタン)膜
およびW膜を積層した導電膜からなるプラグが埋め込ま
れている。スルーホール33は、活性領域Lから外れた
溝型の素子分離部23の上方に配置されている。
【0076】絶縁膜29c上にはビット線BLが形成さ
れている。ビット線BLは溝型の素子分離部23の上方
に配置されており、同一の幅、同一のスペースでX方向
に沿って直線的に延在している。ビット線BLは、例え
ばタングステン膜で構成されており、上記スルーホール
33およびその下部の絶縁膜32a、29c、29b、
SOG膜29aおよびゲート絶縁膜24に形成されたコ
ンタクトホール30aを通じてメモリセル選択用MIS
FETQsのソース、ドレインの一方(2個のメモリセ
ル選択用MISFETQsによって共有されたn型半導
体領域26)と電気的に接続されている。ビット線BL
を金属(タングステン)で構成することにより、そのシ
ート抵抗を低減できるので、情報の読み出し、書き込み
を高速で行うことができる。また、ビット線BLと周辺
回路の配線とを同一の工程で同時に形成することができ
るので、DRAMの製造工程を簡略化することができ
る。また、ビット線BLを耐熱性およびエレクトロマイ
グレーション耐性の高い金属(タングステン)で構成す
ることにより、ビット線BLの幅を微細化した場合で
も、断線を確実に防止することができる。
【0077】ビット線BL上には、例えば酸化シリコン
からなる絶縁膜32b,32cが形成されている。上層
の絶縁膜32cは、その表面が半導体基板12Sの全域
でほぼ同じ高さになるように平坦化されている。メモリ
セルアレイの絶縁膜32c上には窒化シリコン等からな
る絶縁膜34が形成されており、この絶縁膜34のさら
に上には情報蓄積用容量素子Cが形成されている。情報
蓄積用容量素子Cは、下部電極(蓄積電極)35aと上
部電極(プレート電極)35bとそれらの間に設けられ
たTa25(酸化タンタル)等からなる容量絶縁膜(誘
電体膜)35cとを有している。下部電極35aは、例
えばP(リン)がドープされた低抵抗多結晶シリコン膜
からなり、上部電極35bは、例えばTiN膜からな
る。情報蓄積用容量素子Cの下部電極35aは、絶縁膜
34およびその下層の絶縁膜32c,32b,32aを
貫通するスルーホール36内に埋め込まれたプラグ37
を通じてコンタクトホール30b内のプラグ31と電気
的に接続され、さらにこのプラグ31を介してメモリセ
ル選択用MISFETQsのソース、ドレインの他方
(n型半導体領域26)と電気的に接続されている。
【0078】情報蓄積用容量素子Cの上部には、2層の
酸化シリコン等からなる絶縁膜38が形成され、さらに
その上部には第2層目の配線39L2が形成されてい
る。この第2層目の配線39L2上には2層の酸化シリ
コン等からなる絶縁膜40a、40bが形成されてい
る。このうち、下層の絶縁膜40aは、配線39L2の
ギャップフィル性に優れた高密度プラズマ(High Densit
y Plasma)CVD法によって形成されている。また、そ
の上の絶縁膜40bは、その表面が半導体基板12Sの
全域でほぼ同じ高さになるように平坦化されている。こ
の絶縁膜40b上には第3層目の配線39L3が形成さ
れている。第2、第3層目の配線39L2,39L3
は、例えばAl(アルミニウム)合金を主体とする導電
膜で構成されている。
【0079】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【0080】例えば前記実施の形態においては、通常の
フォトマスクを用いた露光技術に本発明を適用した場合
について説明したが、これに限定されるものではなく、
例えば位相シフトマスクを用いる露光技術にも適用でき
る。この場合、通常のフォトマスクの場合に得られ効果
の他に、位相欠陥による転写パターンの変形への影響を
も低減できた。
【0081】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるDRA
Mに適用した場合について説明したが、それに限定され
るものではなく、例えばSRAM(Static Random Acce
ss Memory)またはフラッシュメモリ(EEPROM;E
lectric Erasable Programmable Read Only Memory)等
のようなメモリ回路を有する半導体装置、マイクロプロ
セッサ等のような論理回路を有する半導体装置あるいは
上記メモリ回路と論理回路とを同一半導体基板に設けて
いる混載型の半導体装置にも適用できる。本発明の技術
思想は、特に、最小加工寸法が0.13μm以降の製品
で有効である。
【0082】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).本発明によれば、フォトマスクの異なる転写領域の
同一パターンを多重露光することにより、フォトマスク
上の欠陥を平均化または除去することができるので、フ
ォトマスクの欠陥の転写を抑制または防止することが可
能となる。 (2).本発明によれば、フォトマスクの異なる転写領域の
同一パターンを多重露光することにより、フォトマスク
上の欠陥を平均化することができ、欠陥の転写限界を拡
大することができるので、フォトマスクの欠陥検査の寸
法限界を緩和することができる。 (3).上記(2)により、フォトマスクの欠陥の検査および
修正を容易にすることが可能となる。 (4).本発明によれば、フォトマスクの異なる転写領域の
同一パターンを多重露光することにより、フォトマスク
上の欠陥を平均化または除去することができるので、フ
ォトマスクのパターンの転写精度を向上させることが可
能となる。 (5).本発明によれば、フォトマスクの異なる転写領域の
同一パターンを多重露光することにより、フォトマスク
上の欠陥を平均化または除去することができるので、フ
ォトマスクのパターンの寸法分布精度を向上させること
が可能となる。 (6).上記(1),(2),(3),(4)または(5)により、半導体集
積回路装置の歩留まりを向上させることが可能となる。 (7).上記(1),(2),(3),(4)または(5)により、半導体集
積回路装置の信頼性を向上させることが可能となる。 (8).上記(1),(2),(3),(4)または(5)により、半導体
集積回路装置の素子や配線の集積度を向上させることが
可能となる。
【図面の簡単な説明】
【図1】本発明者が検討した技術であってステッパを用
いて露光処理を行った場合に転写パターンに位置ずれが
生じることを模式的に示す説明図である。
【図2】(a)、(b)は本発明者が検討した技術であ
ってフォトマスク上の異なる平面位置座標の転写領域を
ステッパを用いて転写した様子を模式的に示す説明図で
ある。
【図3】本発明の技術思想であってフォトマスク上の異
なる平面位置座標の転写領域をスキャナを用いて転写し
た様子を模式的に示す説明図である。
【図4】(a)は本発明の一実施の形態である半導体集
積回路装置の製造方法で用いるフォトマスクの全体平面
図、(b)は(a)のA−A線の断面図である。
【図5】本発明の一実施の形態である半導体集積回路装
置の製造方法で用いるスキャナの構成の一例を示す説明
図である。
【図6】図5のスキャナの露光領域の説明図である。
【図7】ステッパの露光領域の説明図である。
【図8】本発明の一実施の形態である半導体集積回路装
置の製造方法における露光方法の一例の説明図である。
【図9】(a)はフォトマスクの転写領域の要部平面
図、(b)はスキャナを用いた露光処理に際して(a)
のフォトマスクを1回露光した場合のフォトレジストパ
ターンの平面図である。
【図10】(a)は2枚のフォトマスクの転写領域の要
部平面図、(b)はスキャナを用い(a)のフォトマス
クを重ねて露光した場合のフォトレジストパターンの平
面図である。
【図11】(a)はフォトマスクにおいて欠陥が存在す
る転写領域の要部平面図、(b)はフォトマスクにおい
て欠陥が存在しない転写領域の要部平面図である。
【図12】(a)〜(c)はスキャナによる露光処理に
際して、図11(a)のフォトマスクのみを用いた場合
および図11(a),(b)のフォトマスクを2回また
はそれ以上重ねて露光した場合に転写されたパターンの
寸法の評価結果を示すグラフ図である。
【図13】スキャナを用いた露光処理に際してフォトマ
スクを1回露光した場合のパターン寸法分布精度を示す
グラフ図である。
【図14】スキャナを用いた露光処理に際して多重露光
した場合のパターン寸法分布精度を示すグラフ図であ
る。
【図15】本発明の一実施の形態である半導体集積回路
装置の製造方法における露光方法を適用して製造された
半導体集積回路装置の要部平面図である。
【図16】図15のA−A線の断面図である。
【符号の説明】 1 設計パターン 1a,1b 辺 2 転写パターン 2a,2b 辺 3a,3b 転写領域 4 フォトマスク 5 マスク基板 6 遮光膜 7A,7B 転写領域 8a8a1〜8a3,8b1〜8b3 遮光パターン 9a,9b 光透過パターン 10 光透過パターン 11 スキャナ 11AP 照明アパーチャ 11APs スリット 11S ステージ 11L 投影光学レンズ部 12 半導体ウエハ 12S 半導体基板 13 転写パターン 14A 有効露光領域 14B 領域 15A〜15E 転写領域 15A1,15A2 転写領域 15B1,15B2 転写領域 15C1,15C2 転写領域 15D1,15D2 転写領域 16A,16B 領域 17a〜17d 遮光パターン 18a、18b 欠陥 18c,18d 遮光欠陥 18e 透明欠陥 19a フォトレジストパターン 20a〜20c レジスト残り 21 p型ウエル 22 n型半導体領域 23 素子分離部 24 ゲート絶縁膜 25 ゲート電極 26 n型半導体領域 27 キャップ絶縁膜 28 絶縁膜 29a SOG膜 29b,29c 絶縁膜 30a,30b コンタクトホール 31 プラグ 32a〜32c 絶縁膜 33 スルーホール 34 絶縁膜 35a 下部電極 35b 上部電極 35c 容量絶縁膜 36 スルーホール 37 プラグ 38 絶縁膜 39L2 配線 50 設計パターン 51,52 転写パターン 53a,53b 転写領域 54A 有効露光領域 54B 領域 Qp pMIS Qn nMIS Qs メモリセル選択用MISFET C 情報蓄積用容量素子 BL ビット線 WL ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早野 勝也 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 Fターム(参考) 2H095 BA02 BB02 BC01 5F046 AA12 BA05 CB05 CB17

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 フォトマスクに形成された転写領域をス
    キャン方式の露光処理によって半導体ウエハに露光する
    ことにより、半導体ウエハ上に所定の集積回路パターン
    を転写する工程を有し、 前記スキャン方式の露光処理においては、前記半導体ウ
    エハの同一領域に、前記フォトマスクにおける互いに設
    計上同一のパターンで構成される複数の異なる転写領域
    を重ねて露光することを特徴とする半導体集積回路装置
    の製造方法。
  2. 【請求項2】 フォトマスクに形成された転写領域をス
    キャン方式の露光処理によって半導体ウエハに露光する
    ことにより、半導体ウエハ上に所定の集積回路パターン
    を転写する工程を有し、 前記スキャン方式の露光処理においては、前記半導体ウ
    エハの同一領域に、前記フォトマスクにおける互いに同
    一パターンで構成される複数の異なる転写領域を重ねて
    露光する工程を有し、 前記異なる転写領域の各々のパターンは、マスク基板上
    に配置された遮光パターンと、その遮光パターンが配置
    されないことで形成された光透過パターンとで構成され
    ていることを特徴とする半導体集積回路装置の製造方
    法。
  3. 【請求項3】 フォトマスクに形成された転写領域をス
    キャン方式の露光処理によって半導体ウエハに露光する
    際に、前記半導体ウエハの同一領域に、前記フォトマス
    クにおける互いに同一パターンで構成される複数の異な
    る転写領域を重ねて露光することにより、前記半導体ウ
    エハ上に所定の集積回路パターンを転写する工程を有
    し、前記フォトマスクの転写領域の遮光パターンをレジ
    スト膜で形成することを特徴とする半導体集積回路装置
    の製造方法。
  4. 【請求項4】 1つのフォトマスクに形成された互いに
    設計上同一のパターンで構成される複数の異なる転写領
    域を半導体ウエハの同一領域にスキャン方式の露光処理
    によって多重露光することにより、前記半導体ウエハ上
    に所定の集積回路パターンを転写する工程を有すること
    を特徴とする半導体集積回路装置の製造方法。
  5. 【請求項5】 物理的に離れた別々のフォトマスクに形
    成された互いに設計上同一のパターンで構成される複数
    の異なる転写領域を半導体ウエハの同一領域にスキャン
    方式の露光処理によって多重露光することにより、前記
    半導体ウエハ上に所定の集積回路パターンを転写する工
    程を有することを特徴とする半導体集積回路装置の製造
    方法。
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