JP2008522441A - 特定のディメンションのゲート・サイドウォールスペーサを用いて半導体アレンジメントを形成する方法 - Google Patents

特定のディメンションのゲート・サイドウォールスペーサを用いて半導体アレンジメントを形成する方法 Download PDF

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Abstract

本発明のポリシリコンゲート電極（２０）上に特定のディメンションのスペーサ（２２）を形成する方法は、選択的エピタキシャル成長の間、ポリシリコンゲート電極（２０）のサイドウォール（２４）を保護する。スペーサ（２２）は、それが非対称か対称かにかかわらず、１９３ｎｍ波長ステップおよびスキャン露光ツールのような同じ特定の露出ツール（３０）〜（４２）、および同じパターン・レチクル（３２）を使用することにより、タイトな配列仕様を使用する一方で、ポリシリコンゲート電極パターンもパターン・スペーサも正確に定義される。

Description

本発明は、半導体デバイスの製造方法に関し、より詳しくは、特定のディメンションのスペーサの形成に関する。
近年、ディープサブミクロン相補型金属酸化膜半導体（ＣＭＯＳ）は、超大規模集積回路（ＵＬＳＩ）デバイスの主要な技術である。この２０年以上にわたり、ＣＭＯＳトランジスタのサイズを縮小し集積回路（ＩＣ）上のトランジスタ密度を増加させることが、超小型電子技術産業の主要な目的となっている。
ＵＬＳＩ回路は、ドレインおよびソース領域の間に配置される半導体ゲートを有するＣＭＯＳ電界効果トランジスタ（ＦＥＴｓ）を含むことができる。
ドレインおよびソース領域は一般的に、Ｐ型のドーパント（ホウ素）またはＮ型ドーパント（リン）で高濃度ドープされる。
ドレインおよびソース領域は一般に、トランジスタの性能を向上させるべく部分的にゲートの下に配置される、薄い拡張部（浅いソースおよびドレイン拡張部）を含んでいる。浅いソースおよびドレイン拡張部は、ＮチャネルおよびＰチャネルトランジスタ双方のトランジスタ性能を低下させる短チャネル効果に対する耐性を得るのに役立つ。短チャネル効果は、スレショルド電圧（しきい値電圧）のロールオフおよびドレイン電極から誘起される電位障壁低下を引き起こす場合がある。
よって、トランジスタがより小さくなるにつれて、浅いソースおよびドレイン拡張部、および短チャネル効果の制御は、特に重要となる。
従来の技術は、浅いソースおよびドレイン拡張部を形成するためにダブル・インプラント・プロセスを使用する。この従来のプロセスによれば、ソースおよびドレイン拡張部は、シリコン基板の上面上にサイドウォールスペーサがないトランジスタ・ゲート構造を提供することにより形成される。
シリコン基板は、拡散プロセスまたはイオン注入プロセスのような従来のドーピングプロセスによってゲート構造の両側がドープされる。
サイドウォールスペーサなしで、部分的にドレインおよびソース領域を形成すべく、また同様に、ソースおよびドレイン拡張部を形成すべく、このドーピングプロセスは、基板の上面の真下の薄い領域にドーパントを導入する。
ドレインおよびソースの拡張部が形成された後、サイドウォールスペーサがソースおよびドレイン拡張部上に形成される。このサイドウォールスペーサは、ゲート構造の側面に接する。
サイドウォールスペーサがそのままの状態で、深いソースおよびドレイン領域を形成すべく、基板に２回目のドープが実行される。
深いソースおよびドレイン領域の形成中、ソースおよびドレイン拡張部のさらなるドーピングは、サイドウォールスペーサのブロッキング性能により抑制される。
ＩＣ上に配置されたトランジスタのサイズが縮小するにつれて、浅くて非常に浅いソース／ドレイン拡張部を有するトランジスタの製造は、より難しいものとなる。例えば、トランジスタは、３０ナノメータ（ｎｍ）未満の接合深さを有する、非常に浅いソースおよびドレイン拡張部を必要とする可能性がある。
従来の製造技術を使用して、３０ｎｍ未満の接合深さを有するソースおよびドレイン拡張部を形成することは非常に困難である。
イオン注入中にバルク半導体基板中に生成された点欠陥が、ドーパントをより容易に拡散させる（ＴＥＤ）（transient enhanced diffusion）場合があるので、従来のイオン注入技術は、浅いソースおよびドレイン拡張部を維持することが難しい。
この拡散はしばしばバルク半導体基板中の下方へとソースおよびドレイン拡張部を拡張する。
さらに、従来のイオン注入および拡散ドーパント技術は、ＩＣ上のトランジスタが短チャネル効果を受けやすくする。このことは、基板中に深く広がるドーパント・プロフィールの裾野分布（tail distribution）に帰着することとなる。
これらの問題のうちのいくつかを解決すべく、ソースおよびドレインコンタクトへの接続をそれほど困難でなくするために、選択的なシリコン・エピタキシャル成長（ＳＥＧ）によって、ソースおよびドレイン領域を高くすることができる。
高くしたソースおよびドレイン領域は、コンタクト・シリサイド化プロセスのためのさらなる材料を提供し、深いソース／ドレイン接合抵抗およびソース／ドレイン直列抵抗を低くする。
高くしたソースおよびドレインの生成において配慮すべきことの１つは、高くしたソースおよびドレインとポリシリコン・ゲートとの間に提供される分離距離である。
他の問題は、シリコンの選択的エピタキシャル成長の間におけるポリシリコン・ゲートのサイドウォールの保護である。ポリシリコン・ゲートのサイドウォールが選択的エピタキシャル成長の間に露出すると、ポリシリコンの露出した領域において所望しない成長が生じてしまう。
従来のように、高くしたソースおよびドレインの生成の間、シリコンの選択エピタキシャル成長中に、ポリシリコンを閉じ込め、かつそれを保護するようなセルフアラインを使用することは可能である。
しかしながら実際にはエッチングプロセスの間にポリシリコンの露出を防ぐことが難しいので、正確な距離でスペーサを生成して、ポリシリコン・ゲートのサイドウォールの保護を保証することは困難である。
発明の概要
シリコンの選択的エピタキシャル成長の間にポリシリコン・ゲートのサイドウォールを保護するために使用することができる、特定のディメンションのスペーサを生成する方法が必要とされている。
サイドウォールを有するゲート電極を形成するステップと、ゲート電極を定義する、露出ツールを使用するステップとを含む、半導体アレンジメント（半導体構成）（semiconductor arrangement）を形成する方法を提供する本発明の実施形態により、この必要性および他の必要性が満たされる。
サイドウォールスペーサは、サイドウォールスペーサを定義するのと同じ露出ツールを使用することにより、ゲート電極のサイドウォール中に形成される。
ステップおよびスキャン露光ツールのような、同じ特定の露出ツールを使用することによって、また、ある実施形態においてはポリシリコンゲート電極を定義するのに使用される同じパターン・レチクルを使用することによって、パターン・スペーサは非常にタイトな配列仕様で形成することができる。
生成されたパターン・スペーサは、選択的エピタキシャル成長の間に所望しない選択的エピタキシャル成長を防ぐように、パターン・ポリシリコン・ゲート構造を閉じ込めて、ポリシリコン・ゲートのサイドウォールを保護することができる。
スペーサパターンの幅は、エッチングプロセスのパラメータによってもフォトリソグラフィプロセスのパラメータによっても、制御される。
本発明のある実施形態の一例においては、非対称のスペーサで達成可能なエンハンスト・デバイス性能を可能にする、非対称のスペーサを生成すべく、スペーサパターンを意図的にオフセットさせて配列させてもよい。
前述した必要性はまた、半導体製造中にサイドウォールスペーサ・ディメンションを制御する方法を提供する本発明の他の態様によって満たされる。
この方法は、サイドウォールを有するゲート電極を形成するステップと、ゲート電極上にスペーサ層をたい積し、スペーサ層上にパターン化されたレジストマスクを形成し、このパターン化されたレジストマスクによってスペーサ層をエッチングすることにより、サイドウォール上にサイドウォールスペーサを形成するステップと、を含む。
本発明の前述した構造および他の構造、態様および利点は、添付の図面と共に次の本発明の詳細な説明から、より明白になる。
本発明の実施の形態
本発明があつかう問題および解決する問題は、選択的エピタキシャル成長プロセスの間のポリシリコンゲート電極の保護と、高くしたソースドレインの形成およびポリシリコンゲート電極サイドウォールからのこれらの分離とに関連する。
本発明は特に、高くしたソースおよびドレインの間隔を正確にし、非常にタイトな配列仕様を備えたパターン化されたスペーサを定義するポリシリコン・ゲートパターンを定義するために使用される同じ特定の露出ツールを使用することにより、ポリシリコンゲート電極のサイドウォールの保護を保証する。
形成された、パターン化されたスペーサは、選択エピタキシャル成長の間にパターン化されたポリシリコンゲート電極構造を閉じ込めて、ポリシリコン・ゲートサイドウォールを保護する。これにより、ゲート電極における所望しないシリコンの選択的エピタキシャル成長を防止することができる。
さらに、スペーサパターンの幅は、フォトリソグラフィ・プロセスパラメータおよびエッチング・プロセスパラメータによって、正確に制御される。
ある実施形態の一例においては、注入プロセスを通じてデバイス性能を向上することができる非対称のスペーサを生成するために、このスペーサパターンは、意図的にオフセットされて配列される。
図１は、本発明の実施形態に従って形成された半導体デバイスの一部を概略的に示す断面図である。基板１０は、適当な任意の基板であってよいが、例示的な実施形態の一例においては、シリコン基板である。
ゲート層１２は、従来のたい積技術によって基板１０上に形成される。このゲート層１２は、例えばポリシリコンにより形成することができる。ゲート層１２の深さは、所望される最終的なゲート電極構造の好適な深さと等しくすべきである。
キャップ層１４は、ゲート層１２上に形成される。このキャップ層１４は、ある製造段階の間、ポリシリコンゲート電極の上面を保護できるような任意の適切な深さであり得る。
ある実施形態においては、キャップ層１４は例えば窒化シリコンにより形成される。
図２は、ゲート電極２０を形成すべくエッチングプロセスを行った後の図１の構造を示す。
本発明においては、このエッチングプロセスには、ポリシリコンゲート電極パターンを定義する特定の露出ツールを使用する。図９および以下に簡潔に記載するように、従来の露出ツールが使用され得る。
一例として、マスクを形成するための特定パターンレチクルを使用する、従来の１９３ｎｍ波長ステップおよびスキャン露光ツールを使用することができる。その後、このマスクは、ポリシリコンゲート電極のエッチングにおいて使用される。
図３に示すように、スペーサ層１６がたい積される。スペーサ層１６の形成には、化学蒸着法（ＣＶＤ）または他の適切な方法のような従来のブランケットたい積プロセスを使用することができる。
酸化シリコンまたは窒化シリコンのような従来のスペーサ材料または他の適切な材料により、スペーサ層１６を形成する。
スペーサ層１６をたい積した後、スペーサが定義され、パターン化される。
本発明の実施形態においては、半導体ウェーハは、ポリシリコンゲート電極を形成するのに使用されるのと同じ特定の露出ツールで形成される。
さらに、ポリシリコンゲート電極パターンを定義するのに使用されたものと同じパターン・レチクルが、パターン化されたスペーサを定義するのに使用される。
したがって、図４に示すように、図９において使用されるものと同じ特定の露出ツールはまた、ポリシリコンゲート電極２０上のフォトレジストマスク１８の形成に使用される。
このアプローチは、レチクル製作公差（manufacturing tolerance）における進歩と同様に、露出ツールのレンズ性能およびオーバーレイ・レジストレーション（配列）性能における進歩を利用する。
ゲート電極２０を形成するのに使用されたマスク１８を形成する際に使用されてものと同じ特定の露出ツールを使用して、ゲート電極２０上にフォトレジストマスク１８を形成した後、図５の構造を形成すべく、従来の方法でエッチングプロセスを実行する。このように、スペーサ層１６をエッチングすることにより、ゲート電極２０のサイドウォール２４上にスペーサ２２が生成される。
このスペーサ２２は、エッチングケミストリ、パワー、圧力およびオーバーエッチング時間のようなエッチング・プロセスパラメータと同様に、露出、レジストC.D.バイアスに対するレチクルのようなフォトリソグラフィ・プロセスパラメータによって、非常にタイトに制御される幅Ｗを有している。
図６は、従来のフォトレジスト除去技術によってレジスト１８を除去した後の、図５の構造を示している。これにより、ポリシリコンゲート電極２０のサイドウォール２４上、およびキャップ層１４上にスペーサ２２が残される。
このプロセスにおいて所望の時点で、図７に示すように、選択的エピタキシャル成長２６の領域を生成するように、選択的エピタキシャル成長プロセスが実行される。
これらの領域は、正確な幅Ｗを有するスペーサ２２によって、ポリシリコンゲート電極から特定の距離に形成される。
ポリシリコンゲート電極２０全体は、このプロセスの間にスペーサ２２によって所望しない選択的エピタキシャル成長から保護される。この段階において、さらなる処理のために、スペーサ層１６はエッチングされてもよいし除去されてもよい。
図６および図７において示された実施形態のスペーサ２２は、対称な幅を有している。しかしながら、本発明のある実施形態においては、異なる幅を有する非対称のスペーサが形成される。これは図８において記載される。
スペーサの非対称な幅は、非対称のドーピングが個々のトランジスタの性能を改善できるようにすることにより、デバイス性能を向上する。
例えば、非対称のスペーサは、ドライブ電流を最大限にする、または短チャネル効果を最適化するように、その機能に依存する、同じようにドープしたＮ型トランジスタまたはＰ型トランジスタの性能を切り離すだけでなく、ＰチャネルトランジスタからＮチャネルトランジスタの最適の特性を切り離すことができるようにする。
この非対称のスペーサは、本発明の実施形態によれば、意図的にスペーサパターンをオフセットさせて配列させることによって形成される。
例えば、図９のステップおよびスキャン露光ツールの実施形態においては、オフセット値は、露出ツールの配列パラメータになり得る。
したがって、フォトレジスト１８は、ポリシリコンゲート電極２０上の中心におく方法で配列されるのではなく、所望する量だけオフセットする方法で配列される。
その後、スペーサ層１６をエッチングすることにより、図８の構造が形成される。前述したように、さらなる処理を進めることができる。
説明のため、一般的なステップおよびスキャン露光ツールは、図９において概略的に記載され、アレンジメントに照明を供給する照明システム３０を含んでいる。パターン・レチクル３２は、レチクル・プラテン３４によって保持される。
前述したように、同じ特定のレチクル３２は、ポリシリコンゲート電極２０およびスペーサ２２の双方のパターニングにおいて使用される。
レンズ・アレンジメント３６は、チャック４０によって保持される半導体ウェーハ３８上に照明システム３０からの光を集中させる。
コントローラ４２は、ステップおよびスキャン露光ツールの動作を制御する。
したがって、本発明の方法で、非対称であっても対称であっても、選択的エピタキシャル・シリコン成長の間、ポリシリコン・サイドウォールを保護するための正確に制御された特定のディメンションのスペーサを形成することができる。これにより、所望しない選択的エピタキシャル成長が、ポリシリコンゲート電極の露出領域で生じるのを防ぐことができる。
以上、本発明を詳細に説明し図解したが、これはあくまでも例示であって、本発明を制限しようとするものではなく、本発明の範囲は、添付の請求項の記載によってのみ制限されることは、明確に理解されるべきである。
本発明の実施形態による製造の一段階における半導体ウェーハの一部を概略的に示す図。 本発明の実施形態に従ってゲート電極を形成した後の図１の構造を示す図。 本発明の実施形態に従ってスペーサ層をたい積した後の図２の構造を示す図。 本発明の実施形態に従ってレジスト・パターンを定義した後の図３の構造を示す図。 本発明の実施形態に従ってスペーサ層をエッチングした後の図４の構造を示す図。 本発明の実施形態に従ってレジストを除去した後の図５の構造を示す図。 本発明の実施形態に従って選択的エピタキシャルを実行した後の図６の構造を示す図。 本発明の実施形態による、非対称のスペーサ・アレンジメントの形成を示す図。 本発明の方法を実行するのに使用することができる従来の露出ツールを概略的に示す側面図。

Claims (10)

  1. ゲート電極（２０）を定義するために露出ツール（３０）〜（４２）を使用して、サイドウォールを有するゲート電極（２０）を形成するステップと、
    サイドウォールスペーサ（２２）を定義するために前記同一の露出ツール（３０）〜（４２）を使用して、前記ゲート電極（２０）の前記サイドウォール（２４）上にサイドウォールスペーサ（２２）を形成するステップと、
    を含む、半導体アレンジメントを形成する方法。
  2. 前記ゲート電極（２０）を形成するステップは、パターン・レチクル（３２）を使用するステップを含み、
    前記サイドウォールスペーサ（２２）を形成するステップは、前記ゲート電極（２０）を形成するステップにおいて使用されるのと同じパターン・レチクル（３２）を使用するステップを含む、請求項１記載の方法。
  3. 前記サイドウォールスペーサ（２２）を形成するステップは、前記ゲート電極（２０）上にスペーサ層（１６）をたい積するステップと、前記パターン・レチクル（３２）によって定義された前記スペーサ層（１６）上にフォトレジストマスク（１８）を形成するステップと、を含み、
    前記フォトレジストマスク（１８）にしたがって前記サイドウォールスペーサ（２２）を形成するように、前記スペーサ層（１６）を非対称にエッチングするステップをさらに含む、請求項２記載の方法。
  4. その上に前記ゲート電極（２０）が形成される基板（１０）上の選択的エピタキシャル成長を実行するステップをさらに含んでおり、
    前記サイドウォールスペーサ（２２）は、前記選択的エピタキシャル成長を実行する間に選択的エピタキシャル成長から前記ゲート電極（２０）の前記サイドウォール（２４）を保護する、請求項３記載の方法。
  5. 前記ゲート電極（２０）の前記サイドウォール（２４）上の前記サイドウォールスペーサ（２２）は、対称な幅を有する、請求項４記載の方法。
  6. 前記ゲート電極（２０）の前記サイドウォール（２４）上の前記サイドウォールスペーサ（２２）は、対称な幅を有しており、
    前記サイドウォールスペーサ（２２）を形成する際、前記露出ツール（３０）〜（４２）の配列をオフセットするステップをさらに含み、
    前記オフセットするステップは、前記露出ツール（３０）〜（４２）の配列パラメータにオフセット値を加えるステップを含む、請求項４記載の方法。
  7. サイドウォール（２４）を有するゲート電極（２０）を形成するステップと、
    前記ゲート電極（２０）上にスペーサ層（１６）をたい積し、前記スペーサ層（１６）上にパターン・レジストマスク（１８）を形成し、前記パターン・レジストマスク（１８）に従って前記スペーサ層（１６）をエッチングすることによって、前記サイドウォール（２４）上にサイドウォールスペーサ（２２）を形成するステップと、を含む、
    半導体製造中にサイドウォールスペーサ・ディメンションを制御する方法。
  8. 前記ゲート電極（２０）を形成するステップは、露出ツール（３０）〜（４２）およびパターン・レチクル（３２）で前記ゲート電極（２０）を定義するステップを含んでおり、
    前記サイドウォールスペーサ（２２）を形成するステップは、同一の前記露出ツール（３０）〜（４２）および前記パターン・レチクル（３２）を使用して、前記パターン・レジストマスク（１８）を定義するステップを含んでいる、請求項７記載の方法。
  9. 前記サイドウォールスペーサ（２２）は、対称である、請求項８記載の方法。
  10. 前記サイドウォールスペーサ（２２）は、非対称である、請求項８記載の方法。
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