JP2005012038A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2005012038A JP2005012038A JP2003175796A JP2003175796A JP2005012038A JP 2005012038 A JP2005012038 A JP 2005012038A JP 2003175796 A JP2003175796 A JP 2003175796A JP 2003175796 A JP2003175796 A JP 2003175796A JP 2005012038 A JP2005012038 A JP 2005012038A
- Authority
- JP
- Japan
- Prior art keywords
- film
- workpiece
- sidewall
- manufacturing
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】テーパ形状をした加工対象物のテーパ部の形状・寸法に対する制限を受けることなく、所望の厚さのサイドウォールを加工対象物に形成することができる半導体装置の製造方法を提供する。
【解決手段】加工対象物２のテーパ面及び上面を覆うサイドウォール用膜３を成膜し、サイドウォール用膜３を成膜した加工対象物２上に、平坦化された平坦化膜４を堆積し、写真製版で加工対象物２上部の平坦化膜４上にレジストマスク５を形成し、レジストマスク５をマスクとして平坦化膜４をテーパーエッチングして加工対象物２のテーパ面における全膜厚Ａが加工対象物２の上面及び基板面における全膜厚Ｂ，Ｃより厚くなるようにし、異方性エッチングにより、加工対象物２の上面のサイドウォール用膜３を除去することにより加工対象物２のテーパ面にサイドウォール６を形成する。
【選択図】 図１
【解決手段】加工対象物２のテーパ面及び上面を覆うサイドウォール用膜３を成膜し、サイドウォール用膜３を成膜した加工対象物２上に、平坦化された平坦化膜４を堆積し、写真製版で加工対象物２上部の平坦化膜４上にレジストマスク５を形成し、レジストマスク５をマスクとして平坦化膜４をテーパーエッチングして加工対象物２のテーパ面における全膜厚Ａが加工対象物２の上面及び基板面における全膜厚Ｂ，Ｃより厚くなるようにし、異方性エッチングにより、加工対象物２の上面のサイドウォール用膜３を除去することにより加工対象物２のテーパ面にサイドウォール６を形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、詳細にはゲート電極等、テーパ形状に成形された加工対象物に絶縁膜からなるサイドウォールを形成する技術に関するものである。
【０００２】
【従来の技術】
従来、半導体装置の製造プロセスにおいて、ゲート電極のリーク電流を防ぐために、ゲート電極の側壁に絶縁膜からなるサイドウォールを形成する。
【０００３】
ゲート電極等の加工対象物にサイドウォールを形成する方法として、エッチバック技術を使用する。
【０００４】
このエッチバック技術では、加工対象物の全面に、例えば、シリコン窒化膜を堆積させ、垂直方向のエッチングレートが水平方向にエッチングレートよりも大きな異方性エッチングによって加工対象物の側壁にシリコン窒化膜を残すようにする。
【０００５】
加工対象物の全面に、シリコン窒化膜を堆積させたとき、シリコン窒化膜の厚さは、加工対象物の側壁面が水平面より薄くなる。また、ウエハ面内で膜厚のバラツキが生じるので、ある程度のオーバーエッチングを行う。
【０００６】
そのため、加工対象物を垂直形状に加工し、水平方向のエッチングを極力抑えるようにしてサイドウォールを形成する。
【０００７】
しかしながら、加工対象物を垂直形状に加工することが困難な場合があり、上面の幅が底面の幅よりも小さなテーパ形状になり、そのために所望の厚さのサイドウォールを形成することができないという問題がある。
【０００８】
この問題を解決する方法として、加工対象物の全面に絶縁膜を堆積させた後、さらに、レジスト膜を全面に塗布し、反応性イオンエッチングにより平坦面のレジスト膜を除去し、テーパ面にレジスト膜を残し、このテーパ面に残ったレジスト膜をマスクとして平坦面の絶縁膜をエッチングにより除去してサイドウォールを形成する方法がある。
【０００９】
このレジスト膜を用いた方法では、レジスト膜を塗布した際にテーパ部は段差があり、平坦部よりもレジスト膜が厚く塗布され、レジスト膜をエッチングしたときにテーパ部にレジスト膜が残ることを利用している（例えば、特許文献１参照）。
【００１０】
【特許文献１】
特開昭５８−１５８９２８号公報（第２頁、第１図）
【００１１】
【発明が解決しようとする課題】
上記特許文献１においては、加工対象物のテーパ部（段差部）にレジスト膜を平坦部よりも厚く塗布するため、テーパ部において、ある程度の高さが必要になり、また、テーパ部の角度もある程度垂直に近いものであることが必要になり、テーパ部の形状・寸法に対する制限を受けるという問題がある。
【００１２】
本発明は上記のような問題を解決するものであり、加工対象物のテーパ部の形状・寸法に対する制限を受けることなく、所望の厚さのサイドウォールを加工対象物に形成することができる半導体装置の製造方法を提供しようとするものである。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、基板上の膜を、第１のレチクルを用いた写真製版でパターンニングして上記基板上に加工対象物を形成し、該加工対象物の側壁にサイドウォールを形成する半導体装置の製造方法において、
上記加工対象物は、上面の幅が底面の幅より小さく、上記側壁がテーパ形状になっており、
上記加工対象物のテーパ面及び上面を覆うサイドウォール用膜を成膜する第１の工程、
上記サイドウォール用膜を成膜した上記加工対象物上に、平坦化された平坦化膜を堆積する第２の工程、
第２のレチクルを用いた写真製版で、上記加工対象物の上部の上記平坦化膜上にレジストマスクを形成する第３の工程、
上記レジストマスクをエッチングマスクとして上記平坦化膜をテーパーエッチングして上記加工対象物のテーパ面における全膜厚が上記加工対象物の上面及び上記基板面における全膜厚より厚くなるようにする第４の工程、
異方性エッチングにより、上記加工対象物の上面の上記サイドウォール用膜を除去することにより上記加工対象物のテーパ面にサイドウォールを形成する第５の工程、
を備えたものである。
【００１４】
【発明の実施の形態】
以下に、図面に基づき、この発明の実施の形態を説明する。
実施の形態１．
図１は、本発明の実施の形態１におけるサイドウォール形成の製造プロセスを示す断面図であり、同図に従って本実施の形態の製造プロセスを説明する。
【００１５】
まず、図１（ａ）に示したように、基板１上に加工対象物２を形成する。加工対象物２は、基板１上に加工対象物２の材料を成膜し、成膜した膜の上にレジストを塗布し、写真製版でレジストパターンを形成し、レジストパターンをマスクとしてエッチングすることによって形成する。この時、加工対象物２は、上面の幅が底面の幅より小さく、側面がテーパ形状になっている。
【００１６】
次に、図１（ｂ）に示したように、サイドウォールとしてつけたいサイドウォール用膜３をＣＶＤ法やスピンコート法等の堆積技術を用いて堆積させる。
【００１７】
次に、サイドウォール用膜３の上に平坦化膜４を形成する。平坦化膜４は、平坦性のよい膜をスピンコート法等で成膜してもよいし、ＣＶＤ法等で堆積した膜をＣＭＰ（化学的機械的研磨）技術で平坦化処理を行ってもよい。
【００１８】
また、平坦化膜４は、サイドウォール用膜３と同じ材料であっても、異なる材料であってもよい。
【００１９】
また、平坦化膜４は、後の処理工程で除去されるものであるから、無機絶縁膜である必要はなく、フォトレジストのような有機膜でもアルミニウムのような金属膜であってもよい。
【００２０】
次に、加工対象物２を形成したときと同じレチクル（マスク）を用い、図１（ｄ）に示したように、レジストマスク５を形成する。この時、加工対象物２を形成したときのレチクルよりも少し大きめのレチクルに変え、レジストマスク５の大きさを大きくすることによって、後工程のテーパーエッチングにおいて、加工対象物２のテーパ面に厚さが厚い膜を形成することができる。しかし、レチクルを変えた場合、コストが高くなるので、同じレチクルを用い、コストを低減するのが好ましい。
【００２１】
同じレチクルを用いた場合、露光量を調整することによって、レジストマスク５の形状をテーパ形状にし、レジストマスク５の大きさを大きくすることができ、次工程におけるテーパエッチングにおいて側壁部における膜厚を厚くすることができる。このように、テーパ形状にするのが好ましいが、垂直形状としてもよい。
【００２２】
次に、平坦部４をテーパエッチングによりパターンニングすることにより、図１（ｅ）に示したように、側壁部における膜厚Ａが、水平部膜厚Ｂ、Ｃと比較して厚くなるようにすることができる。
【００２３】
レジストマスク５を形成する時に、露光量を調整することによって、レジストマスク５の大きさを制御することができ、レジストマスク５の大きさを制御することにより、側壁部における膜厚Ａを制御することができ、次工程におけるサイドウォール６の膜厚を制御することができる。
【００２４】
次に、異方性エッチングでエッチバックすることによって、図１（ｆ）に示したように、テーパ形状の加工対象物２にサイドウォール６を形成することができる。
【００２５】
本実施の形態によれば、平坦化膜４をサイドウォール用膜３上に堆積し、レジストマスク５で平坦化膜４をテーパエッチングによりパターンニングして側壁部における膜厚Ａを、水平部膜厚Ｂ、Ｃと比較して厚くできるようにしたので、加工対象物２の高さ、テーパの角度に対する制限を受けることなく、テーパ形状の加工対象物２にサイドウォール６を形成することができる。
【００２６】
実施の形態２．
図２は、実施の形態２におけるキャパシタ構造を示す断面図である。同図に示したように、本実施の形態のキャパシタ構造は、下部電極７（実施の形態１における基板１に相当）上に、誘電体膜８を挟んで上部電極９（実施の形態１における加工対象物２に相当）を有する。
【００２７】
図２に示したキャパシタ構造の容量は、誘電体膜８の材質と上部電極９及び下部電極７の面積で決まるため、電極面積は小さくできないことが多く、また、電極材に金属材料を用いた場合等においては、同図（ａ）のように、上部電極９の垂直形状の加工が難しく、テーパ形状になってしまう。
【００２８】
このようなキャパシタ構造において、同図（ｂ）に示したように、電極間のリーク電流を防ぐため、上部電極９にサイドウォール６を形成する場合、上記実施の形態１の製造プロセスを採用することによってサイドウォール６を形成することができる。
【００２９】
実施の形態３．
図３は、実施の形態３におけるＭＯＳキャパシタ構造を示す断面図である。同図（ａ）に示したように、本実施の形態のＭＯＳキャパシタ構造は、半導体基板１０（実施の形態１における基板１に相当）上に、誘電体膜１１を挟んでゲート電極１２（実施の形態１における加工対象物２に相当）を有し、ゲート電極１２はテーパ形状になっている。
【００３０】
このようなテーパ形状のゲート電極１２に、上記実施の形態１の製造プロセスを採用することによって、同図（ｂ）に示したように、厚さを制御したサイドウォール６を形成することができる。
【００３１】
そして、サイドウォール６を形成した後、同図（ｃ）に示したように、サイドウォール６をマスクとしてイオン注入を行うことにより、注入領域１３を自在に制御することができる。
【００３２】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、基板上の膜を、第１のレチクルを用いた写真製版でパターンニングして上記基板上に加工対象物を形成し、該加工対象物の側壁にサイドウォールを形成する半導体装置の製造方法において、
上記加工対象物は、上面の幅が底面の幅より小さく、上記側壁がテーパ形状になっており、
上記加工対象物のテーパ面及び上面を覆うサイドウォール用膜を成膜する第１の工程、
上記サイドウォール用膜を成膜した上記加工対象物上に、平坦化された平坦化膜を堆積する第２の工程、
第２のレチクルを用いた写真製版で、上記加工対象物の上部の上記平坦化膜上にレジストマスクを形成する第３の工程、
上記レジストマスクをエッチングマスクとして上記平坦化膜をテーパーエッチングして上記加工対象物のテーパ面における全膜厚が上記加工対象物の上面及び上記基板面における全膜厚より厚くなるようにする第４の工程、
異方性エッチングにより、上記加工対象物の上面の上記サイドウォール用膜を除去することにより上記加工対象物のテーパ面にサイドウォールを形成する第５の工程、
を備えたものであるので、加工対象物のテーパ部の形状・寸法に対する制限を受けることなく、所望の厚さのサイドウォールを加工対象物に形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるサイドウォール形成の製造プロセスを示す断面図である。
【図２】本発明の実施の形態２におけるキャパシタ構造を示す断面図である。
【図３】本発明の実施の形態３におけるＭＯＳキャパシタ構造を示す断面図である。
【符号の説明】
１ 基板、２ 加工対象物、３ サイドウォール用膜、４ 平坦化膜、５ レジストマスク、６ サイドウォール、７ 下部電極、８，１１ 誘電体膜、９ 上部電極、１０ 半導体基板、１２ ゲート電極、１３ イオン注入領域。
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、詳細にはゲート電極等、テーパ形状に成形された加工対象物に絶縁膜からなるサイドウォールを形成する技術に関するものである。
【０００２】
【従来の技術】
従来、半導体装置の製造プロセスにおいて、ゲート電極のリーク電流を防ぐために、ゲート電極の側壁に絶縁膜からなるサイドウォールを形成する。
【０００３】
ゲート電極等の加工対象物にサイドウォールを形成する方法として、エッチバック技術を使用する。
【０００４】
このエッチバック技術では、加工対象物の全面に、例えば、シリコン窒化膜を堆積させ、垂直方向のエッチングレートが水平方向にエッチングレートよりも大きな異方性エッチングによって加工対象物の側壁にシリコン窒化膜を残すようにする。
【０００５】
加工対象物の全面に、シリコン窒化膜を堆積させたとき、シリコン窒化膜の厚さは、加工対象物の側壁面が水平面より薄くなる。また、ウエハ面内で膜厚のバラツキが生じるので、ある程度のオーバーエッチングを行う。
【０００６】
そのため、加工対象物を垂直形状に加工し、水平方向のエッチングを極力抑えるようにしてサイドウォールを形成する。
【０００７】
しかしながら、加工対象物を垂直形状に加工することが困難な場合があり、上面の幅が底面の幅よりも小さなテーパ形状になり、そのために所望の厚さのサイドウォールを形成することができないという問題がある。
【０００８】
この問題を解決する方法として、加工対象物の全面に絶縁膜を堆積させた後、さらに、レジスト膜を全面に塗布し、反応性イオンエッチングにより平坦面のレジスト膜を除去し、テーパ面にレジスト膜を残し、このテーパ面に残ったレジスト膜をマスクとして平坦面の絶縁膜をエッチングにより除去してサイドウォールを形成する方法がある。
【０００９】
このレジスト膜を用いた方法では、レジスト膜を塗布した際にテーパ部は段差があり、平坦部よりもレジスト膜が厚く塗布され、レジスト膜をエッチングしたときにテーパ部にレジスト膜が残ることを利用している（例えば、特許文献１参照）。
【００１０】
【特許文献１】
特開昭５８−１５８９２８号公報（第２頁、第１図）
【００１１】
【発明が解決しようとする課題】
上記特許文献１においては、加工対象物のテーパ部（段差部）にレジスト膜を平坦部よりも厚く塗布するため、テーパ部において、ある程度の高さが必要になり、また、テーパ部の角度もある程度垂直に近いものであることが必要になり、テーパ部の形状・寸法に対する制限を受けるという問題がある。
【００１２】
本発明は上記のような問題を解決するものであり、加工対象物のテーパ部の形状・寸法に対する制限を受けることなく、所望の厚さのサイドウォールを加工対象物に形成することができる半導体装置の製造方法を提供しようとするものである。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、基板上の膜を、第１のレチクルを用いた写真製版でパターンニングして上記基板上に加工対象物を形成し、該加工対象物の側壁にサイドウォールを形成する半導体装置の製造方法において、
上記加工対象物は、上面の幅が底面の幅より小さく、上記側壁がテーパ形状になっており、
上記加工対象物のテーパ面及び上面を覆うサイドウォール用膜を成膜する第１の工程、
上記サイドウォール用膜を成膜した上記加工対象物上に、平坦化された平坦化膜を堆積する第２の工程、
第２のレチクルを用いた写真製版で、上記加工対象物の上部の上記平坦化膜上にレジストマスクを形成する第３の工程、
上記レジストマスクをエッチングマスクとして上記平坦化膜をテーパーエッチングして上記加工対象物のテーパ面における全膜厚が上記加工対象物の上面及び上記基板面における全膜厚より厚くなるようにする第４の工程、
異方性エッチングにより、上記加工対象物の上面の上記サイドウォール用膜を除去することにより上記加工対象物のテーパ面にサイドウォールを形成する第５の工程、
を備えたものである。
【００１４】
【発明の実施の形態】
以下に、図面に基づき、この発明の実施の形態を説明する。
実施の形態１．
図１は、本発明の実施の形態１におけるサイドウォール形成の製造プロセスを示す断面図であり、同図に従って本実施の形態の製造プロセスを説明する。
【００１５】
まず、図１（ａ）に示したように、基板１上に加工対象物２を形成する。加工対象物２は、基板１上に加工対象物２の材料を成膜し、成膜した膜の上にレジストを塗布し、写真製版でレジストパターンを形成し、レジストパターンをマスクとしてエッチングすることによって形成する。この時、加工対象物２は、上面の幅が底面の幅より小さく、側面がテーパ形状になっている。
【００１６】
次に、図１（ｂ）に示したように、サイドウォールとしてつけたいサイドウォール用膜３をＣＶＤ法やスピンコート法等の堆積技術を用いて堆積させる。
【００１７】
次に、サイドウォール用膜３の上に平坦化膜４を形成する。平坦化膜４は、平坦性のよい膜をスピンコート法等で成膜してもよいし、ＣＶＤ法等で堆積した膜をＣＭＰ（化学的機械的研磨）技術で平坦化処理を行ってもよい。
【００１８】
また、平坦化膜４は、サイドウォール用膜３と同じ材料であっても、異なる材料であってもよい。
【００１９】
また、平坦化膜４は、後の処理工程で除去されるものであるから、無機絶縁膜である必要はなく、フォトレジストのような有機膜でもアルミニウムのような金属膜であってもよい。
【００２０】
次に、加工対象物２を形成したときと同じレチクル（マスク）を用い、図１（ｄ）に示したように、レジストマスク５を形成する。この時、加工対象物２を形成したときのレチクルよりも少し大きめのレチクルに変え、レジストマスク５の大きさを大きくすることによって、後工程のテーパーエッチングにおいて、加工対象物２のテーパ面に厚さが厚い膜を形成することができる。しかし、レチクルを変えた場合、コストが高くなるので、同じレチクルを用い、コストを低減するのが好ましい。
【００２１】
同じレチクルを用いた場合、露光量を調整することによって、レジストマスク５の形状をテーパ形状にし、レジストマスク５の大きさを大きくすることができ、次工程におけるテーパエッチングにおいて側壁部における膜厚を厚くすることができる。このように、テーパ形状にするのが好ましいが、垂直形状としてもよい。
【００２２】
次に、平坦部４をテーパエッチングによりパターンニングすることにより、図１（ｅ）に示したように、側壁部における膜厚Ａが、水平部膜厚Ｂ、Ｃと比較して厚くなるようにすることができる。
【００２３】
レジストマスク５を形成する時に、露光量を調整することによって、レジストマスク５の大きさを制御することができ、レジストマスク５の大きさを制御することにより、側壁部における膜厚Ａを制御することができ、次工程におけるサイドウォール６の膜厚を制御することができる。
【００２４】
次に、異方性エッチングでエッチバックすることによって、図１（ｆ）に示したように、テーパ形状の加工対象物２にサイドウォール６を形成することができる。
【００２５】
本実施の形態によれば、平坦化膜４をサイドウォール用膜３上に堆積し、レジストマスク５で平坦化膜４をテーパエッチングによりパターンニングして側壁部における膜厚Ａを、水平部膜厚Ｂ、Ｃと比較して厚くできるようにしたので、加工対象物２の高さ、テーパの角度に対する制限を受けることなく、テーパ形状の加工対象物２にサイドウォール６を形成することができる。
【００２６】
実施の形態２．
図２は、実施の形態２におけるキャパシタ構造を示す断面図である。同図に示したように、本実施の形態のキャパシタ構造は、下部電極７（実施の形態１における基板１に相当）上に、誘電体膜８を挟んで上部電極９（実施の形態１における加工対象物２に相当）を有する。
【００２７】
図２に示したキャパシタ構造の容量は、誘電体膜８の材質と上部電極９及び下部電極７の面積で決まるため、電極面積は小さくできないことが多く、また、電極材に金属材料を用いた場合等においては、同図（ａ）のように、上部電極９の垂直形状の加工が難しく、テーパ形状になってしまう。
【００２８】
このようなキャパシタ構造において、同図（ｂ）に示したように、電極間のリーク電流を防ぐため、上部電極９にサイドウォール６を形成する場合、上記実施の形態１の製造プロセスを採用することによってサイドウォール６を形成することができる。
【００２９】
実施の形態３．
図３は、実施の形態３におけるＭＯＳキャパシタ構造を示す断面図である。同図（ａ）に示したように、本実施の形態のＭＯＳキャパシタ構造は、半導体基板１０（実施の形態１における基板１に相当）上に、誘電体膜１１を挟んでゲート電極１２（実施の形態１における加工対象物２に相当）を有し、ゲート電極１２はテーパ形状になっている。
【００３０】
このようなテーパ形状のゲート電極１２に、上記実施の形態１の製造プロセスを採用することによって、同図（ｂ）に示したように、厚さを制御したサイドウォール６を形成することができる。
【００３１】
そして、サイドウォール６を形成した後、同図（ｃ）に示したように、サイドウォール６をマスクとしてイオン注入を行うことにより、注入領域１３を自在に制御することができる。
【００３２】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、基板上の膜を、第１のレチクルを用いた写真製版でパターンニングして上記基板上に加工対象物を形成し、該加工対象物の側壁にサイドウォールを形成する半導体装置の製造方法において、
上記加工対象物は、上面の幅が底面の幅より小さく、上記側壁がテーパ形状になっており、
上記加工対象物のテーパ面及び上面を覆うサイドウォール用膜を成膜する第１の工程、
上記サイドウォール用膜を成膜した上記加工対象物上に、平坦化された平坦化膜を堆積する第２の工程、
第２のレチクルを用いた写真製版で、上記加工対象物の上部の上記平坦化膜上にレジストマスクを形成する第３の工程、
上記レジストマスクをエッチングマスクとして上記平坦化膜をテーパーエッチングして上記加工対象物のテーパ面における全膜厚が上記加工対象物の上面及び上記基板面における全膜厚より厚くなるようにする第４の工程、
異方性エッチングにより、上記加工対象物の上面の上記サイドウォール用膜を除去することにより上記加工対象物のテーパ面にサイドウォールを形成する第５の工程、
を備えたものであるので、加工対象物のテーパ部の形状・寸法に対する制限を受けることなく、所望の厚さのサイドウォールを加工対象物に形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるサイドウォール形成の製造プロセスを示す断面図である。
【図２】本発明の実施の形態２におけるキャパシタ構造を示す断面図である。
【図３】本発明の実施の形態３におけるＭＯＳキャパシタ構造を示す断面図である。
【符号の説明】
１ 基板、２ 加工対象物、３ サイドウォール用膜、４ 平坦化膜、５ レジストマスク、６ サイドウォール、７ 下部電極、８，１１ 誘電体膜、９ 上部電極、１０ 半導体基板、１２ ゲート電極、１３ イオン注入領域。
Claims (7)
- 基板上の膜を、第１のレチクルを用いた写真製版でパターンニングして上記基板上に加工対象物を形成し、該加工対象物の側壁にサイドウォールを形成する半導体装置の製造方法において、
上記加工対象物は、上面の幅が底面の幅より小さく、上記側壁がテーパ形状になっており、
上記加工対象物のテーパ面及び上面を覆うサイドウォール用膜を成膜する第１の工程、
上記サイドウォール用膜を成膜した上記加工対象物上に、平坦化された平坦化膜を堆積する第２の工程、
第２のレチクルを用いた写真製版で、上記加工対象物の上部の上記平坦化膜上にレジストマスクを形成する第３の工程、
上記レジストマスクをエッチングマスクとして上記平坦化膜をテーパーエッチングして上記加工対象物のテーパ面における全膜厚が上記加工対象物の上面及び上記基板面における全膜厚より厚くなるようにする第４の工程、
異方性エッチングにより、上記加工対象物の上面の上記サイドウォール用膜を除去することにより上記加工対象物のテーパ面にサイドウォールを形成する第５の工程、
を備えたことを特徴とする半導体装置の製造方法。 - 上記第２のレチクルに上記第１のレチクルを用いることを特徴とする請求項１記載の半導体装置の製造方法。
- 上記第３の工程の写真製版における露光において、露光量を調節して上記レジストマスクの大きさを大きくすることを特徴とする請求項２記載の半導体装置の製造方法。
- 上記第３の工程の写真製版における露光において、露光量を調節して上記レジストマスクの大きさを制御することによって上記サイドウォール膜厚を制御することを特徴とする請求項１または２記載の半導体装置の製造方法。
- 上記テーパーエッチング時のエッチングパラメータを変えることによって上記サイドウォールの膜厚を制御することを特徴とする請求項１記載の半導体装置の製造方法。
- 上記基板が下部電極であり、上記加工対象物が上記下部電極の上に誘電体膜を介して形成された上部電極であることを特徴とする請求項１ないし５のいずれかに記載の半導体装置の製造方法。
- 上記基板が半導体基板であり、上記加工対象物が上記半導体基板上に誘電体膜を介して形成されたゲート電極であり、上記第１の工程ないし上記第５の工程によって上記ゲート電極にサイドウォールを形成した後、上記サイドウォールをマスクとして上記半導体基板にイオン注入することを特徴とする請求項１ない５のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003175796A JP2005012038A (ja) | 2003-06-20 | 2003-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003175796A JP2005012038A (ja) | 2003-06-20 | 2003-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005012038A true JP2005012038A (ja) | 2005-01-13 |
Family
ID=34098837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003175796A Pending JP2005012038A (ja) | 2003-06-20 | 2003-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005012038A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008522441A (ja) * | 2004-12-03 | 2008-06-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 特定のディメンションのゲート・サイドウォールスペーサを用いて半導体アレンジメントを形成する方法 |
-
2003
- 2003-06-20 JP JP2003175796A patent/JP2005012038A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008522441A (ja) * | 2004-12-03 | 2008-06-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 特定のディメンションのゲート・サイドウォールスペーサを用いて半導体アレンジメントを形成する方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR19980018523A (ko) | 얕은 트랜치 분리를 위한 갭 충진 및 평탄화 방법 | |
| US10510552B2 (en) | Hard mask removal method | |
| KR20210053212A (ko) | 자체 정렬된 이중 패터닝 | |
| JPH09107028A (ja) | 半導体装置の素子分離方法 | |
| US7718529B2 (en) | Inverse self-aligned spacer lithography | |
| CN111834203A (zh) | 半导体器件及其形成方法 | |
| US7084022B2 (en) | Method of manufacturing a semiconductor device including forming a pattern, an interlayer insulation film, exposing the patterning and flattening | |
| JP2005012038A (ja) | 半導体装置の製造方法 | |
| CN111009461B (zh) | 半导体器件的制造方法 | |
| KR20070113604A (ko) | 반도체 소자의 미세패턴 형성방법 | |
| US20080020569A1 (en) | Method for Manufacturing Semiconductor Device | |
| CN114388352A (zh) | 半导体结构及其形成方法 | |
| KR100995142B1 (ko) | 반도체소자의 컨택홀 형성방법 | |
| US6303484B1 (en) | Method of manufacturing dummy pattern | |
| CN113948379B (zh) | 一种纳米栅的制备方法、纳米栅及应用 | |
| CN113948381B (zh) | 一种纳米栅的制备方法、纳米栅及应用 | |
| Carlson et al. | Negative and iterated spacer lithography processes for low variability and ultra-dense integration | |
| US20070148945A1 (en) | Method for forming a fine pattern of a semiconductor device | |
| US20090159990A1 (en) | Semiconductor device and method of manufacturing the same | |
| TWI715967B (zh) | 半導體結構及其製造方法 | |
| US6451706B1 (en) | Attenuation of reflecting lights by surface treatment | |
| US7399669B2 (en) | Semiconductor devices and methods for fabricating the same including forming an amorphous region in an interface between a device isolation layer and a source/drain diffusion layer | |
| US5958797A (en) | Planarization of a patterned structure on a substrate using an ion implantation-assisted wet chemical etch | |
| KR20060010921A (ko) | 반도체 소자의 제조 방법 | |
| KR20100088292A (ko) | 반도체 소자의 미세 콘택홀 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Effective date: 20060123 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |