CN111834203A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，方法包括：提供待刻蚀层，待刻蚀层包括若干分立的第一区和若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接，所述第二区包括第二槽区；在待刻蚀层的第一区和第二区上形成第一掩膜层；在第二槽区之外的第一掩膜层中注入掺杂离子；之后，在第一掩膜层上形成第二掩膜层；在第一区形成贯穿第一掩膜层和第二掩膜层的第一槽；在第一槽的侧壁形成掩膜侧墙；形成掩膜侧墙后，去除第二掩膜层；去除第二掩膜层后，以掩膜侧墙和具有掺杂离子的第一掩膜层为掩膜刻蚀去除第二槽区的第一掩膜层，在第二区的第一掩膜层中形成第二槽，第二槽的侧壁暴露出掩膜侧墙。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
在半导体器件制造的工艺中，通常利用光刻工艺将掩膜版上的图形转移到衬底上。光刻过程包括：提供衬底；在衬底上形成光刻胶；对所述光刻胶进行曝光和显影，形成图案化的光刻胶，使得掩膜版上的图案转移到光刻胶中；以图案化的光刻胶为掩膜对衬底进行刻蚀，使得光刻胶上的图案转印到衬底中；去除光刻胶。
随着半导体器件尺寸的不断缩小，光刻关键尺寸逐渐接近甚至超出了光刻的物理极限，由此给光刻技术提出了更加严峻的挑战。双重构图技术的基本思想是通过两次构图形成最终的目标图案，以克服单次构图不能达到的光刻极限。
然而，现有的半导体器件的性能较差。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供待刻蚀层，所述待刻蚀层包括若干分立的第一区和若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接，所述第二区包括第二槽区；在所述待刻蚀层的第一区和第二区上形成第一掩膜层；在第二槽区之外的第一掩膜层中注入掺杂离子；在第二槽区之外的第一掩膜层中注入掺杂离子之后，在第一掩膜层上形成第二掩膜层；在第一区形成贯穿第一掩膜层和第二掩膜层的第一槽；在第一槽的侧壁形成掩膜侧墙；形成所述掩膜侧墙后，去除第二掩膜层；去除第二掩膜层后，以所述掩膜侧墙和具有掺杂离子的第一掩膜层为掩膜刻蚀去除第二槽区的第一掩膜层，在第二区的第一掩膜层中形成第二槽，第二槽的侧壁暴露出掩膜侧墙。
可选的，所述掺杂离子包括硼离子或砷离子。
可选的，在第二槽区之外的第一掩膜层中注入掺杂离子之前，所述第一掩膜层的材料包括非晶硅、氮化硅或氧化硅；所述第二掩膜层的材料包括非晶硅、氮化硅或氧化硅。
可选的，所述第一掩膜层的厚度与所述第二掩膜层的厚度之比为1:4～4:1。
可选的，形成第一槽的工艺包括各向异性干刻工艺，在形成第一槽的过程中，对具有掺杂离子的第一掩膜层的刻蚀速率与对未注入有掺杂离子的第一掩膜层的刻蚀速率之比为1:1.5～1.5:1。
可选的，形成所述掩膜侧墙的方法包括：在所述第一槽的侧壁和底部、以及第二掩膜层的顶部表面形成侧墙膜；回刻蚀所述侧墙膜直至去除第一槽底部的侧墙膜和第二掩膜层顶部表面的侧墙膜，形成所述掩膜侧墙。
可选的，所述掩膜侧墙的厚度为5纳米～20纳米。
可选的，在垂直于待刻蚀层表面的方向上，所述掩膜侧墙的高度为30纳米～80纳米。
可选的，所述掩膜侧墙的材料包括SiO2、SiN、TiO2、TiN、AlN或Al2O3。
可选的，刻蚀去除第二槽区的第一掩膜层的工艺为湿法刻蚀工艺。
可选的，所述第二槽区的第一掩膜层的材料和第二掩膜层的材料相同；在同一道刻蚀工艺中去除第二掩膜层和第二槽区的第一掩膜层。
可选的，还包括：刻蚀第一槽底部的待刻蚀层，在待刻蚀层中形成第一目标槽；刻蚀第二槽底部的待刻蚀层，在待刻蚀层中形成第二目标槽；在第一目标槽中形成第一导电层；在第二目标槽中形成第二导电层。
本发明还提供一种采用上述任意一项方法形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，第二槽区用于定于出第二槽的位置，在第二槽区之外的第一掩膜层中注入掺杂离子，使得第二槽区之外的第一掩膜层的材料和第二槽区的第一掩膜层的材料不同，这样去除第二槽区的第一掩膜层后，形成第二槽。由于在形成第二掩膜层之前，对第二槽区之外的第一掩膜层中注入掺杂离子，因此离子注入的工艺无需在第二掩膜层中注入掺杂离子，这样离子注入工艺的深度减小，进而使得在对第二槽区之外的第一掩膜层中注入掺杂离子的过程中，掺杂离子在第一掩膜层中的散射较小，注入区域的形貌容易控制，第二槽的形貌容易得到控制。综上，提高了半导体器件的性能。
附图说明
图1至图13是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
一种半导体器件的形成方法，包括：提供待刻蚀层，待刻蚀层包括若干分立的第一区和若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接，所述第二区包括第二槽区；在待刻蚀层的第一区和第二区上形成掩膜层；在第二槽区之外的掩膜层中注入掺杂离子；之后，在第一区形成贯穿掩膜层第一槽；在第一槽的侧壁形成掩膜侧墙；以掩膜侧墙和具有掺杂离子的掩膜层为掩膜刻蚀去除第二槽区的掩膜层，在第二区的掩膜层中形成第二槽，第二槽的侧壁暴露出掩膜侧墙。
第二槽区用于定于出第二槽的位置，在第二槽区之外的第一掩膜层中注入掺杂离子，使得第二槽区之外的第一掩膜层的材料和第二槽区的第一掩膜层的材料不同，这样去除第二槽区的第一掩膜层后，形成第二槽。
所述掩膜侧墙需要一定的高度，所述掩膜侧墙位于第一槽的侧壁，掩膜侧墙的高度和掩膜层的厚度相一致，相应的，掩膜层的厚度也需要一定的高度，掩膜层的厚度不能太薄。在此基础上，在第二槽区之外的掩膜层中注入掺杂离子的离子注入工艺需要注入较厚的掩膜层，注入深度较大，因此导致掺杂离子在掩膜层中的散射较大，注入区域的形貌不容易控制，第二槽的形貌不容易得到控制。
在此基础上，本发明提供一种半导体器件的形成方法，包括：提供待刻蚀层，待刻蚀层包括若干分立的第一区和若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接，所述第二区包括第二槽区；在待刻蚀层的第一区和第二区上形成第一掩膜层；在第二槽区之外的第一掩膜层中注入掺杂离子；之后，在第一掩膜层上形成第二掩膜层；在第一区形成贯穿第一掩膜层和第二掩膜层的第一槽；在第一槽的侧壁形成掩膜侧墙；形成掩膜侧墙后，去除第二掩膜层；去除第二掩膜层后，以掩膜侧墙和具有掺杂离子的第一掩膜层为掩膜刻蚀去除第二槽区的第一掩膜层，在第二区的第一掩膜层中形成第二槽，第二槽的侧壁暴露出掩膜侧墙。所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图13是本发明一实施例中半导体器件形成过程的结构示意图。
参考图1，提供待刻蚀层100，所述待刻蚀层100包括若干分立的第一区A1和若干分立的第二区A2，第一区A1和第二区A2沿第一方向X相间排布，相邻的第一区A1和第二区A2邻接，所述第二区A2包括第二槽区。
若干第一区A1沿第一方向X排布，若干第二区A2沿第一方向X排布。
第一区A1和第二区A2沿第一方向X相间排布指的是：相邻的第一区A1之间仅具有一个第二区，相邻的第二区之间仅具有一个第一区。
在其他实施例中，第一区和第二区的数量相等。
所述待刻蚀层100的材料包括氧化硅或低K介质层(K小于等于3.9)。
结合参考图2和图3，图2为在图1基础上的示意图，图3为沿图2中切割线M-N的剖面图，在所述待刻蚀层100的第一区A1和第二区A2上形成第一掩膜层110。
本实施例中，第一掩膜层110的材料包括非晶硅、氮化硅或氧化硅。
所述第一掩膜层110的厚度为100埃～400埃。
本实施例中，还包括：在形成第一掩膜层110之前，在所述待刻蚀层100上形成第一粘附层(未图示)；在第一粘附层上形成底层硬掩膜层120；在底层硬掩膜层120上形成第二粘附层；在第二粘附层上形成第一掩膜层110。
所述底层硬掩膜层120的材料包括氮化钛。
所述第一粘附层的材料包括SiOC。所述第二粘附层的材料包括SiOC。
所述第一粘附层用于提高底层硬掩膜层120和待刻蚀层100之间的粘附性，使底层硬掩膜层120和待刻蚀层100之间的结合更加牢固。所述第二粘附层用于提高第一掩膜层110和底层硬掩膜层120之间的粘附性，使第一掩膜层110和底层硬掩膜层120之间的结合更加牢固。
所述底层硬掩膜层120的作用包括：底层硬掩膜层120作为刻蚀停止层；所述底层硬掩膜层120作为后续平坦化导电膜的停止层；所述底层硬掩膜层120的材料为硬掩膜材料，因此后续刻蚀形成第一目标槽和第二目标槽时，底层硬掩膜层120的刻蚀损耗较小，底层硬掩膜层120中图形传递到待刻蚀层100中的过程中，图形传递的稳定性较高。
本实施例中，底层硬掩膜层120和第一掩膜层110的材料互不相同。
在其他实施例中，可以不形成底层硬掩膜层、第一粘附层和第二粘附层。
结合参考图4和图5，图4为在图2基础上的示意图，图5为在图3基础上的示意图，图5为沿图4中切割线M-N的剖面图，在第二槽区之外的第一掩膜层110中注入掺杂离子。
所述掺杂离子包括硼离子或砷离子。
具体的，在第二槽区之外的第一区A1的第一掩膜层110中、以及第二槽区之外的第二区A2的第一掩膜层110中注入掺杂离子。
在第二槽区之外的第一掩膜层110中注入掺杂离子，使第一掩膜层110分为离子掺杂区110a和未掺杂区110b，离子掺杂区110a中具有掺杂离子，未掺杂区110b中没有掺杂离子。
在第二槽区之外的第一掩膜层110中注入掺杂离子的方法包括：在第一掩膜层110上形成第一平坦层；在第一平坦层上形成第一底部抗反射层；在第一底部抗反射层上形成图形化的第一光刻胶层(未图示)，第一光刻胶层覆盖第二槽区的第一底部抗反射层且暴露出第一区的第二底部抗反射层和第二槽区周围第二区的第一底部抗反射层；以第一光刻胶层为掩膜刻蚀第一底部抗反射层和第一平坦层直至暴露出第一掩膜层110的顶部表面；以第一光刻胶层为掩膜刻蚀第一底部抗反射层和第一平坦层直至暴露出第一掩膜层110的顶部表面后，以第一光刻胶层为掩膜在第二槽区之外的第一掩膜层110中注入掺杂离子；以第一光刻胶层为掩膜在第二槽区之外的第一掩膜层110中注入掺杂离子后，去除第一平坦层、第一底部抗反射层和第一光刻胶层。
在第二槽区之外的第一掩膜层110中注入掺杂离子的过程中，由于第一掩膜层110的阻挡，且第一掩膜层110中还未形成第一槽和第二槽，因此很好的避免将掺杂离子注入第一掩膜层110底部的材料层中。
在第二槽区之外的第一掩膜层110中注入掺杂离子的工艺步骤中，第一掩膜层110的表面是平坦的，因此第一平坦层、第一底部抗反射层和第一光刻胶层均在较为平坦的第一掩膜层表面上形成，这样利于形成第一光刻胶层时的曝光过程。
结合参考图6和图7，图6为在图4基础上的示意图，图7为在图5基础上的示意图，图7为沿图6中切割线M-N的剖面图，在第二槽区之外的第一掩膜层110中注入掺杂离子之后，在第一掩膜层110上形成第二掩膜层130。
第二掩膜层130覆盖离子掺杂区110a和未掺杂区110b。
形成第二掩膜层130的工艺为沉积工艺。
所述第二掩膜层130的材料包括非晶硅、氮化硅或氧化硅。
本实施例中，第二掩膜层130的材料与未掺杂区110b的材料相同。
在其他实施例中，第二掩膜层130的材料和未掺杂区110b的材料不同。
本实施例中，第一掩膜层110的厚度与第二掩膜层130的厚度总和为30纳米～80纳米。
本实施例中，第一掩膜层110的厚度与第二掩膜层130的厚度的比值为1:4～4:1，具体的，第一掩膜层110的厚度为100埃～400埃，第二掩膜层130的厚度为100埃～400埃。若第一掩膜层110的厚度与第二掩膜层130的厚度的比值过大，则导致第一掩膜层110的厚度较大，那么对于改善在第一掩膜层110中注入掺杂离子过程中掺杂离子散射的程度较小；若第一掩膜层110的厚度与第二掩膜层130的厚度的比值过小，则导致第一掩膜层110的厚度过小，第一掩膜层110的厚度较难满足向底层硬掩膜层120传递图形时的需求。
结合参考图8和图9，图8为在图6基础上的示意图，图9为在图7基础上的示意图，图9为沿图8中切割线M-N的剖面图，在第一区A1形成贯穿第一掩膜层110和第二掩膜层130的第一槽140。
第一槽140的延伸方向平行于第二方向Y，第二方向Y与第一方向X垂直。第一槽140在第一方向X上与第二槽区邻接。
第一槽140在第一方向X上的宽度为10纳米～60纳米。
在第一方向X上，相邻第一槽140之间的间距为10纳米～60纳米。
形成第一槽140的工艺为干刻工艺，具体的，采用各向异性干刻工艺形成第一槽140。
本实施例中，第二掩膜层130的材料和未掺杂区110b的材料相同，采用一道刻蚀工艺刻蚀第一掩膜层110和第二掩膜层130以形成第一槽140，简化了工艺。
在其他实施例中，第二掩膜层的材料与未掺杂区的材料不同，当对第二掩膜层与未掺杂区的刻蚀选择比较大时，需要在一道刻蚀工艺中形成第一槽的顶部区域，在另一道刻蚀工艺中形成第一槽的底部区域。
本实施例中，在形成第一槽140的干法刻蚀工艺中，对注入有掺杂离子的第一掩膜层110的刻蚀速率和没有注入有掺杂离子的第一掩膜层110的刻蚀速率相近，掺杂离子对第一掩膜层110的刻蚀性能的改变程度在干法刻蚀工艺中较小，这样能够降低形成第一槽140的刻蚀工艺的难度。本实施例中，在形成第一槽140的过程中，对具有掺杂离子的第一掩膜层110的刻蚀速率与对未注入有掺杂离子的第一掩膜层110的刻蚀速率之比为1:1.5～1.5:1。
需要说明的是，由于在形成第一槽140的过程中，对具有掺杂离子的第一掩膜层110的刻蚀速率与对未注入有掺杂离子的第一掩膜层110的刻蚀速率之比为1:1.5～1.5:1，对具有掺杂离子的第一掩膜层110的刻蚀速率与对未注入有掺杂离子的第一掩膜层110的刻蚀速率之间的差异较小，因此对于在第一方向上仅一侧具有第二槽区的第一槽，第一槽在第一方向上两侧侧壁的形貌的差异较小。
结合参考图10和图11，图10为在图8基础上的示意图，图11为在图9基础上的示意图，图11为沿图10中切割线M-N的剖面图，在第一槽140的侧壁形成掩膜侧墙150。
所述掩膜侧墙150的材料包括SiO2、SiN、TiO2、TiN、AlN或Al2O3。所述掩膜侧墙150的材料与第一掩膜层110的材料不同。所述掩膜侧墙150的材料与离子掺杂区110a的材料不同且与未掺杂区110b的材料不同。
所述掩膜侧墙150用于隔开第一槽和后续的第二槽。
形成所述掩膜侧墙150的方法包括：在所述第一槽140的侧壁和底部、以及第二掩膜层130的顶部表面形成侧墙膜(未图示)；回刻蚀所述侧墙膜直至去除第一槽140底部的侧墙膜和第二掩膜层130顶部表面的侧墙膜，形成所述掩膜侧墙150。形成侧墙膜的工艺为沉积工艺，如原子层沉积工艺，原子层沉积工艺形成的侧墙膜，使得掩膜侧墙150的厚度均匀性和质量均较好。
本实施例中，掩膜侧墙150位于第一槽140沿第一方向X的两侧侧壁，掩膜侧墙150还位于第一槽140沿第二方向Y的两侧侧壁。第一槽140侧壁的掩膜侧墙150的高度与第二掩膜层130的顶部表面齐平，也就是说掩膜侧墙150不仅覆盖第一掩膜层110的侧壁还覆盖第二掩膜层130的侧壁，这样掩膜侧墙150的高度较高，那么掩膜侧墙150能够满足后续向底层硬掩膜层120传递图形时的厚度需求。
本实施例中，在垂直于待刻蚀层表面的方向上，所述掩膜侧墙150的高度为30纳米～80纳米。
所述掩膜侧墙150的高度指的是掩膜侧墙150在垂直于待刻蚀层表面方向上的尺寸。
所述掩膜侧墙150的厚度为5纳米～20纳米。所述掩膜侧墙150的厚度指的是掩膜侧墙150在垂直于第一槽140侧壁方向上的尺寸。
结合参考图12和图13，图12为在图10基础上的示意图，图13为在图11基础上的示意图，图13为沿图12中切割线M-N的剖面图，形成所述掩膜侧墙150后，去除第二掩膜层130；去除第二掩膜层130后，以所述掩膜侧墙150和具有掺杂离子的第一掩膜层110为掩膜刻蚀去除第二槽区的第一掩膜层110，在第二区A2的第一掩膜层110中形成第二槽160，第二槽160的侧壁暴露出掩膜侧墙150。
第二槽160在第一方向X上的侧壁暴露出掩膜侧墙150。
第二槽160的延伸方向平行于第二方向Y。
第二槽160在第一方向X上的宽度为10纳米～60纳米。
本实施例中，刻蚀去除第二掩膜层130的工艺为湿法刻蚀工艺，刻蚀去除第二槽区的第一掩膜层110的工艺为湿法刻蚀工艺。
本实施例中，在第二槽区之外的第一掩膜层110中注入掺杂离子，掺杂离子对第一掩膜层110的刻蚀性能改变的程度在湿法刻蚀工艺中较为明显，因此采用湿法刻蚀工艺能够将第二槽区的第一掩膜层110去除。
本实施例中，所述第二槽区的第一掩膜层110的材料和第二掩膜层130的材料相同，在同一道刻蚀工艺中去除第二掩膜层130和第二槽区的第一掩膜层110，简化了工艺。
在刻蚀去除第二槽区的第一掩膜层110的过程中，对未注入有掺杂离子的第一掩膜层110的刻蚀速率大于对注入有掺杂离子的第一掩膜层110的刻蚀速率。
在一个具体的实施例中，在刻蚀去除第二槽区的第一掩膜层110的过程中，对未掺杂区110b的刻蚀速率为第一刻蚀速率，对离子掺杂区110a的刻蚀速率为第二刻蚀速率，第一刻蚀速度与第二刻蚀速率的比值大于等于100，如150。
由于掩膜侧墙150与未掺杂区110b的材料不同，这样避免去除第二槽区的第一掩膜层110的工艺刻穿掩膜侧墙150，避免第一槽140和第二槽160贯通。第二槽160和第一槽140之间被掩膜侧墙150隔开。
本实施例中，还包括：刻蚀第一槽140底部的待刻蚀层100，在待刻蚀层100中形成第一目标槽；刻蚀第二槽160底部的待刻蚀层100，在待刻蚀层100中形成第二目标槽；在第一目标槽中形成第一导电层；在第二目标槽中形成第二导电层。本实施例中，在形成第一目标槽的过程中形成第二目标槽，简化了工艺。
本实施例中，还包括：在刻蚀第一槽140底部的待刻蚀层100以及第二槽160底部的待刻蚀层100之前，刻蚀第一槽140底部的第二粘附层、底层硬掩膜层120和第一粘附层，在第一槽140底部的底层硬掩膜层120中形成第一硬掩膜槽，刻蚀第二槽160底部的第二粘附层、底层硬掩膜层120和第一粘附层，在第二槽160底部的底层硬掩膜层120中形成第二硬掩膜槽。
在一个实施例中，在刻蚀第一槽底部的第二粘附层、底层硬掩膜层和第一粘附层，刻蚀第二槽底部的第二粘附层、底层硬掩膜层和第一粘附层之后，且在形成第一导电层和第二导电层之前，去除第一掩膜层和第二粘附层；去除第一掩膜层和第二粘附层后，刻蚀第一硬掩膜槽底部的待刻蚀层，在待刻蚀层中形成第一目标槽，刻蚀第二硬掩膜槽底部的待刻蚀层，在待刻蚀层中形成第二目标槽；形成第一目标槽和第二目标槽之后，在第一目标槽和第二目标槽中、以及底层硬掩膜层上形成导电膜；平坦化导电膜直至暴露出底层硬掩膜层的顶部表面，在第一目标槽中形成第一导电层，在第二目标槽中形成第二导电层；之后，去除底层硬掩膜层和第一粘附层。
第一导电层和第二导电层的材料为金属，如铜或铝。
相应的，本发明还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体器件的形成方法，其特征在于，包括：
提供待刻蚀层，所述待刻蚀层包括若干分立的第一区和若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接，所述第二区包括第二槽区；
在所述待刻蚀层的第一区和第二区上形成第一掩膜层；
在第二槽区之外的第一掩膜层中注入掺杂离子；
在第二槽区之外的第一掩膜层中注入掺杂离子之后，在第一掩膜层上形成第二掩膜层；
在第一区形成贯穿第一掩膜层和第二掩膜层的第一槽；
在第一槽的侧壁形成掩膜侧墙；
形成所述掩膜侧墙后，去除第二掩膜层；
去除第二掩膜层后，以所述掩膜侧墙和具有掺杂离子的第一掩膜层为掩膜刻蚀去除第二槽区的第一掩膜层，在第二区的第一掩膜层中形成第二槽，第二槽的侧壁暴露出掩膜侧墙。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述掺杂离子包括硼离子或砷离子。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，在第二槽区之外的第一掩膜层中注入掺杂离子之前，所述第一掩膜层的材料包括非晶硅、氮化硅或氧化硅；所述第二掩膜层的材料包括非晶硅、氮化硅或氧化硅。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掩膜层的厚度与所述第二掩膜层的厚度之比为1:4～4:1。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成第一槽的工艺包括各向异性干刻工艺，在形成第一槽的过程中，对具有掺杂离子的第一掩膜层的刻蚀速率与对未注入有掺杂离子的第一掩膜层的刻蚀速率之比为1:1.5～1.5:1。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述掩膜侧墙的方法包括：在所述第一槽的侧壁和底部、以及第二掩膜层的顶部表面形成侧墙膜；回刻蚀所述侧墙膜直至去除第一槽底部的侧墙膜和第二掩膜层顶部表面的侧墙膜，形成所述掩膜侧墙。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述掩膜侧墙的厚度为5纳米～20纳米。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，在垂直于待刻蚀层表面的方向上，所述掩膜侧墙的高度为30纳米～80纳米。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述掩膜侧墙的材料包括SiO2、SiN、TiO2、TiN、AlN或Al2O3。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀去除第二槽区的第一掩膜层的工艺为湿法刻蚀工艺。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二槽区的第一掩膜层的材料和第二掩膜层的材料相同；在同一道刻蚀工艺中去除第二掩膜层和第二槽区的第一掩膜层。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：刻蚀第一槽底部的待刻蚀层，在待刻蚀层中形成第一目标槽；刻蚀第二槽底部的待刻蚀层，在待刻蚀层中形成第二目标槽；在第一目标槽中形成第一导电层；在第二目标槽中形成第二导电层。
13.一种根据权利要求1至12任意一项方法形成的半导体器件。
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