CN111952170B - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN111952170B
CN111952170B CN201910403443.8A CN201910403443A CN111952170B CN 111952170 B CN111952170 B CN 111952170B CN 201910403443 A CN201910403443 A CN 201910403443A CN 111952170 B CN111952170 B CN 111952170B
Authority
CN
China
Prior art keywords
layer
forming
groove
isolation
etched
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910403443.8A
Other languages
English (en)
Other versions
CN111952170A (zh
Inventor
金吉松
洪中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910403443.8A priority Critical patent/CN111952170B/zh
Publication of CN111952170A publication Critical patent/CN111952170A/zh
Application granted granted Critical
Publication of CN111952170B publication Critical patent/CN111952170B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Element Separation (AREA)

Abstract

一种半导体器件及其形成方法，形成方法包括：提供待刻蚀层，待刻蚀层包括若干个相互分立的第一区和第二区，第一区和第二区相间排布，第一区与第二区邻接，待刻蚀层表面具有第一掩膜层；在第一区第一掩膜层内形成第一槽，第一槽在待刻蚀层表面具有第一投影；在部分第一槽内和第一掩膜层表面形成图形层，图形层内具有图形开口，图形开口在待刻蚀层表面具有第二投影，第二投影与第一投影部分重叠；以图形层和第一掩膜层为掩膜，在待刻蚀层内形成隔离开口；在隔离开口内形成隔离层；形成隔离开口后，以图形层为掩膜，刻蚀第二区第一掩膜层，形成第二槽。所形成的半导体器件的性能较好。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
在半导体器件制造的工艺中，通常利用光刻工艺将掩膜版上的图形转移到衬底上。光刻过程包括：提供衬底；在衬底上形成光刻胶；对所述光刻胶进行曝光和显影，形成图案化的光刻胶，使得掩膜版上的图案转移到光刻胶中；以图案化的光刻胶为掩膜对衬底进行刻蚀，使得光刻胶上的图案转印到衬底中；去除光刻胶。
随着半导体器件尺寸的不断缩小，光刻关键尺寸逐渐接近甚至超出了光刻的物理极限，由此给光刻技术提出了更加严峻的挑战。双重构图技术的基本思想是通过两次构图形成最终的目标图案，以克服单次构图不能达到的光刻极限。
然而，现有技术制备的半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供待刻蚀层，所述待刻蚀层包括若干个相互分立的第一区和若干个相互分立的第二区，若干个相互分立的第一区和若干个相互分立的第二区均沿第一方向平行排布，第一区和第二区相间排布，且第一区与第二区邻接，所述待刻蚀层表面具有第一掩膜层，所述第一掩膜层材料的收缩能力小于待刻蚀层材料的收缩能力；在各个所述第一区的第一掩膜层内形成第一槽，所述第一槽在待刻蚀层表面具有第一投影；在部分所述第一槽内、第一区第一掩膜层表面和部分第二区第一掩膜层表面形成图形层，所述图形层内具有图形开口，所述图形开口在待刻蚀层表面具有第二投影，所述第二投影与第一投影部分重叠；以所述图形层和第一掩膜层为掩膜，在所述待刻蚀层内形成隔离开口；在所述隔离开口内形成隔离层；形成所述隔离开口之后，以所述图形层为掩膜，刻蚀所述第二区的第一掩膜层，在所述第二区的第一掩膜层内形成第二槽。
可选的，所述待刻蚀层的材料包括低禁带宽度材料；所述第一掩膜层的材料包括非晶硅、氧化硅或者氮化硅。
可选的，所述隔离层的材料包括高禁带宽度材料。
可选的，所述隔离层的材料包括：三氧化二铝、氮化硅、氮化铝或者氮化钛。
可选的，所述隔离层的材料包括低禁带宽度材料。
可选的，所述隔离开口沿第一方向的尺寸为：5纳米～20纳米；所述隔离开口沿垂直于第一方向的尺寸为长：50纳米～2微米。
可选的，还包括：去除所述图形层，暴露出第一槽；所述隔离开口的侧壁与底部垂直。
可选的，所述第一槽的侧壁与底部垂直；所述第二槽的侧壁与底部垂直；去除所述图形层之后，还包括：在所述第一槽和第二槽沿第一方向的侧壁形成侧墙；以所述侧墙、隔离层和第一掩膜层为掩膜，在所述第一槽底部的待刻蚀层内形成第一目标槽；以所述侧墙、隔离层和第一掩膜层为掩膜，在所述第二槽底部的待刻蚀层内形成第二目标槽；在所述第一目标槽内形成第一导电层，所述第一导电层充满第一目标槽；在所述第二目标槽内形成第二导电层，所述第二导电层充满第二目标槽。
可选的，所述第一槽顶部尺寸大于底部尺寸；所述第一槽顶部尺寸大于底部尺寸；去除所述图形层之后，还包括：以所述第一掩膜层和隔离层为掩膜，在所述第一槽底部的待刻蚀层内形成第一目标槽；以所述第一掩膜层和隔离层为掩膜，在所述第二槽底部的待刻蚀层内形成第二目标槽；在所述第一目标槽和第二目标槽内形成导电膜；平坦化所述导电膜和部分待刻蚀层，在所述第一目标槽内形成第一导电层，所述第一导电层充满第一目标槽，在所述第二目标槽内形成第二导电层，所述第二导电层充满第二目标槽。
可选的，所述第一导电层的材料包括金属；所述第二导电层的材料包括金属。
可选的，还包括：去除所述隔离层，暴露出隔离开口。
可选的，去除所述隔离层之后，还包括：在所述隔离开口内形成绝缘层。
可选的，所述绝缘层材料包括低禁带宽度的材料。
可选的，所述隔离开口的深度小于第一目标槽的深度；所述隔离开口的深度小于第二目标槽的深度。
可选的，所述隔离层在形成第二槽之前形成；或者，所述隔离层在形成第二槽之后形成。
相应的，本发明还提供一种采用上述方法形成的半导体器件。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，形成所述第一槽之后，在部分第一槽内、第一区第一掩膜层和部分第二区第一掩膜层表面形成图形层，所述图形层具有图形开口，所述图形开口在待刻蚀层表面的投影与第一槽在待刻蚀层表面的投影部分重叠，且重叠区域用于定义后续隔离开口的位置和尺寸，所述隔离开口用于后续容纳隔离层。所述第一槽和隔离层用于定义后续位于待刻蚀层内第一目标槽的位置，所述第二槽和隔离层用于定义后续位于待刻蚀层内第二目标槽的位置。所述第一目标槽用于容纳第一导电层，所述第二目标槽用于容纳第二导电层，所述隔离层用于隔离第一导电层和第二导电层。由于隔离层仅位于第一导电层和第二导电层之间，使得隔离层占据的面积较小，因此，有利于提高半导体器件的集成度。
附图说明
图1至图4是一种半导体器件形成方法一实施例各步骤的结构示意图；
图5至图22是本发明半导体器件的形成方法一实施例各步骤的结构示意图；
图23是本发明半导体器件另一实施例的结构示意图；
图24是本发明半导体器件又一实施例的结构示意图；
图25是本发明半导体器件又一实施例的结构示意图。
具体实施方式
正如背景技术所述，半导体器件的性能较差，以下进行详细说明：
图1至图4是一种半导体器件形成过程的结构示意图。
请参考图1，提供待刻蚀层100，所述待刻蚀层100包括若干分立的第一区A01和若干分立的第二区A02，第一区A01和第二区A02沿第一方向X相间排布，相邻的第一区A01和第二区A02邻接。
请参考图2，在所述待刻蚀层100的第一区A01和第二区A02上形成第一掩膜层120；在第一区A01的第一掩膜层120中形成分立的第一槽121。
请参考图3，在所述第一槽121的侧壁形成侧墙130。
请参考图4，形成所述侧墙130之后，在第二区A02的第一掩膜层120中形成分立的第二槽140，第二槽140的侧壁暴露出侧墙130。
形成所述第二槽140之后，还包括：以所述掩膜层120和侧墙130为掩膜，刻蚀第一槽121和第二槽140底部的待刻蚀层100，在所述第一槽121底部形成第一目标槽，在所述第二槽140底部形成第二目标槽；在所述第一目标槽内形成第一导电层，所述第一导电层充满第一目标槽；在所述第二目标槽内形成第二导电层，所述第二导电层充满第二目标槽。
上述方法中，由于所述第一槽121与第二槽140之间通过侧墙130隔离，则以所述掩膜层120和侧墙130为掩膜，刻蚀第一槽121和第二槽140底部的待刻蚀层100，所形成的第一目标槽与第二目标槽被侧墙130底部的待刻蚀层100隔离。所述第一目标槽用于后续容纳第一导电层，所述第二目标槽用于后续容纳第二导电层，因此，第一导电层与第二导电层之间被侧墙130底部的待刻蚀层100隔离。由于所述侧墙130位于第一槽121内侧壁的四周，使得第一导电层的四周均被待刻蚀层100隔离。所述第一导电层的四周均被待刻蚀层100隔离，使得待刻蚀层100占据的面积较大，不利于提高半导体器件的集成度。
为解决上述技术问题，本发明技术方案提供一种半导体器件的形成方法，包括：所述待刻蚀层包括若干个相互分立的第一区和若干个相互分立的第二区，第一区和第二区相间排布，且第一区与第二区邻接，所述待刻蚀层表面具有第一掩膜层；在各个所述第一区的第一掩膜层内形成第一槽，所述第一槽在待刻蚀层表面具有第一投影；在部分所述第一槽内、第一区第一掩膜层表面和部分第二区第一掩膜层表面形成图形层，所述图形层内具有图形开口，所述图形开口在待刻蚀层表面具有第二投影，所述第二投影与第一投影部分重叠；以所述图形层和第一掩膜层为掩膜，在所述待刻蚀层内形成隔离开口；在所述隔离开口内形成隔离层；形成所述隔离开口之后，以所述图形层为掩膜，刻蚀所述第二区的第一掩膜层，在所述第二区的第一掩膜层内形成第二槽。所述方法有利于提高半导体器件的集成度。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图22是本发明半导体器件的形成方法一实施例各步骤的结构示意图
请参考图5，提供待刻蚀层200，所述待刻蚀层200包括若干相互分立的第一区A1和若干相互分立的第二区A2，若干相互分立的第一区A和若干相互分立的第二区A2均沿第一方向X排布，所述第一区A1和第二区A2沿第一方向X相间排布，且相邻的第一区A1与第二区A2邻接。
第一区A1和第二区A2沿第一方向X相间排布指的是：相邻的第一区A1之间仅具有一个第二区，相邻的第二区之间仅具有一个第一区。
本实施例中，以五个第一区A1、六个第二区A2作为示例。在其他实施例中，第一区和第二区的数量可以选择其他的数值，所述第一区和第二区的数量相等；或者，所述第一区和第二区的数量不等。
在本实施例中，所述待刻蚀层200的材料为低禁带宽度材料(低禁带宽度材料的禁带宽度小于等于3.9)。
在其他实施例中，所述待刻蚀层的材料包括氧化硅。
在本实施例中，选择低禁带宽度材料作为待刻蚀层200的材料，有利于降低器件的电容。
请参考图6和图7，图6为在图5基础上的示意图，图7为沿图6中切割线M-N的剖面图，在所述待刻蚀层200的第一区A1和第二区A2上形成第一掩膜层230，所述第一掩膜层230材料的收缩能力小于待刻蚀层200材料的收缩能力。
本实施例中，形成第一掩膜层230之前，还包括：在所述待刻蚀层200上形成底层硬掩膜层210；在底层硬掩膜层210上形成第二掩膜层220。
本实施例中，底层硬掩膜层210与待刻蚀层200接触，第二掩膜层220与底层硬掩膜层210接触，第一掩膜层230与第二掩膜层220接触。
所述底层硬掩膜层210的材料包括氮化钛。
所述第二掩膜层220的材料包括SiO2、SiN或非晶硅。
所述第一掩膜层230的材料包括SiO2、SiN或非晶硅。
本实施例中，第二掩膜层220的材料为SiO2，第一掩膜层230的材料为非晶硅。
所述底层硬掩膜层210的作用包括：底层硬掩膜层210作为刻蚀停止层；所述底层硬掩膜层210作为后续平坦化导电膜的停止层；所述底层掩膜层210的材料为硬掩膜材料，因此后续刻蚀形成第一目标槽和第二目标槽时，底层掩膜层210的刻蚀损耗较小，底层掩膜层210中图形传递到待刻蚀层中的过程中，图形传递的稳定性较高。
形成所述第一掩膜层230之后，还包括：在所述第一区A1的第一掩膜层230内形成第一槽；在所述第二区A2的第一掩膜层230内形成第二槽。
在本实施例中，形成第一槽之后，形成第二槽。所述第一槽与第二槽的形成方法具体请参考图8至图15。
在其他实施例中，形成第一槽之前，形成第二槽。
请参考图8和图9，图8为在图6基础上的示意图，图9为在图7基础上的示意图，且图9为沿图8中切割线M-N的剖面图，在第一区A1的第一掩膜层230中形成若干个相分立的第一槽231，所述第一槽231在待刻蚀层200表面具有第一投影。
在本实施例中，以形成第一槽231的个数为五个进行说明。在其他实施例中，所述第一槽的个数还可以为其他值。
若干个第一槽231沿第一方向X平行排布，且各个第一槽231沿第二方向Y延伸，第二方向Y与第一方向X垂直。
所述第一槽231在第一方向X上的宽度为10纳米～60纳米。
沿第一方向X，相邻第一槽231之间的间距为10纳米～60纳米。
所述第一槽23和后续图形开口用于定义隔离开口的位置和尺寸。
请参考图10和图11，图10为在图8基础上的示意图，图11为在图9基础上的示意图，且图11为沿图10中切割线M-N的剖面图，在部分第一槽231(见图8)内、第一区A1的第一掩膜层230和部分第二区A2的第一掩膜层230表面形成图形层240，所述图形层240具有图形开口250，所述图形开口250在待刻蚀层200表面具有第二投影，所述第二投影与第一投影部分重叠。
所述第二投影与第一投影部分重叠沿第一方向X的尺寸为：5纳米～20纳米，所述第二投影与第一投影部分重叠用于定义后续隔离开口的位置和尺寸，因此，所述第二投影与第一投影部分重叠沿第一方向X的尺寸决定后续隔离开口沿第一方向X上的尺寸。
所述第二投影与第一投影部分重叠沿第一方向X上的尺寸为：5纳米～20纳米，选择所述第二投影与第一投影部分重叠沿第一方向X上尺寸的意义在于：若第二投影与第一投影部分重叠沿第一方向X上的尺寸小于5纳米，使得后续第一导电层与第二导电层之间的隔离层仍易被击穿，使第一导电层与第二导电层仍易发生桥接；若第二投影与第一投影部分重叠沿第一方向X上的尺寸大于20纳米，使得第一导电层的导电性能较差，不利于提高半导体器件的性能。
请参考图12和图13，图12为在图10基础上的示意图，图13为在图11基础上的示意图，且图13为沿图12中切割线M-N的剖面图，以所述图形层240和第一掩膜层230为掩膜，刻蚀所述图形开口250底部的第二掩膜层220、底层硬掩膜层210和部分待刻蚀层200，在待刻蚀层200内形成隔离开口251。
所述隔离开口251的形成工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述隔离开口251的侧壁与底部垂直。
所述隔离开口251沿第一方向X的尺寸是由第二投影与第一投影部分重叠所决定的，因此，所述隔离开口251沿第一方向X的尺寸为5纳米～20纳米，选择所述隔离开口251沿第一方向X上尺寸的意义在于：若所述隔离开口251沿第一方向X的尺寸小于5纳米，使得后续第一导电层与第二导电层之间的隔离层仍易被击穿，使第一导电层与第二导电层仍易发生桥接；若所述隔离开口251沿第一方向X的尺寸大于20纳米，使得第一导电层的导电性能较差，不利于提高半导体器件的性能。
所述隔离开口251用于后续容纳隔离层，所述隔离层用于隔离后续第一导电层和第二导电层。
请参考图14和图15，图14为在图12基础上的示意图，图15为在图13基础上的示意图，且图15为沿图14中切割线M-N的剖面图，形成所述隔离开口251之后，以所述图形层240为掩膜，刻蚀所述第二区A2的第一掩膜层230，在所述第二区A2的第一掩膜层230内形成若干个相互分立的第二槽260。
所述第二槽260的形成工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
若干个相互分立的第二槽260沿第一方向X平行排布，各个所述第二槽260沿第二方向Y延伸，第二方向Y与第一方向X垂直。
所述第二槽260在第一方向X上的宽度为10纳米～60纳米。
在第一方向X上，相邻第二槽60之间的间距为10纳米～60纳米。
形成第二槽260之后，还包括：去除所述图形层240(见图13)。
去除所述图形层240的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
去除所述图形层240，有利于暴露出第一槽231。
请参考图16和图17，图16为在图14基础上的示意图，图17为在图15基础上的示意图，且图17为沿图16中切割线M-N的剖面图，在所述隔离开口251(见图15)内形成隔离层252，所述隔离层252充满隔离开口251，所述隔离层252材料的禁带宽度大于待刻蚀层200材料的禁带宽度。
在本实施例中，形成第二槽260之后，形成所述隔离层252。
在其他实施例中，形成第二槽之前，形成所述隔离层。
所述隔离层252的形成方法包括：在所述第一掩膜层230的表面、第一槽231的侧壁和底部表面、第二槽260的侧壁和底部表面、以及隔离开口251内形成隔离膜，所述隔离膜充满隔离开口251；去除所述第一掩膜层230的表面、第一槽231的侧壁和底部表面、以及第二槽260的侧壁和底部表面的隔离膜，在所述隔离开口251内形成隔离层252。
在本实施例中，所述隔离膜的材料为高禁带宽度材料，所述隔离膜的材料为三氧化二铝。
在其他实施例中，所述隔离膜的材料包括：氮化硅、氮化铝或者氮化钛。
所述隔离开口251沿第一方向X的尺寸决定隔离层252沿第一方向X的尺寸，因此，所述隔离层252沿第一方向X的尺寸为：5纳米～20纳米。
选择所述隔离层252沿第一方向X尺寸的意义在于：若所述隔离层252沿第一方向X的尺寸小于5纳米，使得后续第一导电层与第二导电层之间的隔离层252易被击穿，则第一导电层与第二导电层发生桥接，不利于提高半导体器件的性能；若所述隔离层252沿第一方向X的尺寸大于20纳米，使得第一导电层的导电性能较差。
请参考图18，图18为在图16基础上的示意图，在所述第一槽231和第二槽260沿第一方向X侧壁形成侧墙290。
所述侧墙290的形成方法包括：在所述第一槽231和第二槽260内侧壁形成侧墙膜；去除所述第一槽231和第二槽260底部、以及第一槽231和第二槽260沿第二方向Y上的侧墙膜，形成所述侧墙290。
所述侧墙膜的材料包括氮化硅。所述侧墙膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
去除所述第一槽231和第二槽260底部、以及第一槽231和第二槽260沿第二方向Y上的侧墙膜的工艺包括干法刻蚀工艺。
所述第一掩膜层230、侧墙290、隔离层252和第一槽231用于定义后续第一目标槽的位置和尺寸；所述第一掩膜层230、侧墙290、隔离层252和第二槽260用于定义后续第二目标槽的位置和尺寸。
在所述第一槽231和第二槽260沿第一方向X的侧壁形成侧墙290，使得后续位于第一目标槽内的第一导电层与位于第二目标槽内的第二导电层之间不易接触，有利于防止第一导电层与第二导电层之间发生电连接。
请参考图19和图20，图19为在图18基础上的示意图，图20与图17的剖面方向一致，且图20为沿图19中切割线M-N的剖面图，以所述第一掩膜层230、侧墙290和隔离层252为掩膜，刻蚀所述第一槽231底部的待刻蚀层200，在所述第一槽231底部的待刻蚀层200内形成第一目标槽270；以所述第一掩膜层230、侧墙290和隔离层252为掩膜，刻蚀所述第二槽260底部的待刻蚀层200，在所述第二槽260底部的待刻蚀层200内形成第二目标槽271。
在本实施例中，所述第一目标槽270的深度与隔离开口251的深度相等，且所述第二目标槽271的深度与隔离开口251的深度相等。
以所述第一掩膜层230、侧墙290和隔离层252为掩膜，刻蚀所述第一槽231底部的待刻蚀层200的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
以所述第一掩膜层230、侧墙290和隔离层252为掩膜，刻蚀所述第二槽260底部的待刻蚀层200的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合
在形成第一目标槽270的过程中，由于第一槽231沿第一方向X的侧壁具有侧墙290，使得以所述第一掩膜层230、侧墙290和隔离层252为掩膜，所形成的第一目标槽270与隔离层252发生错位，同样的，由于第二槽260沿第一方向X的侧壁具有侧墙290，使得以所述第一掩膜层230、侧墙290和隔离层252为掩膜，所形成的第二目标槽271与隔离层252发生错位，因此，有利于后续位于第一目标槽270内的第一导电层与位于第二目标槽271内的第二导电层发生电连接。由于所述隔离层252仅位于第一导电层与第二导电层之间，使得隔离层252占据的面积较小，因此，有利于提高半导体器件的集成度。
所述第一目标槽270用于后续容纳第一导电层，所述第二目标槽271用于后续容纳第二导电层。
在本实施例中，所述第一目标槽270的侧壁与底部垂直；所述第二目标槽271的侧壁与底部垂直。
在其他实施例中，所述第一目标槽顶部尺寸大于底部尺寸；所述第二目标槽顶部尺寸大于底部尺寸。
请参考图21和图22，图21为在图19基础上的示意图，图22为在图20基础上的示意图，且图22为沿图21中切割线M-N的剖面图，在所述第一目标槽270(见图20)内形成第一导电层280，所述第一导电层280充满第一目标槽270；在所述第二目标槽271(见图20)内形成第二导电层281，所述第二导电层281充满第二目标槽271。
在本实施例中，所述第一导电层280和第二导电层281同时形成，所述第一导电层280和第二导电层281的形成方法包括：在所述第一目标槽270和第二目标槽271内和底层硬掩膜层210表面形成导电膜；平坦化所述导电膜，直至暴露出待刻蚀层200的顶部表面，在所述第一目标槽270(见图19)内形成第一导电层280，所述第一导电层280充满第一目标槽270；在所述第二目标槽271(见图19)内形成第二导电层281，所述第二导电层281充满第二目标槽271。
所述导电膜的材料包括金属，所述导电膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
平坦化所述导电膜的工艺包括化学机械研磨工艺。在平坦化所述导电膜的过程中，所述底层硬掩膜层210被去除。
由于第一目标槽270与隔离层252发生错位，第二目标槽271与隔离层252发生错位，使得第一导电层280和第二导电层281均与隔离层252发生错位，则第一导电层280和第二导电层281之间不易发生电连接。并且，所述隔离层252仅位于第一导电层280和第二导电层281之间，使得所述隔离层252占据的面积较小，有利于提高半导体器件的集成度。
在其他实施例中，所述第一目标槽顶部尺寸大于底部尺寸；所述第二目标槽顶部尺寸大于底部尺寸；第一导电层和第二导电层的形成方法包括：在所述第一目标槽和第二目标槽内表面形成导电膜；平坦化所述导电膜和部分待刻蚀层，在在所述第一目标槽内形成第一导电层，所述第一导电层充满第一目标槽；在所述第二目标槽内形成第二导电层，所述第二导电层充满第二目标槽。
图23是本发明半导体器件另一实施例的结构示意图。
需要说明的是，图23是在图22基础上的后续结构示意图。
在本实施例中，形成所述第一导电层280和第二导电层281之后，还包括：去除所述隔离层252，暴露出隔离开口251。
在本实施例中，由于隔离层252材料的禁带宽度较高，去除所述隔离层252，有利于降低半导体器件的电容。
图24是本发明半导体器件又一实施例的结构示意图。
需要说明的是，图24是在图22基础上的后续结构示意图。
去除所述隔离层252暴露出隔离开口251。
在本实施例中，还包括：在所述隔离开口251内形成绝缘层300。
所述绝缘层300的材料包括低禁带宽度材料，低禁带宽度材料的禁带宽度小于3.9。
由于第一导电层280与第二导电层281之间的距离较大，使得第一导电层280与第二导电层281之间的绝缘层300不易发生击穿，使得第一导电层280与第二导电层281不易发生桥接，有利于提高半导体器件的性能。
图25是本发明半导体器件又一实施例的结构示意图。
在本实施例中，所述第一目标槽270的深度大于隔离开口251的深度，所述第二目标槽271的深度大于隔离开口251的深度。
在其他实施例中，所述第二目标槽的深度小于隔离开口的深度，所述第一目标槽的深度小于隔离开口的深度。
在本实施例中，所述隔离开口251用于容纳隔离层252，所述隔离层252的材料为高禁带宽度材料，所述第一目标槽270用于容纳第一导电层280，所述第二目标槽271用于容纳第二导电层281。由于所述隔离层252材料的禁带宽度较高，则隔离开口251的深度小于所述第一目标槽270和第二目标槽271的深度，有利于降低半导体器件的电容。
相应的，本发明还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体器件的形成方法，其特征在于，包括：
提供待刻蚀层，所述待刻蚀层包括若干个相互分立的第一区和若干个相互分立的第二区，若干个相互分立的第一区和若干个相互分立的第二区均沿第一方向平行排布，第一区和第二区相间排布，且第一区与第二区邻接；
在所述待刻蚀层表面形成第一掩膜层；
在各个所述第一区的第一掩膜层内形成第一槽，所述第一槽在待刻蚀层表面具有第一投影；
在部分所述第一槽内、第一区第一掩膜层表面和部分第二区第一掩膜层表面形成图形层，所述图形层内具有图形开口，所述图形开口在待刻蚀层表面具有第二投影，所述第二投影与第一投影部分重叠；
以所述图形层和第一掩膜层为掩膜，在所述待刻蚀层内形成隔离开口；
在所述隔离开口内形成隔离层；
形成所述隔离开口之后，以所述图形层为掩膜，刻蚀所述第二区的第一掩膜层，在所述第二区的第一掩膜层内形成第二槽。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述待刻蚀层的材料包括低禁带宽度材料；所述第一掩膜层的材料包括非晶硅、氧化硅或者氮化硅。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离层的材料包括高禁带宽度材料。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述隔离层的材料包括：三氧化二铝、氮化硅、氮化铝或者氮化钛。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离层的材料包括低禁带宽度材料。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离开口沿第一方向的尺寸为：5纳米～20纳米；所述隔离开口沿垂直于第一方向的尺寸为长：50纳米～2微米。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：去除所述图形层，暴露出第一槽；所述隔离开口的侧壁与底部垂直。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述第一槽的侧壁与底部垂直；所述第二槽的侧壁与底部垂直；去除所述图形层之后，还包括：在所述第一槽和第二槽沿第一方向的侧壁形成侧墙；以所述侧墙、隔离层和第一掩膜层为掩膜，在所述第一槽底部的待刻蚀层内形成第一目标槽；以所述侧墙、隔离层和第一掩膜层为掩膜，在所述第二槽底部的待刻蚀层内形成第二目标槽；在所述第一目标槽内形成第一导电层，所述第一导电层充满第一目标槽；在所述第二目标槽内形成第二导电层，所述第二导电层充满第二目标槽。
9.如权利要求7所述的半导体器件的形成方法，其特征在于，所述第一槽顶部尺寸大于底部尺寸；所述第一槽顶部尺寸大于底部尺寸；去除所述图形层之后，还包括：以所述第一掩膜层和隔离层为掩膜，在所述第一槽底部的待刻蚀层内形成第一目标槽；以所述第一掩膜层和隔离层为掩膜，在所述第二槽底部的待刻蚀层内形成第二目标槽；在所述第一目标槽和第二目标槽内形成导电膜；平坦化所述导电膜和部分待刻蚀层，在所述第一目标槽内形成第一导电层，所述第一导电层充满第一目标槽，在所述第二目标槽内形成第二导电层，所述第二导电层充满第二目标槽。
10.如权利要求8或9所述的半导体器件的形成方法，其特征在于，所述第一导电层的材料包括金属；所述第二导电层的材料包括金属。
11.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：去除所述隔离层，暴露出隔离开口。
12.如权利要求11所述的半导体器件的形成方法，其特征在于，去除所述隔离层之后，还包括：在所述隔离开口内形成绝缘层。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，所述绝缘层材料包括低禁带宽度材料。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离开口的深度小于第一目标槽的深度；所述隔离开口的深度小于第二目标槽的深度。
15.如权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离层在形成第二槽之前形成；或者，所述隔离层在形成第二槽之后形成。
16.一种采用权利要求1至15中任意一项方法形成的半导体器件。
CN201910403443.8A 2019-05-15 2019-05-15 半导体器件及其形成方法 Active CN111952170B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910403443.8A CN111952170B (zh) 2019-05-15 2019-05-15 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910403443.8A CN111952170B (zh) 2019-05-15 2019-05-15 半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN111952170A CN111952170A (zh) 2020-11-17
CN111952170B true CN111952170B (zh) 2023-05-26

Family

ID=73336609

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910403443.8A Active CN111952170B (zh) 2019-05-15 2019-05-15 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN111952170B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104952782A (zh) * 2014-03-25 2015-09-30 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN106200272A (zh) * 2015-04-30 2016-12-07 中国科学院微电子研究所 一种自对准双重图形成像方法
CN109545684A (zh) * 2017-09-22 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100702302B1 (ko) * 2006-03-24 2007-03-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
EP3113216B1 (en) * 2015-07-01 2021-05-19 IMEC vzw A method for bonding and interconnecting integrated circuit devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104952782A (zh) * 2014-03-25 2015-09-30 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN106200272A (zh) * 2015-04-30 2016-12-07 中国科学院微电子研究所 一种自对准双重图形成像方法
CN109545684A (zh) * 2017-09-22 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN111952170A (zh) 2020-11-17

Similar Documents

Publication Publication Date Title
CN111640656B (zh) 半导体器件及其形成方法
CN108417631B (zh) 鳍状结构旁的绝缘层和移除鳍状结构的方法
CN111834203B (zh) 半导体器件及其形成方法
US11251044B2 (en) Semiconductor devices and fabrication methods thereof
CN111640659B (zh) 半导体器件及其形成方法
CN111668093B (zh) 半导体器件及其形成方法
CN111834213A (zh) 半导体器件及其形成方法
CN111952170B (zh) 半导体器件及其形成方法
CN111640665B (zh) 半导体器件及其形成方法
CN111640655A (zh) 半导体器件及其形成方法
CN111640667B (zh) 半导体器件及其形成方法
CN111640664B (zh) 半导体器件及其形成方法
US11335560B2 (en) Semiconductor devices and fabrication methods thereof
CN111640660B (zh) 半导体器件及其形成方法
KR20160087533A (ko) 반도체 소자의 제조 방법
CN111834212B (zh) 半导体器件及其形成方法
CN111986989B (zh) 半导体结构及其形成方法
CN112053947B (zh) 图形化方法及其形成的半导体器件
CN111952154A (zh) 图形化方法及其形成的半导体器件
CN111668155B (zh) 图形化方法及其形成的半导体器件
CN112259505B (zh) 半导体器件鳍体的形成方法
CN111668091B (zh) 半导体器件及其形成方法
CN111640669B (zh) 半导体器件及其形成方法
CN111668156B (zh) 图形化方法及其形成的半导体器件
CN114597128A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant