CN111668156B - 图形化方法及其形成的半导体器件 - Google Patents

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Abstract

一种图形化方法及其形成的半导体器件，包括：提供待刻蚀层，待刻蚀层包括若干分立的第一区和第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接；在待刻蚀层上形成第一掩膜层；在第一区的第一掩膜层中形成若干沿第二方向分布的第一槽，第二方向与第一方向垂直，且相邻第一槽之间具有第一分割掺杂掩膜层，第一分割掺杂掩膜层内具有掺杂离子；在第一槽侧壁形成第一侧墙；在第二区的第一掩膜层中形成若干沿第二方向分布的第二槽，且相邻第二槽之间具有第二分割掺杂掩膜层，第二分割掺杂掩膜层内具有掺杂离子；在第二槽侧壁形成第二侧墙；之后，刻蚀去除第一区和第二区的第一掩膜层。所述图形化方法的应用范围广，可调节度高。

Description

图形化方法及其形成的半导体器件
技术领域
本发明涉及半导体制造领域，尤其涉及一种图形化方法及其形成的半导体器件。
背景技术
在半导体器件制造的工艺中，通常利用光刻工艺将掩膜版上的图形转移到衬底上。光刻过程包括：提供衬底；在衬底上形成光刻胶；对所述光刻胶进行曝光和显影，形成图案化的光刻胶，使得掩膜版上的图案转移到光刻胶中；以图案化的光刻胶为掩膜对衬底进行刻蚀，使得光刻胶上的图案转印到衬底中；去除光刻胶。
随着半导体器件尺寸的不断缩小，光刻关键尺寸逐渐接近甚至超出了光刻的物理极限，由此给光刻技术提出了更加严峻的挑战。双重构图技术的基本思想是通过两次构图形成最终的目标图案，以克服单次构图不能达到的光刻极限。
然而，现有的图形化工艺的可靠性较差。
发明内容
本发明解决的问题是提供一种图形化方法及其形成的半导体器件，以提高图形化方法的可靠性。
为解决上述问题，本发明提供一种图形化方法，包括：提供待刻蚀层，所述待刻蚀层包括若干分立的第一区和若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接；在所述待刻蚀层的第一区和第二区上形成第一掩膜层；在第一区的第一掩膜层中形成若干沿第二方向分布的第一槽，第二方向与第一方向垂直，且相邻第一槽之间具有第一分割掺杂掩膜层，所述第一分割掺杂掩膜层内具有掺杂离子，且所述第一分割掺杂掩膜层沿第一方向贯穿第一区；在第一槽侧壁形成第一侧墙；在第二区的第一掩膜层中形成若干沿第二方向分布的第二槽，且相邻第二槽之间具有第二分割掺杂掩膜层，所述第二分割掺杂掩膜层内具有掺杂离子，且所述第二分割掺杂掩膜层沿第一方向贯穿第二区；在第二槽侧壁形成第二侧墙；形成第一侧墙、第二侧墙、第一分割掺杂掩膜层和第二分割掺杂掩膜层后，刻蚀去除第一区和第二区内的第一掩膜层。
可选的，所述掺杂离子包括：砷离子、硼离子、磷离子、镓离子、铟离子或铊离子。
可选的，所述第一掩膜层的材料包括：多晶硅、二氧化硅、氮化硅、氧化钛或者氮化钛。
可选的，所述第一侧墙的厚度为10nm～60nm。
可选的，所述第二侧墙的厚度为10nm～60nm。
可选的，所述第一区包括若干沿第二方向相间排布的第一子区和第二子区，第二方向与第一方向垂直，相邻的第一子区和第二子区邻接，所述第二区包括若干沿第二方向相间排布的第三子区和第四子区，相邻的第三子区和第四子区邻接；所述第一槽位于第一子区；所述第一分割掺杂掩膜层位于第二子区；所述第二槽位于第三子区；所述第二分割掺杂掩膜层位于第四子区。
可选的，所述第一槽、第二槽、第一分割掺杂掩膜层和第二分割掺杂掩膜层的形成方法包括：刻蚀去除第一子区的第一掩膜层，形成第一槽；刻蚀去除第三子区的第一掩膜层，形成第二槽；在第二子区的部分第一掩膜层中掺杂离子，形成第一分割掺杂掩膜层；在第四子区的部分第一掩膜层中掺杂离子，形成第二分割掺杂掩膜层。
可选的，形成第一侧墙后，形成第二槽。
可选的，形成第一分割掺杂掩膜层和第二分割掺杂掩膜层后，形成第一槽。
可选的，形成第二侧墙后，形成第一分割掺杂掩膜层和第二分割掺杂掩膜层。
可选的，形成第一分割掺杂掩膜层的过程中，形成第二分割掺杂掩膜层。
可选的，所述第一分割掺杂掩膜层和第二分割掺杂掩膜层的形成方法包括：在所述第一掩膜层上形成第一阻挡层，所述第一阻挡层内具有第一阻挡层开口和第二阻挡开口，所述第一阻挡开口暴露出部分第二子区的第一掩膜层表面，所述第二阻挡开口暴露出部分第四子区的第一掩膜层表面；以第一阻挡层为掩膜，在部分第二子区的第一掩膜层中、以及部分第四子区的第一掩膜层中注入掺杂离子，形成第一分割掺杂掩膜层和第二分割掺杂掩膜层；在部分第二子区的第一掩膜层中、以及部分第四子区的第一掩膜层中注入掺杂离子后，且刻蚀去除第二子区和第四子区内的第一掩膜层之前，去除第一阻挡层。
可选的，形成第一侧墙后，形成第二槽前，形成第一分割掺杂掩膜层；形成第二侧墙后，形成第二分割掺杂掩膜层。
可选的，还包括：在第一子区的待刻蚀层上形成第三分割掺杂掩膜层，所述第三分割掺杂掩膜层内具有掺杂离子。
可选的，形成第一分割掺杂掩膜层的过程中，形成第三分割掺杂掩膜层。
可选的，还包括：在第三子区的待刻蚀层上形成第四分割掺杂掩膜层，所述第四分割掺杂掩膜层内具有掺杂离子。
可选的，形成第二分割掺杂掩膜层的过程中，形成第四分割掺杂掩膜层。
可选的，所述待刻蚀层还包括周边区，所述周边区包围第一区和第二区；在周边区的第一掩膜层中掺杂离子，形成第一掺杂层；形成第一分割掺杂掩膜层、第二分割掺杂掩膜层和第一掺杂层后，刻蚀去除第一区和第二区内的第一掩膜层；形成第一分割掺杂掩膜层的过程中，形成第一掺杂层。
可选的，刻蚀去除第第一区和第二区内的第一掩膜层之后，还包括：以所述第一侧墙、第二侧墙、第一分割掺杂掩膜层和第二分割掺杂掩膜层为掩膜，刻蚀待刻蚀层，在所述待刻蚀层内形成第一目标槽、第二目标槽、第三目标槽和第四目标槽，所述第一目标槽位于第一子区，第二目标槽位于第二子区，所述第三目标槽位于第三子区，所述第四目标槽位于第四子区；在第一目标槽内形成第一互连层；在第二目标槽内形成第二互连层；在第三目标槽内形成第三互连层；在第四目标槽内形成第四互连层。
相应的，本发明还提供一种采用上述任一项方法所形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的图形化方法中，第一分割掺杂掩膜层和第二分割掺杂掩膜层通过离子注入形成，离子注入的光刻掩膜层尺寸可以较小，从而使得所形成的第一分割掺杂掩膜层和第二分割掺杂掩膜层尺寸较小，则后续在待刻蚀层内形成的互连层的尺寸较大，待刻蚀层内的互连层的电阻较小，从而提高了半导体器件的性能。且第一槽和第一分割掺杂掩膜层的位置可以根据实际需要选用，第一侧墙和第一分割掺杂掩膜层的均作为待刻蚀层内的分割层的掩膜，第一侧墙和第一分割掺杂掩膜层的形成次序可调，且可以和其他制程一起进行，同理，第二侧墙和第二分割掺杂掩膜层的形成次序和位置均可调，因此图形化方法的灵活度高，应用范围广。同时，一部分第一掩膜层通过光刻去除，另一部分的第一掩膜层通过离子掺杂后的选择性刻蚀去除，光刻去除的部分第一掩膜层与所要形成的半导体器件的其他区域的光刻同时进行，再根据光刻的位置，决定第一分割掺杂掩膜层和第二分割掺杂掩膜层的位置，因此，能够实现多区域的光刻制程融合。并且，一部分第一掩膜层通过光刻去除的光阻，既可以是正光阻，也可以是负光阻，选用也范围较大，图形化方法灵活度高。综上，提高了图形化方法所形成的半导体器件的性能。
附图说明
图1至图7是一种图形化方法进行过程中的结构示意图；
图8至图29是本发明一实施例中图形化方法进行过程中的结构示意图。
具体实施方式
正如背景技术所述，现有的图形化方法的可靠性较差。
图1至图7是一种半导体器件形成过程的结构示意图。
参考图1和图2，图1为半导体器件的俯视图，图2为图1中切割线A-A1的截面图，提供待刻蚀层100，所述待刻蚀层100包括互联区A0和包围互联区A0的周边区B0，互联区A0包括若干分立的第一区A01和若干分立的第二区A02，第一区A01和第二区A02沿第一方向X相间排布，相邻的第一区A01和第二区A02邻接；在所述待刻蚀层100的互联区A0和周边区B0上形成第一初始掩膜层111；在所述第一初始掩膜层111表面形成第二初始掩膜层110。
参考图3，去除第一区A01上的第二初始掩膜层110，在第二初始掩膜层110内形成第一凹槽101。
参考图4，去除部分第二区A02上的第二初始掩膜层110，在第二初始掩膜层110内形成第二分割槽102，所述第二分割槽102将第二区A02的第二初始掩膜层110在第二方向上分割，第二方向与第一方向X垂直。
参考图5，形成第二分割槽102后，在第一凹槽101的侧壁形成掩膜侧墙120，在形成掩膜侧墙120的过程中，在第二分割槽102中形成填充掩膜层130。
参考图6，形成填充掩膜层130和掩膜侧墙120后，在第一凹槽101内形成第一分割掩膜层140，所述第一分割掩膜层140将第一凹槽101在第二方向分割。
参考图7，形成第一分割掩膜层140后，去除填充掩膜层130两侧的第二区A02的的第二初始掩膜层110，形成第二凹槽；形成第二凹槽后，以第一分割掩膜层140、填充掩膜层130、掩膜侧墙120和周边区B0上的第二初始掩膜层110为掩膜，刻蚀第一初始掩膜层111，在所述第一初始掩膜层111内形成第一主凹槽和第二主凹槽，所述第一主凹槽暴露出待刻蚀层100第一区A01表面，所述第二主凹槽暴露出待刻蚀层100第二区A02表面。
由于第二分割槽102由光刻工艺和刻蚀工艺形成，即使采用最新的光刻技术，第二分割槽102沿第二方向的尺寸较大，从而使得所形成的填充掩膜层130沿第二方向的尺寸也较大。同时，第一分割掩膜层140也由光刻工艺和刻蚀工艺形成，基于光刻和刻蚀工艺的局限，所述第一分割掩膜层140沿第二方向的尺寸也较大。在第一区和第二区的面积一定的情况小，第一凹槽和第二凹槽的尺寸相对较小，相应的第一主凹槽和第二主凹槽的尺寸也较小，后续将第一主凹槽和第二主凹槽转移到待刻蚀层内，在待刻蚀层内形成第一互连层和第二互连层的尺寸也较小，从而导致半导体器件的性能较差。
同时，所述填充掩膜层130位于第二凹槽内，所述第一分割掩膜层140位于第一凹槽内，光刻形成第二分割槽102、第一分割槽掩膜层140的容纳槽、第一凹槽和第二凹槽的光刻工艺有特定顺序，难以与半导体器件的其他区块的光刻工艺同时进行，灵活度较低，图形化方法的效率低。
在此基础上，本发明提供一种图形化方法，提供待刻蚀层，所述待刻蚀层包括第一区和第二区；在待刻蚀层上形成第一掩膜层；在第一区的第一掩膜层中形成若干沿第二方向分布的第一槽，且相邻第一槽之间具有第一分割掺杂掩膜层，所述第一分割掺杂掩膜层内具有掺杂离子，且所述第一分割掺杂掩膜层沿第一方向贯穿第一区；在第一槽侧壁形成第一侧墙；在第二区的第一掩膜层中形成若干沿第二方向分布的第二槽，且相邻第二槽之间具有第二分割掺杂掩膜层，所述第二分割掺杂掩膜层内具有掺杂离子，且所述第二分割掺杂掩膜层沿第一方向贯穿第二区；在第二槽侧壁形成第二侧墙；形成第一侧墙、第二侧墙、第一分割掺杂掩膜层和第二分割掺杂掩膜层后，刻蚀去除第一区和第二区内的第一掩膜层。第一分割掺杂掩膜层和第二分割掺杂掩膜层通过离子注入形成，离子注入的掩膜层尺寸可以较小，从而使得所形成的第一分割掺杂掩膜层和第二分割掺杂掩膜层尺寸较小，则待刻蚀层内的互连层的尺寸较大，电阻较小，从而提高了半导体器件的性能。第一槽和第一分割掺杂层的位置和形成次序可调，第二槽和第二分割掺杂层的位置和形成次序可调，所述图形化方法的灵活度高，应用范围广。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图8至图29是本发明一实施例中图形化方法进行过程中的结构示意图。
参考图8，提供待刻蚀层200，所述待刻蚀层200包括若干分立的第一区A和若干分立的第二区B，第一区A和第二区B沿第一方向X相间排布，相邻的第一区A和第二区B邻接。
所述第一区A包括若干沿第二方向Y相间排布的第一子区A1和第二子区A2，相邻的第一子区A1和第二子区A2邻接，第二方向Y与第一方向X垂直，所述第二区B包括若干沿第二方向Y相间排布的第三子区B1和第四子区B2，相邻的第三子区B1和第四子区B2邻接。
本实施例中，相邻第三子区B1之间具有第二子区A2和第一子区A1。
第一区A可以只包括第一子区A1；或者第一区A可以只包括第二子区A2。
第二区B可以只包括第三子区B1；或者第二区B可以只包括第四子区B2。
若干第一区A沿第一方向X排布，若干第二区B沿第一方向X排布。
第一区A和第二区B沿第一方向X相间排布指的是：相邻的第一区A之间仅具有一个第二区B，相邻的第二区B之间仅具有一个第一区A。
本实施例中，以五个第一区A、五个第二区B作为示例。在其他实施例中，第一区A和第二区B的数量可以选择其他的数值。
在其他实施例中，第一区和第二区的数量相等。
本实施例中，所述待刻蚀层200还包括：周边区C，所述周边区C包围第一区A和第二区B。
所述待刻蚀层200的材料包括氧化硅或低K介质层(K小于等于3.9)。
参考图9和图10，图9为图8基础上的示意图，图10为图9中切割线S-S1的截面图；在所述待刻蚀层200的第一区A和第二区B上形成第一掩膜层210。
本实施例中，所述第一掩膜层210还覆盖周边区C的待刻蚀层200。
所述第一掩膜层210为后续形成第一分割掺杂掩膜层和第二分割掺杂掩膜层提供材料层。
本实施例中，还包括：在形成第一掩膜层210之前，在所述待刻蚀层200上形成底层硬掩膜层(未图示)；形成底层硬掩膜层后，在底层硬掩膜层上形成第一掩膜层210。
本实施例中，底层硬掩膜层与待刻蚀层200接触，第一掩膜层210与底层硬掩膜层接触。
所述底层硬掩膜层的材料包括氮化钛。
所述第一掩膜层210的材料包括多晶硅、二氧化硅、氮化硅、氧化钛或者氮化钛。
本实施例中，所述第一掩膜层210选用的材料均属于硬掩膜材料，第一掩膜层210的材料为多晶硅。
所述底层硬掩膜层的作用包括：底层硬掩膜层作为刻蚀停止层；所述底层硬掩膜层作为后续平坦化互联膜的停止层；所述底层掩膜层为材料为硬掩膜材料，因此后续刻蚀第一掩膜层210时，底层掩膜层的刻蚀损耗较小，底层掩膜层中图形传递到待刻蚀层200中的过程中，图形传递的稳定性较高。
接着，在第一区A的第一掩膜层210中形成若干沿第二方向Y分布的第一槽，且相邻第一槽之间具有第一分割掺杂掩膜层，所述第一分割掺杂掩膜层内具有掺杂离子，且所述第一分割掺杂掩膜层沿第一方向X贯穿第一区A；在第一槽侧壁形成第一侧墙；在第二区B的第一掩膜层210中形成若干沿第二方向Y分布的第二槽，且相邻第二槽之间具有第二分割掺杂掩膜层，所述第二分割掺杂掩膜层内具有掺杂离子，且所述第二分割掺杂掩膜层沿第一方向X贯穿第二区B；在第二槽侧壁形成第二侧墙。
所述第一槽位于第一子区A1；所述第一分割掺杂掩膜层位于第二子区A2；所述第二槽位于第三子区B1；所述第二分割掺杂掩膜层位于第四子区B2。
本实施例中，形成第一侧墙后，形成第二槽。
本实施例中，形成第二侧墙后，形成第一分割掺杂掩膜层和第二分割掺杂掩膜层。
参考图11和图12，图11为图9基础上的示意图，图12为图11中切割线M-N的截面图；刻蚀去除第一子区A1的第一掩膜层210，形成第一槽204。
所述第一槽204暴露出第一子区A1的待刻蚀层200表面。
所述第一槽204的形成方法包括：在所述第一掩膜层210表面形成第二阻挡层201，所述第二阻挡层201内具有第二阻挡层开口，所述第二阻挡开口暴露出第一子区A1的第一掩膜层210表面；以所述第二阻挡层201为掩膜，刻蚀第一子区A1的第一掩膜层210，直至暴露出待刻蚀层200，形成所述第一槽204；刻蚀所述第一掩膜层210后，去除第二阻挡层。
所述第二阻挡层的材料为底部抗反射涂层。
去除所述第二阻挡层的工艺为灰化工艺。
本实施例中，形成第一槽204后，形成第一分割掺杂掩膜层和第二分割掺杂掩膜层。
在一实施例中，形成第一分割掺杂掩膜层和第二分割掺杂掩膜层后，形成第一槽。
参考图13和图14，图13为图11基础上的示意图，图14为图13中切割线M-N的截面图；在第一槽204侧壁形成第一侧墙220，第一侧墙220和待刻蚀层200构成第一凹槽214。
所述第一侧墙220用于隔离第一子区A1和第二子区A2，且所述第一侧墙220作为掩膜，在待刻蚀层内形成第一区分割层，所述第一区分割层用于隔离待刻蚀层第一子区A1内的第一互连层和待刻蚀层第二子区A2内的第二互连层。
所述第一侧墙220的材料包括：氧化硅、氮化硅、氧化钛、氮化钛、氮化铝或者氧化铝。
所述第一侧墙220的厚度为10nm～60nm。
所述第一侧墙的形成方法包括：在所述第一槽204内和第一掩膜层210上形成初始第一侧墙材料层；回刻蚀所述初始第一侧墙材料层，直至暴露出第一槽204底部的待刻蚀层200和第一掩膜层210表面，形成所述第一侧墙220。
在一实施例中，形成第一侧墙后，形成第一分割掺杂掩膜层。
在一实施例中，形成第一侧墙后，在第一凹槽214内形成第三分割掺杂掩膜层。
参考图15、图16和图17，图15为图13基础上的示意图，图16为图15中切割线M-N的截面图，图17为图15中切割线M1-N1的截面图；形成第一侧墙220后，刻蚀去除第三子区B1的第一掩膜层210，形成第二槽206。
所述第二槽206暴露出第三子区B1的待刻蚀层200表面。
所述第二槽206的形成方法包括：在所述第一掩膜层210上形成第三阻挡层205，所述第三阻挡层205内具有第三阻挡层开口，所述第三阻挡开口暴露出第三子区B1的第一掩膜层210表面；以所述第三阻挡层205为掩膜，刻蚀第三子区B1的第一掩膜层210，直至暴露出待刻蚀层200，形成所述第二槽206。
本实施例中，所述第三阻挡层205填充满第一凹槽214，覆盖第一侧墙220。
参考图18、图19和图20，图18为图15基础上的示意图，图19为图18中切割线M-N的截面图，图20为图18中切割线M1-N1的截面图；在第二槽206侧壁形成第二侧墙230，第二侧墙230和待刻蚀层200构成第二凹槽216。
所述第二侧墙230用于隔离第三子区B1和第四子区B2，且所述第二侧墙230作为掩膜，在待刻蚀层200内形成第二区分割层，所述第二区分割层用于隔离待刻蚀层200第三子区B1内的第三互连层和待刻蚀层200第四子区B2内的第四互连层。
所述第二侧墙230的材料包括：氧化硅、氮化硅、氧化钛、氮化钛、氮化铝或者氧化铝。
所述第二侧墙230的厚度为10nm～60nm。
本实施例中，所述第二侧墙230的形成方法包括：在所述第二槽206内和第三阻挡层205上形成初始第二侧墙材料层；回刻蚀所述初始第二侧墙材料层，直至暴露出第二槽206底部的待刻蚀层200和第三阻挡层205表面，形成所述第二侧墙230。
形成第二侧墙230后，去除第三阻挡层205。
所述第三阻挡层205的材料为底部抗反射涂层。
去除所述第三阻挡层205的工艺为灰化工艺。
接着，在第一区A的待刻蚀层200上形成第一分割掺杂掩膜层；在第二区B的待刻蚀层上形成第二分割掺杂掩膜层。
具体为，在第二子区A2待刻蚀层200上形成第一分割掺杂掩膜层，所述第一分割掺杂掩膜层沿第一方向贯穿第一区A。在第四子区B2的待刻蚀层200上形成第二分割掺杂掩膜层，所述第二分割掺杂掩膜层沿第一方向贯穿第二区B。
本实施例中，形成第一分割掺杂掩膜层的过程中，形成第二分割掺杂掩膜层。
其他实施例中，形成第一分割掺杂掩膜层后，形成第二分割掺杂掩膜层；或者形成第二分割掺杂掩膜层后，形成第一分割掺杂掩膜层。
本实施例中，还包括：在周边区C的第一掩膜层210中掺杂离子，形成第一掺杂层；形成第一分割掺杂掩膜层、第二分割掺杂掩膜层和第一掺杂层后，刻蚀去除第一区和第二区内的第一掩膜层。
本实施例中，形成第一分割掺杂掩膜层的过程中，形成第一掺杂层。
在一实施例中，形成第二分割掺杂掩膜层的过程中，形成第一掺杂层。
所述第一分割掺杂掩膜层和第二分割掺杂掩膜层的形成方法请参考图21至图26。
参考图21、图22和图23，图21为图18基础上的示意图，图22为图21中切割线M-N的截面图，图23为图21中切割线M1-N1的截面图；在所述第一掩膜层210上形成第一阻挡层260，所述第一阻挡层260内具有第一阻挡层开口207和第二阻挡开口208，所述第一阻挡开口207暴露出部分第二子区A2的第一掩膜层210表面，所述第二阻挡开口208暴露出部分第四子区B2的第一掩膜层210表面。
本实施例中，所述第一阻挡层260还暴露出周边区C的第一掩膜层210表面。
本实施例中，所述第一阻挡开口207还沿第一方向X暴露出部分第二侧墙230表面；以保证第一阻挡开口207贯穿第一区A，从而使得后续形成的第一分割掺杂掩膜层贯穿第二子区A2。所述第二阻挡开口208还沿第一方向X覆盖部分第一侧墙220表面，以保证第二阻挡开口208贯穿第二区B，从而使得后续形成的第二分割掺杂掩膜层贯穿第二子区A2。
所述第一阻挡层260为离子掺杂过程中的掩膜层。
所述第一阻挡层260的形成方法包括：在所述第一掩膜层210上形成初始第一阻挡层，所述初始第一阻挡层填充满第一凹槽214和第二凹槽216，且所述初始第一阻挡层覆盖第一侧墙220和第二侧墙230；在所述初始第一阻挡层上形成图形化层，所述图形化层暴露出部分第二子区A2的初始第一阻挡层和部分第四子区B2的初始第一阻挡层表面；以所述图形化层为掩膜，刻蚀初始第一阻挡层，直至暴露出部分第二子区A2的第一掩膜层210表面和部分第四子区B2的第一掩膜层210表面，形成所述第一阻挡层260。
所述第一阻挡层260的材料为底部抗反射涂层。
参考图24、图25和图26，图24为图21基础上的示意图，图25为图24中切割线M-N的截面图，图26为图24中切割线M1-N1的截面图；以第一阻挡层206为掩膜，在第二子区A2的部分第一掩膜层210、以及第四子区B2的部分第一掩膜层210中注入掺杂离子，形成第一分割掺杂掩膜层251和第二分割掺杂掩膜层252。
本实施例中，还包括：在周边区C的第一掩膜层210中掺杂离子，形成第一掺杂层250。
所述第一分割掺杂掩膜层251沿第一方向X贯穿第二子区A2。
所述第二分割掺杂掩膜层252沿第一方向X贯穿第四子区B2。
所述掺杂离子包括：砷离子、硼离子、磷离子、镓离子或铟离子。
所述第一分割掺杂掩膜层251和第二分割掺杂掩膜层252为第一掩膜层210掺杂离子所形成，掺杂离子进入到第一掩膜层210的离子空隙中，使得第一分割掺杂掩膜层251和第二分割掺杂掩膜层252的离子状态稳定，不易被刻蚀。
第一分割掺杂掩膜层251和第二分割掺杂掩膜层252通过离子注入形成，离子注入的光刻掩膜层尺寸可以较小，从而使得所形成的第一分割掺杂掩膜层251和第二分割掺杂掩膜层252尺寸较小。则第二子区A2内的互连层的尺寸较大，第二子区A2内的互连层的电阻较小，第四子区B2内的互连层的尺寸也较大，第四子区B2内的互连层的电阻较小，因此所形成的半导体器件的电阻较小。且也可在第一子区A1内形成互连层，也可在第三子区B1内形成互连层，可以根据需要决定互连层的选用，因此所述图形化方法的灵活度高，应用范围广。
在一实施例中，还包括：在第一子区A1的待刻蚀层200上形成第三分割掺杂掩膜层，所述第三分割掺杂掩膜层内具有掺杂离子，所述第三分割掺杂掩膜层沿第一方向贯穿第一子区A1。
在另一实施例中，还包括：在第三子区B1的待刻蚀层200上形成第四分割掺杂掩膜层，所述第四分割掺杂掩膜层内具有掺杂离子，所述第四分割掺杂掩膜层沿第一方向贯穿第三子区B1。
本实施例中，形成第一分割掺杂掩膜层的过程中，形成第三分割掺杂掩膜层。
本一施例中，形成第二分割掺杂掩膜层的过程中，形成第三分割掺杂掩膜层。
其他实施例中，第一分割掺杂掩膜层、第二分割掺杂掩膜层和第三分割掺杂掩膜层均不同时形成。
本实施例中，形成第二分割掺杂掩膜层的过程中，形成第四分割掺杂掩膜层。
在一实施例中，形成第一分割掺杂掩膜层的过程中，形成第四分割掺杂掩膜层。
其他实施例中，第一分割掺杂掩膜层、第二分割掺杂掩膜层和第四分割掺杂掩膜层均不同时形成。
本实施例中，形成第一分割掺杂掩膜层251和第二分割掺杂掩膜层252后，还包括：去除第一阻挡层260。
去除所述第一阻挡层260的工艺包括：灰化工艺。
第一槽204和第一分割掺杂掩膜层251的位置可以根据实际需要选用，第一侧墙220和第一分割掺杂掩膜层251的均作为待刻蚀层内的分割层的掩膜，第一侧墙220和第一分割掺杂掩膜层251的形成次序可调，且可以和其他制程一起进行，同理，第二侧墙230和第二分割掺杂掩膜层252的形成次序和位置均可调，因此图形化方法的灵活度高，应用范围广。
参考图27、图28和图29，图27为图24基础上的示意图，图28为图27中切割线M-N的截面图，图29为图27中切割线M1-N1的截面图；形成第一分割掺杂掩膜层251和第二分割掺杂掩膜层252后，刻蚀去除第二子区A2和第四子区B2内的第一掩膜层210。
本实施例中，形成第一分割掺杂掩膜层251、第二分割掺杂掩膜层252和第一掺杂层250后，刻蚀第二子区A2和第四子区B2内的第一掩膜层210。
刻蚀去除第二子区A2和第四子区B2内的第一掩膜层210的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺。
本实施例中，刻蚀去除第二子区A2和第四子区B2内的第一掩膜层210的工艺为湿法刻蚀工艺。
在刻蚀去除第二子区A2和第四子区B2内的第一掩膜层210的工艺中，对去除第二子区A2和第四子区B2内的第一掩膜层210具有第一刻蚀速率，对第一分割掺杂掩膜层251和第二分割掺杂掩膜层252具有第二刻蚀速率，第一刻蚀速率大于第二刻蚀速。
在一个具体的实施例中，第一刻蚀速率与第二刻蚀速率的比值为5～20。
第一刻蚀速率大于第二刻蚀速率，能够保证在去除第二子区A2和第四子区B2内的第一掩膜层210，且对第一分割掺杂掩膜层251和第二分割掺杂掩膜层252的消耗较小。
一部分第一掩膜层210通过光刻去除，另一部分的第一掩膜层210通过离子掺杂后的选择性刻蚀去除，光刻去除的部分第一掩膜层210与所要形成的半导体器件的其他区域的光刻同时进行，再根据光刻的位置，决定第一分割掺杂掩膜层251和第二分割掺杂掩膜层252的位置，因此，能够实现多区域的光刻制程融合。并且，一部分第一掩膜层210通过光刻去除的光阻，既可以是正光阻，也可以是负光阻，选用也范围较大，图形化方法灵活度高。综上，提高了图形化方法所形成的半导体器件的性能。
本实施例中，刻蚀去除第二子区A2和第四子区B2内的第一掩膜层210之后，还包括：以所述第一侧墙220、第二侧墙230、第一分割掺杂掩膜层251、第二分割掺杂掩膜层252和第一掺杂层250为掩膜，刻蚀待刻蚀层200，在所述待刻蚀层200内形成第一目标槽、第二目标槽、第三目标槽和第四目标槽，所述第一目标槽位于第一子区A1，第二目标槽位于第二子区A2，所述第三目标槽位于第三子区B1，所述第四目标槽位于第四子区B2；在第一目标槽内形成第一互连层；在第二目标槽内形成第二互连层；在第三目标槽内形成第三互连层；在第四目标槽内形成第四互连层；所述第一互连层和第二互连层位于第一区A的待刻蚀层200内，所述第三互连层和第四互连层位于第二区B的待刻蚀层200内，第一互连层、第二互连层、第三互连层和第四互连层分立。
第一互连层和第二互连层通过第一侧墙220隔离，第三互连层和第四互连层通过第二侧墙230隔离。
相应的，本实施例还一种采用上述方法所形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种图形化方法，其特征在于，包括：
提供待刻蚀层，所述待刻蚀层包括若干分立的第一区和若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接；
在所述待刻蚀层的第一区和第二区上形成第一掩膜层；
在第一区的第一掩膜层中形成若干沿第二方向分布的第一槽，第二方向与第一方向垂直，且相邻第一槽之间具有第一分割掺杂掩膜层，所述第一分割掺杂掩膜层内具有掺杂离子，且所述第一分割掺杂掩膜层沿第一方向贯穿第一区；
在第一槽侧壁形成第一侧墙；
在第二区的第一掩膜层中形成若干沿第二方向分布的第二槽，且相邻第二槽之间具有第二分割掺杂掩膜层，所述第二分割掺杂掩膜层内具有掺杂离子，且所述第二分割掺杂掩膜层沿第一方向贯穿第二区；
在第二槽侧壁形成第二侧墙；
形成第一侧墙、第二侧墙、第一分割掺杂掩膜层和第二分割掺杂掩膜层后，刻蚀去除第一区和第二区内的第一掩膜层。
2.根据权利要求1所述的图形化方法，其特征在于，所述掺杂离子包括：砷离子、硼离子、磷离子、镓离子或铟离子。
3.根据权利要求1所述的图形化方法，其特征在于，所述第一掩膜层的材料包括：多晶硅、二氧化硅、氮化硅、氧化钛或者氮化钛。
4.根据权利要求1所述的图形化方法，其特征在于，所述第一侧墙的厚度为10nm～60nm。
5.根据权利要求1所述的图形化方法，其特征在于，所述第二侧墙的厚度为10nm～60nm。
6.根据权利要求1所述的图形化方法，其特征在于，所述第一区包括若干沿第二方向相间排布的第一子区和第二子区，第二方向与第一方向垂直，相邻的第一子区和第二子区邻接，所述第二区包括若干沿第二方向相间排布的第三子区和第四子区，相邻的第三子区和第四子区邻接；相邻第三子区之间具有第二子区和第一子区；所述第一槽位于第一子区；所述第一分割掺杂掩膜层位于第二子区；所述第二槽位于第三子区；所述第二分割掺杂掩膜层位于第四子区。
7.根据权利要求6所述的图形化方法，其特征在于，所述第一槽、第二槽、第一分割掺杂掩膜层和第二分割掺杂掩膜层的形成方法包括：刻蚀去除第一子区的第一掩膜层，形成第一槽；刻蚀去除第三子区的第一掩膜层，形成第二槽；在第二子区的部分第一掩膜层中掺杂离子，形成第一分割掺杂掩膜层；在第四子区的部分第一掩膜层中掺杂离子，形成第二分割掺杂掩膜层。
8.根据权利要求7所述的图形化方法，其特征在于，形成第一侧墙后，形成第二槽。
9.根据权利要求8所述的图形化方法，其特征在于，形成第一分割掺杂掩膜层和第二分割掺杂掩膜层后，形成第一槽。
10.根据权利要求7所述的图形化方法，其特征在于，形成第二侧墙后，形成第一分割掺杂掩膜层和第二分割掺杂掩膜层。
11.根据权利要求1、9或10所述的图形化方法，其特征在于，形成第一分割掺杂掩膜层的过程中，形成第二分割掺杂掩膜层。
12.根据权利要求11所述的图形化方法，其特征在于，所述第一分割掺杂掩膜层和第二分割掺杂掩膜层的形成方法包括：在所述第一掩膜层上形成第一阻挡层，所述第一阻挡层内具有第一阻挡层开口和第二阻挡开口，所述第一阻挡开口暴露出部分第二子区的第一掩膜层表面，所述第二阻挡开口暴露出部分第四子区的第一掩膜层表面；以第一阻挡层为掩膜，在部分第二子区的第一掩膜层中、以及部分第四子区的第一掩膜层中注入掺杂离子，形成第一分割掺杂掩膜层和第二分割掺杂掩膜层；在部分第二子区的第一掩膜层中、以及部分第四子区的第一掩膜层中注入掺杂离子后，且刻蚀去除第二子区和第四子区内的第一掩膜层之前，去除第一阻挡层。
13.根据权利要求8所述的图形化方法，其特征在于，形成第一侧墙后，形成第二槽前，形成第一分割掺杂掩膜层；形成第二侧墙后，形成第二分割掺杂掩膜层。
14.根据权利要求7或10所述的图形化方法，其特征在于，还包括：在第一子区的待刻蚀层上形成第三分割掺杂掩膜层，所述第三分割掺杂掩膜层内具有掺杂离子。
15.根据权利要求14所述的图形化方法，其特征在于，形成第一分割掺杂掩膜层的过程中，形成第三分割掺杂掩膜层。
16.根据权利要求7所述的图形化方法，其特征在于，还包括：在第三子区的待刻蚀层上形成第四分割掺杂掩膜层，所述第四分割掺杂掩膜层内具有掺杂离子。
17.根据权利要求16所述的图形化方法，其特征在于，形成第二分割掺杂掩膜层的过程中，形成第四分割掺杂掩膜层。
18.根据权利要求17所述的图形化方法，其特征在于，所述待刻蚀层还包括周边区，所述周边区包围第一区和第二区；在周边区的第一掩膜层中掺杂离子，形成第一掺杂层；形成第一分割掺杂掩膜层、第二分割掺杂掩膜层和第一掺杂层后，刻蚀去除第一区和第二区内的第一掩膜层；形成第一分割掺杂掩膜层的过程中，形成第一掺杂层。
19.根据权利要求1所述的图形化方法，其特征在于，刻蚀去除第第一区和第二区内的第一掩膜层之后，还包括：以所述第一侧墙、第二侧墙、第一分割掺杂掩膜层和第二分割掺杂掩膜层为掩膜，刻蚀待刻蚀层，在所述待刻蚀层内形成第一目标槽、第二目标槽、第三目标槽和第四目标槽，所述第一目标槽位于第一子区，第二目标槽位于第二子区，所述第三目标槽位于第三子区，所述第四目标槽位于第四子区；在第一目标槽内形成第一互连层；在第二目标槽内形成第二互连层；在第三目标槽内形成第三互连层；
在第四目标槽内形成第四互连层。
20.一种采用权利要求1至19任一项所述的图形化方法所形成的半导体器件。
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