CN114743927A - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法,包括:提供基底,所述基底上形成有介质层;在所述介质层上形成过渡层以及位于所述过渡层上的牺牲层;对所述牺牲层进行若干次离子注入,分别在所述牺牲层内形成若干相互分立的改性层;去除剩余所述牺牲层,在所述过渡层上形成第一图形结构;在所述过渡层上形成第二图形结构,所述第二图形结构与所述第一图形结构相互分立;以所述第一图形结构和所述第二图形结构为掩膜,刻蚀所述过渡层,直至暴露出所述介质层的表面,在所述介质层上形成相互分立的切断图形。本发明实施例提供的半导体结构的形成方法,简化了工艺流程,且有利于提高形成的半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种半导体结构的形成方法。
背景技术
金属互连结构是半导体器件中不可或缺的结构,用于实现有源区与有源区之间的互连、晶体管和晶体管之间的互连、或者不同层金属线之间的互连,完成信号的传输和控制。因此,在半导体制造过程中,金属互连结构的形成对半导体器件的性能以及半导体制造成本有着很大的影响。为了增加器件的密度,在集成电路中的半导体器件的尺寸已经被不断减小,为了实现各个半导体器件的电连接,通常需要多层互连结构。
互连结构包括与下层的源漏区之间电连接的第零层金属层(M0)、与栅极结构之间电连接的第零层栅金属层(M0G)、以及与第零层金属层(M0)和第零层栅金属层(M0G)连接的上层金属层。按照不同需求,相邻的局部互连结构之间需要形成隔离结构,例如第零层金属层(M0)之间的隔断结构(M0C)。随着半导体器件尺寸的缩小,M0C之间的间距也逐渐缩小。
然而,目前形成第零层金属层的隔断结构(M0C)的过程复杂,并且形成的半导体结构的性能有待进一步提高。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法,简化工艺步骤,提高形成的半导体结构的性能。
为解决上述技术问题,本发明实施例提供一种半导体结构的形成方法,包括:提供基底,所述基底上形成有介质层;在所述介质层上形成过渡层以及位于所述过渡层上的牺牲层;对所述牺牲层进行若干次离子注入,分别在所述牺牲层内形成若干相互分立的改性层;去除剩余所述牺牲层,在所述过渡层上形成第一图形结构;在所述过渡层上形成第二图形结构,所述第二图形结构与所述第一图形结构相互分立;以所述第一图形结构和所述第二图形结构为掩膜,刻蚀所述过渡层,直至暴露出所述介质层的表面,在所述介质层上形成相互分立的切断图形。
可选的,对所述牺牲层进行离子注入的方法包括:在所述牺牲层上形成图形化层,所述图形化层内具有开口,所述开口暴露出部分所述牺牲层的表面;对所述开口暴露出的所述牺牲层进行离子注入。
可选的,所述离子注入的工艺参数包括:注入离子包括硼离子、磷离子或砷离子;注入能量为1KeV~5KeV,注入剂量为1E14~5E15atoms/cm2。
可选的,所述第二图形结构的形成方法包括:在所述过渡层上形成第二图形材料层;图形化所述第二图形材料层,在所述过渡层上形成第二图形结构。
可选的,所述第二图形材料层包括光刻胶层、底部抗反射层、旋涂玻璃层或旋涂碳层。
可选的,在形成所述第一图形结构之后,形成所述第二图形结构。
可选的,所述过渡层的材料包括金属或金属化合物。
可选的,所述过渡层的材料包括氮化钛、氧化钛、钛或钛铝化合物的其中一种或多种。
可选的,以所述第一图形结构和所述第二图形结构为掩膜,刻蚀所述过渡层的方法包括等离子体干法刻蚀工艺;所述等离子体干法刻蚀工艺的工艺参数包括:刻蚀气体包括含氟气体或含氯气体。
可选的,所述牺牲层的材料包括无定形硅、无定形碳或无定形锗。
可选的,去除剩余所述牺牲层的方法包括湿法刻蚀工艺;所述湿法刻蚀工艺的工艺参数包括:刻蚀溶液包括TMAH溶液或氨水溶液。
可选的,所述基底表面形成有栅极结构,所述栅极结构两侧的所述基底内形成有源漏掺杂层,所述介质层覆盖所述栅极结构和所述源漏掺杂层的表面。
可选的,在形成切断图形之后,还包括:在所述基底上形成第一掩膜层,所述第一掩膜层暴露出部分所述切断图形和所述源漏掺杂层上方的所述介质层的表面;以所述第一掩膜层为掩膜刻蚀所述介质层,直至暴露出所述源漏掺杂层的表面,在相邻所述切断图形之间的所述介质层内形成沟槽;在所述沟槽内形成互连结构。
可选的,以所述第一掩膜层为掩膜刻蚀所述介质层的方法包括干法刻蚀工艺;所述干法刻蚀工艺的工艺参数包括:刻蚀气体包括HF和CF4的混合气体。
可选的,所述干法刻蚀工艺对所述介质层和所述切断图形的刻蚀选择比大于10:1。
可选的,在所述沟槽内形成互连结构之前,还包括:去除所述切断图形。
可选的,去除所述切断图形的方法包括湿法刻蚀工艺;所述湿法刻蚀工艺的刻蚀溶液包括H2O2和NH4OH混合溶液。
与现有技术相比,本发明实施例的技术方案具有以下有益效果:
先通过离子注入的方式在牺牲层内形成改性层,去除未被离子注入的剩余牺牲层,在过渡层上形成第一图形结构,然后直接在过渡层上形成与第一图形结构分立的第二图形结构,第二图形结构的形成过程减少了离子注入等步骤,简化了工艺流程,减少了图形传递的次数,提高了第二图形结构的图形传递精确性,在以第一图形结构和第二图形结构为掩膜刻蚀过渡层时,有利于提高形成的切断图形的质量,从而改善后续形成的互连结构的隔断结构的质量,有利于提高最终形成的半导体结构的性能。
附图说明
图1至图7是一实施例中半导体结构形成过程的结构示意图;
图8至图20是本发明一实施例中半导体结构的形成过程各步骤对应的结构示意图。
具体实施方式
由背景技术可知,目前第零层金属层隔断结构(M0C)的形成方法形成的半导体结构的性能还有待提高。现结合具体实施例说明原因。
参考图1,提供基底100,所述基底100上形成有介质层101;在所述介质层101上形成过渡层102以及位于所述过渡层102上的牺牲层103。
形成所述牺牲层103后,对所述牺牲层103进行多次离子注入,分别在所述牺牲层103内形成多个若干相互分立的改性层。
参考图2,本实施例中,以形成4个改性层为例进行说明,形成单个改性层的步骤包括:在所述牺牲层103上形成第一图形化层104,所述第一图形化层104内具有第一开口105,所述第一开口105暴露出部分所述牺牲层103的表面;对所述第一开口105暴露出的所述牺牲层103进行离子注入,在所述牺牲层103内形成第一改性层106。
参考图3至图5,采用第二图形化层107形成第二改性层108;采用第三图形化层109形成第三改性层110;采用第四图形化层111形成第四改性层112,所述第二改性层108、第三改性层110和第四改性层112的形成方法与第一改性层106的形成方法相同,在此不再详细描述。
参考图6,形成多个改性层后,去除剩余所述牺牲层103。
参考图7,以第一改性层106、第二改性层108、第三改性层110和第四改性层112为掩膜刻蚀所述过渡层103,直至露出所述介质层101的表面,在所述介质层101上形成多个相互分立的切断图形113。
本实施例中,所述基底100表面形成有栅极结构(未图示),所述栅极结构两侧的所述基底100内具有源漏掺杂层(未图示),所述介质层101覆盖所述栅极结构和所述源漏掺杂层的表面。
在后续形成位于源漏掺杂层上的零层金属层的过程中,所述切断图形113用于形成零层金属层之间的隔断结构(M0C),由于切断图形113的材料与所述介质层101的材料具有刻蚀选择比,在以零层金属掩膜层为掩膜刻蚀介质层101时,被切断图形113覆盖的介质层101避免被刻蚀,从而在切断图形113之间的介质层101内形成凹槽,在凹槽内形成零层金属层,相邻所述零层金属层之间以介质层作为隔离。
采用上述方法形成切断图形113的过程中,每个切断图形113的形成都需要用相应的图形化层先形成改性层,通过改性层将图形传递至过渡层102,形成相应的切断图形113,一方面,离子注入形成的改性层在后续的高温工艺过程中,注入离子容易发生扩散,导致改性层边界不清晰,以改性层为掩膜形成切断图形113时,导致形成的切断图形113的图形精确度较差;并且切断图形113的形成过程需要经过多次图形传递的过程,工艺流程比较繁杂;另一方面,由于半导体器件尺寸的进一步缩小,在采用各图形化层形成相应的改性层时,由于套刻对准精度不够,可能会影响邻近的其他改性层,从而影响形成的半导体结构的性能。
为了解决上述问题,本发明实施例采用若干次离子注入形成若干个改性层之后,去除未被离子注入的牺牲层,在过渡层上形成若干相互分立的第一图形结构,然后直接在过渡层上形成与第一图形结构相互分立的第二图形结构,由于第二图形结构不采用离子注入的方式形成,避免了离子扩散导致的图形不清晰问题,并且减少了离子注入时所需的图形化层,简化了工艺流程,并且可以减少图形传递的次数,在以第一图形结构和第二图形结构为掩膜,刻蚀过渡层形成切断图形时,有利于提高图形传递的精确性,在后续形成互连结构时,切断图形用于形成互连结构之间的隔断结构,可以提高隔断结构图形的准确性,从而提高形成的半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图8至图20是本发明一实施例中半导体结构的形成过程各步骤对应的结构示意图。
参考图8和图9,图8是半导体结构省略介质层的俯视图,图9是图8沿A-A方向的剖面结构示意图,提供基底200,所述基底200上形成有介质层210。
所述基底200为后续形成半导体结构提供工艺平台。
所述介质层210的材料包括低k介质材料(低k介质材料指相对介电常数大于或等于2.6、小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)或氧化硅、氮化硅、氮氧化硅等介质材料。
本实施例中,所述介质层210的材料为低k介质材料,包括SiOH、SiOCH、SiOC和SiOCN中的一种或多种。
本实施例中,所述基底200用于形成鳍式场效应晶体管,所述基底200包括衬底201以及位于所述衬底201上若干分立排布的鳍部202;在其他实施例中,所述基底也可以用于形成平面场效应晶体管。
所述衬底200的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟,所述衬底200还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中,所述衬底200为硅衬底。
所述鳍部202的材料与衬底201的材料相同,本实施例中,所述鳍部202的材料为硅。
本实施例中,还包括:在所述衬底201上形成隔离层203,所述隔离结构203覆盖所述鳍部202的部分侧壁表面。
本实施例中,所述基底200上还形成有栅极结构204,所述栅极结构204两侧的基底200内还形成有源漏掺杂层205,所述介质层210覆盖所述栅极结构204和所述源漏掺杂层205的表面。
本实施例中,所述栅极结构204横跨所述鳍部202,所述源漏掺杂层205位于栅极结构204两侧的所述鳍部202内。
本实施例中,形成所述栅极结构204和所述源漏掺杂层205的步骤包括:在所述衬底201上形成横跨所述鳍部202的伪栅结构(未图示);刻蚀所述伪栅结构两侧的所述鳍部202,在所述鳍部202内形成源漏凹槽(未图示);在所述源漏凹槽内形成源漏掺杂层205;在所述衬底201上形成第一介质层(未标示),所述第一介质层覆盖所述源漏掺杂层的表面、所述伪栅结构的侧壁表面,且露出所述伪栅结构的顶部表面;去除所述伪栅结构,在所述第一介质层内形成栅极开口;在所述栅极开口内形成栅极结构204。
本实施例中,形成所述栅极结构204之后,还包括:在所述栅极结构204上形成第二介质层(未标示),所述介质层210包括第一介质层和第二介质层。
参考图10,图10和图9的视图方向一致,在所述介质层210上形成过渡层220以及位于所述过渡层220上的牺牲层230。
所述过渡层220的材料包括金属或金属化合物,包括氮化钛、氧化钛、钛或钛铝化合物的其中一种或多种。本实施例中,所述过渡层220的材料为氮化钛。
本实施例中,形成所述过渡层220的工艺为物理气相沉积工艺;在其他实施例中,还可以采用化学气相沉积工艺形成所述过渡层220。
所述牺牲层230的材料包括无定形硅、无定形碳或无定形锗。本实施例中,所述牺牲层230的材料为无定形硅。
本实施例中,形成所述牺牲层230的工艺为化学气相沉积工艺;在其他实施例中,还可以采用原子层沉积工艺形成所述牺牲层230。
形成所述牺牲层230后,对所述牺牲层230进行若干次离子注入,在所述牺牲层230内形成若干分立的改性层。
本实施例中,单次离子注入的步骤包括:在所述牺牲层230上形成图形化层(未标示),所述图形化层内具有开口,所述开口暴露出部分所述牺牲层230的表面;对所述开口暴露出的所述牺牲层230进行离子注入。
本实施例中,注入离子后形成的改性层与未注入离子的牺牲层230之间存在刻蚀选择比,从而在后续去除未被注入离子的牺牲层230时,避免对改性层造成损伤,有利于保证传递图形的准确性。
需要说明的是,形成的改性层的数量可以根据实际工艺需要进行调整,本发明对此不做限制。
本实施例中,为了方便说明,所述改性层包括第一改性层、第二改性层和第三改性层,相应的,分别采用第一图形化层、第二图形化层和第三图形化层形成所述第一改性层、第二改性层和第三改性层。
参考图11,图11和图10的视图方向一致,在所述牺牲层230上形成第一图形化层231,所述第一图形化层231内具有第一开口232,所述第一开口232暴露出部分所述牺牲层230;对所述第一开口232暴露出的所述牺牲层230进行离子注入,在所述牺牲层230内形成第一改性层233。
本实施例中,所述第一图形化层231为图形化的光刻胶层。
本实施例中,形成第一图形化层231的步骤包括:在所述牺牲层230上形成第一光刻胶层(未图示);利用第一掩膜版对所述第一光刻胶层进行曝光、显影,形成第一图形化层231。
本实施例中,第一掩膜版的图形与第一改性层233的图形相对应。
所述离子注入的工艺参数包括:注入离子包括硼离子、磷离子或砷离子;注入能量为1KeV~5KeV,注入剂量为1E14~5E15atoms/cm2。
参考图12,图12和图11的视图方向一致,形成第一改性层233之后,去除所述第一图形化层231;在所述牺牲层230上形成第二图形化层234,所述第二图形化层234内具有第二开口235,所述第二开口235暴露出部分所述牺牲层230;对所述第二开口235暴露出的所述牺牲层230进行离子注入,在所述牺牲层230内形成第二改性层236。
本实施例中,采用灰化工艺去除所述第一图形化层231。
本实施例中,第二图形化层234的材料与形成方法与第一图形化层231的材料和形成方法一致,在此不再赘述。需要说明的是,形成第二图形化层234所用的第二掩膜版的图形与第二改性层236的图形相对应。
本实施例中,形成第二改性层236的离子注入工艺与形成第一改性层231的离子注入工艺相同,在此不再赘述。
参考图13,图13与图12的视图方向一致,形成第二改性层236之后,去除所述第二图形化层234;在所述牺牲层230上形成第三图形化层237,所述第三图形化层237内具有第三开口238,所述第三开口238暴露出部分所述牺牲层230;对所述第三开口238暴露出的所述牺牲层230进行离子注入,在所述牺牲层230内形成第三改性层239。
本实施例中,采用灰化工艺去除所述第二图形化层234。
本实施例中,第三图形化层237的材料与形成方法与第一图形化层231的材料和形成方法一致,在此不再赘述。需要说明的是,形成第三图形化层237所用的第三掩膜版的图形与第三改性层239的图形相对应。
本实施例中,形成第三改性层239的离子注入工艺与形成第一改性层231的离子注入工艺相同,在此不再赘述。
参考图14,图14和图13的视图方向一致,形成所述第三改性层239后,去除所述第三图形化层237;去除剩余所述牺牲层230,在所述过渡层220上形成第一图形结构240。
本实施例中,采用灰化工艺去除所述第三图形化层234。
本实施例中,去除剩余所述牺牲层230的工艺为湿法刻蚀工艺;所述湿法刻蚀工艺的工艺参数包括:刻蚀溶液包括TMAH溶液或氨水溶液。
本实施例中,所述湿法刻蚀工艺对未被离子注入的牺牲层230对改性层有高的刻蚀选择比,因此在去除剩余所述牺牲层230时,可以避免改性层受到刻蚀损伤。
本实施例中,所述第一图形结构240包括相互分立的第一改性层233、第二改性层236和第三改性层239。
形成所述第一图形结构240之后,在所述过渡层230上形成第二图形结构。
本实施例中,形成第二图形结构的步骤包括:
参考图15,图15和图14的视图方向一致,在所述过渡层220上形成第二图形材料层(未图示),所述第二图形材料层的顶部表面与所述第一图形结构240的顶部表面齐平;采用具有与第二图形结构位置相对应的掩膜版对所述第二图形材料层进行曝光、显影,形成第二图形结构250。
本实施例中,所述第二图形材料层为光刻胶层。
本实施例中,直接图形化所述第二图形材料层,形成第二图形结构250,减少了离子注入工艺等步骤,简化了工艺流程,并且具有与第二图形结构位置相对应的掩膜版直接将图形传递至第二图形材料层,减少了图形传递的次数,提高了图形传递的精确性;另外,由于不采用离子注入工艺形成第二图形结构250,避免了离子扩散导致第二图形结构250图形不清晰的问题。
参考图16和图17,图16是半导体结构省略介质层的俯视图,图17是图16沿B-B方向的剖面结构示意图,以所述第一图形结构240和第二图形结构250为掩膜,刻蚀所述过渡层220,直至暴露出所述介质层210的表面,在所述介质层210上形成相互分立的切断图形260。
本实施例中,所述切断图形260对应后续形成的互连结构之间隔断结构的位置和尺寸。
本实施例中,刻蚀所述过渡层的工艺为等离子体干法刻蚀工艺;所述等离子体干法刻蚀工艺的工艺参数包括:刻蚀气体包括含氟气体或含氯气体。
其中,含氟气体包括SF6气体或CxHyFz气体,x为大于等于1的自然数,y为大于等于0的自然数,z为大于等于1的自然数;含氯气体包括Cl2。
需要说明的是,本实施例中,在沿B-B的剖切方向上,切断图形260包括第一图形结构240以及第二图形结构250,在其他的剖切方向上,还可以存在其他的切断图形,切断图形的位置和尺寸可以根据实际工艺需求决定。
参考图18,图18是半导体结构的俯视图,在所述基底200上形成第一掩膜层270,所述第一掩膜层270暴露出部分所述切断图形260和所述源漏掺杂层205上方的所述介质层210的表面。
本实施例中,所述第一掩膜层270用于形成位于源漏掺杂层205上方的沟槽,所述第一掩膜层270内具有沟槽开口271,所述沟槽开口271在垂直于所述鳍部202延伸方向的方向上连续,暴露出栅极结构204两侧的所述介质层210的表面以及部分所述切断图形260的表面。
参考图19和图20,图19是半导体结构的俯视图,图20和图17的视图方向一致,以所述第一掩膜层270为掩膜,刻蚀所述沟槽开口271暴露出的所述介质层210,在相邻所述切断图形260之间的所述介质层210内形成沟槽280,所述沟槽280的底部暴露出所述源漏掺杂层205的顶部表面。
本实施例中,刻蚀所述介质层210的工艺为干法刻蚀工艺;所述干法刻蚀工艺的工艺参数包括:刻蚀气体包括HF和CF4的混合气体。
所述干法刻蚀工艺对所述介质层210和对所述切断图形260的刻蚀选择比大于10:1。因为所述介质层210和所述切断图形260具有刻蚀选择比,因此在刻蚀介质层210的过程中,可以避免切断图形260受到刻蚀损伤,从而保护被切断图形260覆盖的介质层210,在形成的相邻所述沟槽之间具有介质层作为隔断结构。
形成所述沟槽280之后,去除所述切断图形260。
本实施例中,去除所述切断图形260的方法包括湿法刻蚀工艺;所述湿法刻蚀工艺的刻蚀溶液包括H2O2和NH4OH混合溶液。
本实施例中,还包括:在所述沟槽280内形成互连结构(未图示),所述互连结构与所述源漏掺杂层205电连接。
所述互连结构的材料为金属,包括铜、铝、钴等导电材料。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构的形成方法,其特征在于,包括:
提供基底,所述基底上形成有介质层;
在所述介质层上形成过渡层以及位于所述过渡层上的牺牲层;
对所述牺牲层进行若干次离子注入,分别在所述牺牲层内形成若干相互分立的改性层;
去除剩余所述牺牲层,在所述过渡层上形成第一图形结构;
在所述过渡层上形成第二图形结构,所述第二图形结构与所述第一图形结构相互分立;
以所述第一图形结构和所述第二图形结构为掩膜,刻蚀所述过渡层,直至暴露出所述介质层的表面,在所述介质层上形成相互分立的切断图形。
2.如权利要求1所述的半导体结构的形成方法,其特征在于,对所述牺牲层进行离子注入的方法包括:在所述牺牲层上形成图形化层,所述图形化层内具有开口,所述开口暴露出部分所述牺牲层的表面;对所述开口暴露出的所述牺牲层进行离子注入。
3.如权利要求2所述的半导体结构的形成方法,其特征在于,所述离子注入的工艺参数包括:注入离子包括硼离子、磷离子或砷离子;注入能量为1KeV~5KeV,注入剂量为1E14~5E15atoms/cm2。
4.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第二图形结构的形成方法包括:在所述过渡层上形成第二图形材料层;图形化所述第二图形材料层,在所述过渡层上形成第二图形结构。
5.如权利要求4所述的半导体结构的形成方法,其特征在于,所述第二图形材料层包括光刻胶层、底部抗反射层、旋涂玻璃层或旋涂碳层。
6.如权利要求1所述的半导体结构的形成方法,其特征在于,在形成所述第一图形结构之后,形成所述第二图形结构。
7.如权利要求1所述的半导体结构的形成方法,其特征在于,所述过渡层的材料包括金属或金属化合物。
8.如权利要求7所述的半导体结构的形成方法,其特征在于,所述过渡层的材料包括氮化钛、氧化钛、钛或钛铝化合物的其中一种或多种。
9.如权利要求8所述的半导体结构的形成方法,其特征在于,以所述第一图形结构和所述第二图形结构为掩膜,刻蚀所述过渡层的方法包括等离子体干法刻蚀工艺;所述等离子体干法刻蚀工艺的工艺参数包括:刻蚀气体包括含氟气体或含氯气体。
10.如权利要求1所述的半导体结构的形成方法,其特征在于,所述牺牲层的材料包括无定形硅、无定形碳或无定形锗。
11.如权利要求10所述的半导体结构的形成方法,其特征在于,去除剩余所述牺牲层的方法包括湿法刻蚀工艺;所述湿法刻蚀工艺的工艺参数包括:刻蚀溶液包括TMAH溶液或氨水溶液。
12.如权利要求1所述的半导体结构的形成方法,其特征在于,所述基底表面形成有栅极结构,所述栅极结构两侧的所述基底内形成有源漏掺杂层,所述介质层覆盖所述栅极结构和所述源漏掺杂层的表面。
13.如权利要求12所述的半导体结构的形成方法,其特征在于,在形成切断图形之后,还包括:在所述基底上形成第一掩膜层,所述第一掩膜层暴露出部分所述切断图形和所述源漏掺杂层上方的所述介质层的表面;以所述第一掩膜层为掩膜刻蚀所述介质层,直至暴露出所述源漏掺杂层的表面,在相邻所述切断图形之间的所述介质层内形成沟槽;在所述沟槽内形成互连结构。
14.如权利要求13所述的半导体结构的形成方法,其特征在于,以所述第一掩膜层为掩膜刻蚀所述介质层的方法包括干法刻蚀工艺;所述干法刻蚀工艺的工艺参数包括:刻蚀气体包括HF和CF4的混合气体。
15.如权利要求14所述的半导体结构的形成方法,其特征在于,所述干法刻蚀工艺对所述介质层和所述切断图形的刻蚀选择比大于10:1。
16.如权利要求13所述的半导体结构的形成方法,其特征在于,在所述沟槽内形成互连结构之前,还包括:去除所述切断图形。
17.如权利要求16所述的半导体结构的形成方法,其特征在于,去除所述切断图形的方法包括湿法刻蚀工艺;所述湿法刻蚀工艺的刻蚀溶液包括H2O2和NH4OH混合溶液。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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CN202110018760.5A CN114743927A (zh) | 2021-01-07 | 2021-01-07 | 半导体结构的形成方法 |
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Country Status (1)
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