CN111668099B - 图形化方法及其形成的半导体器件 - Google Patents

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Abstract

一种图形化方法及其形成的半导体器件，包括：提供待刻蚀层；在待刻蚀层上形成第一初始掩膜层；在第二区的部分第一初始掩膜层中掺杂离子，形成第二分割掺杂掩膜层，且使得沿第二方向分别位于第二分割掺杂掩膜层两侧的第二区的第一初始掩膜层形成为第二牺牲掩膜层，第二方向垂直于第一方向；在第一区的部分第一初始掩膜层中掺杂离子，形成第一分割掺杂掩膜层，且使得沿第二方向分别位于第一分割掺杂掩膜层两侧的第一区的第一初始掩膜层形成为第一牺牲掩膜层；去除第一区的第一牺牲掩膜层，在第一初始掩膜层第一区内形成若干分立的第一槽；形成第一分割掺杂掩膜层后，刻蚀去除第二牺牲掩膜层。所述图形化方法的可靠性得到提高。

Description

图形化方法及其形成的半导体器件
技术领域
本发明涉及半导体制造领域，尤其涉及一种图形化方法及其形成的半导体器件。
背景技术
在半导体器件制造的工艺中，通常利用光刻工艺将掩膜版上的图形转移到衬底上。光刻过程包括：提供衬底；在衬底上形成光刻胶；对所述光刻胶进行曝光和显影，形成图案化的光刻胶，使得掩膜版上的图案转移到光刻胶中；以图案化的光刻胶为掩膜对衬底进行刻蚀，使得光刻胶上的图案转印到衬底中；去除光刻胶。
随着半导体器件尺寸的不断缩小，光刻关键尺寸逐渐接近甚至超出了光刻的物理极限，由此给光刻技术提出了更加严峻的挑战。双重构图技术的基本思想是通过两次构图形成最终的目标图案，以克服单次构图不能达到的光刻极限。
然而，现有的图形化工艺的可靠性较差。
发明内容
本发明解决的问题是提供一种图形化方法及其形成的半导体器件，以提高图形化方法的可靠性。
为解决上述问题，本发明提供一种图形化方法，包括：提供待刻蚀层，所述待刻蚀层包括若干分立的第一区和若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接；在所述待刻蚀层的第一区和第二区上形成第一初始掩膜层；在第二区的部分第一初始掩膜层中掺杂离子，使得第二区的第一初始掩膜层形成为第二分割掺杂掩膜层和第二牺牲掩膜层，所述第二牺牲掩膜层沿第二方向分别位于第二分割掺杂掩膜层的两侧，第二方向垂直于第一方向；在第一区的部分第一初始掩膜层中掺杂离子，使得第一区的第一初始掩膜层形成为第一分割掺杂掩膜层和第一牺牲掩膜层，所述第一牺牲掩膜层沿第二方向分别位于第一分割掺杂掩膜层的两侧；去除第一区的第一牺牲掩膜层，在第一初始掩膜层第一区内形成若干分立的第一槽；形成第一分割掺杂掩膜层后，刻蚀去除第二牺牲掩膜层。
可选的，所述掺杂离子包括：砷离子、硼离子、磷离子、镓离子或铟离子。
可选的，第一初始掩膜层的材料包括多晶硅、二氧化硅、氮化硅、氧化钛或者氮化钛。
可选的，形成第二分割掺杂掩膜层之后，形成第一分割掺杂掩膜层。
可选的，形成第一槽后，形成第一分割掺杂掩膜层。
可选的，所述第一槽的形成方法包括：在第一区的第一初始掩膜层、第二区的第二分割掺杂掩膜层和第二牺牲掩膜层上形成硬掩膜层，所述硬掩膜层暴露出部分第一初始掩膜层表面；以所述硬掩膜层为掩膜，刻蚀第一区的第一初始掩膜层，在所述第一初始掩膜层内形成位于第一区上分立的第一槽，相邻的第一槽之间具有第一分割掩膜层；形成第一槽后，去除硬掩膜层。
可选的，所述第一分割掩膜层的形成方法包括：形成第一槽后，在第一槽之间的第一分割掩膜层中掺杂离子，形成第一分割掺杂掩膜层。
可选的，所述硬掩膜层的形成方法包括：在第一区的第一初始掩膜层、第二区的第二分割掺杂掩膜层和第二牺牲掩膜层上形成初始硬掩膜层；在所述初始硬掩膜层表面形成第二阻挡层，所述第二阻挡层覆盖部分第一区的初始硬掩膜层；以所述第二阻挡层为掩膜，刻蚀所述初始硬掩膜层直至暴露出第一初始掩膜层表面，使初始硬掩膜层形成硬掩膜层；刻蚀所述初始硬掩膜层后，去除第二阻挡层。
可选的，所述硬掩膜层的材料包括：氧化硅、氮化硅、氧化钛、氮化钛、氮化铝或者氧化铝。
可选的，形成硬掩膜层后，形成第一槽前，还包括：在所述第二区上形成第三阻挡层，且第三阻挡层暴露出第一区的第一初始掩膜层和硬掩膜层；所述第一槽的形成方法包括：以所述硬掩膜层和第三阻挡层为掩膜，刻蚀第一区的第一初始掩膜层，在所述第一初始掩膜层内形成位于第一区上分立的第一槽。
可选的，形成第一分割掺杂掩膜层之后，形成第二分割掺杂掩膜层。
可选的，所述待刻蚀层还包括：第一边缘区和第二边缘区，所述第一边缘区沿第二方向位于第一区两侧，所述第二边缘区沿第二方向位于第二区两侧；所述第一初始掩膜层覆盖第一边缘区和第二边缘区；所述图形化方法还包括：在所述第一边缘区形成第一掺杂掩膜层；在所述第二边缘区形成第二掺杂掩膜层。
可选的，形成第二分割掺杂掩膜层过程中，形成第二掺杂掩膜层。
可选的，形成第一分割掺杂掩膜层过程中，形成第一掺杂掩膜层。
可选的，所述第二分割掺杂掩膜层和第二掺杂掩膜层的形成方法包括：在第一初始掩膜层上形成第一阻挡层，所述第一阻挡层内具有第一阻挡开口，所述第一阻挡层开口暴露出第二边缘区的第一初始掩膜层、以及第二区的部分第一初始掩膜层；以所述第一阻挡层为掩膜，在第二边缘区的第一初始掩膜层中、以及第二区的部分第一初始掩膜层中注入掺杂离子，形成第二分割掺杂掩膜层和第二掺杂掩膜层；在第二边缘区的第一初始掩膜层中、以及第二区的部分第一初始掩膜层中注入掺杂离子后，且在第一区上形成硬掩膜层之前，去除第一阻挡层。
可选的，形成第一阻挡层的方法包括：在第一初始掩膜层上形成第一底部抗反射层；在第一底部抗反射层上形成图形化的第一光刻胶层，所述第一光刻胶层暴露出第二边缘区的第一底部抗反射层、以及第二区的部分第一底部抗反射层；以第一光刻胶层为掩膜刻蚀第一底部抗反射层直至暴露出第一初始掩膜层，使第一底部抗反射层形成第一阻挡层；以第一光刻胶层为掩膜刻蚀第一底部抗反射层后，去除第一光刻胶层。
可选的，形成第二分割掺杂掩膜层和第二掺杂掩膜层过程中，形成第一掺杂掩膜层。
可选的，还包括：形成第一分割掺杂掩膜层后，在第一槽的侧壁形成掩膜侧墙；形成掩膜侧墙后，刻蚀去除第二牺牲掩膜层，形成第二槽。
可选的，还包括：形成第二槽后，以第一分割掺杂掩膜层、第二分割掺杂掩膜层、掩膜侧墙、第一掺杂掩膜层和第二掺杂掩膜层为掩膜，刻蚀第一槽和第二槽底部的待刻蚀层，在第一槽底部的待刻蚀层中形成第一目标槽，在第二槽底部的待刻蚀层中形成第二目标槽；在第一目标槽中形成第一互联层；在第二目标槽中形成第二互联层，第一互联层和第二互联层分立。
本发明还一种上述任一项方法所形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的图形化方法中，通过离子注入工艺将第一初始掩膜层区分成第二牺牲掩膜层、第一分割掺杂掩膜层、第二分割掺杂掩膜层、第一牺牲掩膜层，这样使得第一分割掺杂掩膜层的材料和第二分割掺杂掩膜层的材料均与第二牺牲掩膜层的材料不同，这样形成第一槽后，选择对第二牺牲掩膜层刻蚀选择比较大的刻蚀工艺参数，能够保证去除第二牺牲掩膜层，同时保留第一分割掺杂掩膜层和第二分割掺杂掩膜层。去除第二牺牲掩膜层后，就定义出第二槽。因此第二槽的形成过程中没有采用图形化工艺，形成第一槽、第二槽、第一分割掺杂掩膜层和第二分割掺杂掩膜层的过程中，节约了一次图形化工艺，简化了半导体器件的工艺流程。
附图说明
图1至图7是一种图形化方法进行过程中的结构示意图；
图8至图30是本发明一实施例中图形化方法进行过程中的结构示意图。
具体实施方式
正如背景技术所述，现有的图形化方法的可靠性较差。
图1至图7是一种图形化方法进行过程中的结构示意图。
参考图1和图2，图1为半导体器件的俯视图，图2为图1中切割线A-A1的截面图，提供基底100，所述基底100包括若干分立的第一区A0和若干分立的第二区B0，第一区A0和第二区B0沿第一方向X相间排布，相邻的第第一区A0和第二区B0邻接，所述第一区A0包括第一中心区A01和第一边缘区A02，所述第一边缘区A02沿第二方向位于第一中心区A01两侧，第二方向与第一方向垂直，所述第二区B0包括第二中心区B01和第二边缘区B02，所述第二边缘区B02沿第二方向位于第二中心区B01两侧；在所述基底100的第一区A0和第二区B0上形成第一初始掩膜层111；在所述第一初始掩膜层111表面形成第二初始掩膜层110。
参考图3，去除第一中心区A01上的第二初始掩膜层110，在第二初始掩膜层110内形成第一凹槽101。
参考图4，去除部分第二中心区B01上的第二初始掩膜层110，在第二初始掩膜层110内形成第二分割槽102，所述第二分割槽102将第二中心区B01的第二初始掩膜层110在第二方向上分割，第二方向与第一方向垂直。
参考图5，形成第二分割槽102后，在第一凹槽101的侧壁形成掩膜侧墙120，在形成掩膜侧墙120的过程中，在第二分割槽102中形成填充掩膜层130。
参考图6，形成填充掩膜层130和掩膜侧墙120后，在第一凹槽101内形成第一分割掩膜层140，所述第一分割掩膜层140将第一凹槽101在第二方向分割，第二方向与第一方向垂直。
参考图7，形成第一分割掩膜层140后，去除填充掩膜层130两侧的第二中心区B01上的第二初始掩膜层110，形成第二凹槽；形成第二凹槽后，以第一分割掩膜层140、填充掩膜层130、掩膜侧墙120和第二区B0上的第二初始掩膜层110为掩膜，刻蚀第一初始掩膜层111，在所述第一初始掩膜层111内形成第一主凹槽和第二主凹槽，所述第一主凹槽暴露出基底100第一中心区A01表面，所述第二主凹槽暴露出基底100第二中心区B01表面。
上述图形化层的形成过程中，形成第一主凹槽和第二主凹槽的过程中，形成第一凹槽、第二分割槽、第一分割掩膜层和第二凹槽的过程中各需要一次掩膜，因此至少需要用到4次图形化工艺。而图形化工艺制程的程序复杂，且耗时较长，从而导致半导体器件的生产效率不高。
在此基础上，本发明提供一种图形化方法，在第二区的部分第一初始掩膜层中掺杂离子，使得第二区的第一初始掩膜层形成为第二分割掺杂掩膜层和第二牺牲掩膜层；在第一区的部分第一初始掩膜层中掺杂离子，使得第一区的第一初始掩膜层形成为第一分割掺杂掩膜层和第一牺牲掩膜层；采用图形化工艺去除第一牺牲掩膜层，形成第一槽；第一分割掺杂掩膜层和第二分割掺杂掩膜层的材料与第二牺牲掩膜层不同，选择不同刻蚀选择比的刻蚀参数，去除第二牺牲掩膜层。第二槽的形成过程中没有采用图形化工艺，形成第一槽、第二槽、第一分割掺杂掩膜层和第二分割掺杂掩膜层的过程中，节约了一次图形化工艺，简化了半导体器件的工艺流程。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图8至图30是本发明一实施例中图形化方法进行过程中的结构示意图。
参考图8；提供待刻蚀层200，所述待刻蚀层200包括若干分立的第一区A1和若干分立的第二区B1，第一区A1和第二区B1沿第一方向X相间排布，相邻的第一区A1和第二区B1邻接。
所述待刻蚀层200还包括：第一边缘区A2和第二边缘区B2，所述第一边缘区A2沿第二方向Y位于第一区A1两侧，所述第二边缘区B2沿第二方向Y位于第二区B1两侧，第二方向Y垂直于第一方向X。
若干第一区A1沿第一方向X排布，若干第二区B1沿第一方向X排布。
第一区A1和第二区B1沿第一方向X相间排布指的是：相邻的第一区A1之间仅具有一个第二区B1，相邻的第二区B1之间仅具有一个第一区A1。
本实施例中，以三个第一区A1、两个第二区B1作为示例。在其他实施例中，第一区和第二区的数量可以选择其他的数值。
在其他实施例中，第一区和第二区的数量相等。
所述待刻蚀层200的材料包括氧化硅或低K介质层(K小于等于3.9)。
参考图9和图10，图9为半导体器件的俯视图，图10为图9中切割线M2-N2的剖面图；在所述待刻蚀层200的第一区A1和第二区B1上形成第一初始掩膜层201。
本实施例中，所述第一初始掩膜层201还覆盖第一边缘区A2和第二边缘区B2。
所述第一初始掩膜层201的材料包括：多晶硅、二氧化硅、氮化硅、氧化钛或者氮化钛。
本实施例中，所述第一初始掩膜层201选用的材料均属于硬掩膜材料。
在一实施例中，形成第一初始掩膜层201之前，还包括：在所述待刻蚀层200表面形成停止层。所述停止层在刻蚀第一初始掩膜层201时，保护待刻蚀层200。
接着，在第二区B1的部分第一初始掩膜层201中掺杂离子，使得第二区B1的第一初始掩膜层201形成为第二分割掺杂掩膜层和第二牺牲掩膜层，所述第二牺牲掩膜层沿第二方向Y分别位于第二分割掺杂掩膜层的两侧，第二方向Y垂直于第一方向X。
本实施例中，还包括：在所述第一边缘区A2形成第一掺杂掩膜层，所述第一掺杂掩膜层内具有掺杂离子。
本实施例中，还包括：在所述第二边缘区B2形成第二掺杂掩膜层，所述第二掺杂掩膜层内具有掺杂离子。
本实施例中，形成第二分割掺杂掩膜层过程中，形成第二掺杂掩膜层。
下面参考图11至图14介绍形成第二掺杂掩膜层和第二分割掺杂掩膜层的方法。
结合参考图11和图12，图12为沿图11中切割线M-N的剖面图，且图11为在图9基础上的示意图，在第一初始掩膜层201上形成第一底部抗反射层(未图示)；在第一底部抗反射层上形成图形化的第一光刻胶层203，所述第一光刻胶层203暴露出第二边缘区B2的第一底部抗反射层、以及第二区B1的部分第一底部抗反射层；以第一光刻胶层203为掩膜刻蚀第一底部抗反射层直至暴露出第一初始掩膜层201，使第一底部抗反射层形成第一阻挡层202；以第一光刻胶层203为掩膜刻蚀第一底部抗反射层后，去除第一光刻胶层203。
第一底部抗反射层覆盖整个第一初始掩膜层201的表面。
第一光刻胶层203用于定义第一阻挡层202的位置。
本实施例中，第一光刻胶层203覆盖第一区A1的第一底部抗反射层、第一边缘区A2的第一底部抗反射涂层和部分第二区B1的第一底部抗反射层，且暴露出第二边缘区B2的第一底部抗反射层、以及第二区B1的部分第一底部抗反射层。
本实施例中，第一阻挡层202覆盖第一区A1的第一初始掩膜层201、第一边缘区A2的第一初始掩膜层201和部分第二区B1的第一初始掩膜层201上形成第一阻挡层202，且第一阻挡层202暴露出第二边缘区B2的第一初始掩膜层201、以及第二区B1的部分第一初始掩膜层201。
在一实施例中，形成第二分割掺杂掩膜层和第二掺杂掩膜层过程中，形成第一掺杂掩膜层。第一阻挡层覆盖第一区A1的第一初始掩膜层201和第二区B1的部分第一初始掩膜层201，且第一阻挡层暴露出第一边缘区A2的第一初始掩膜层201、第二边缘区B2的第一初始掩膜层201、以及第二区B1的部分第一初始掩膜层201。
本实施例中，第一阻挡层202由第一底部抗反射层形成，因此第一阻挡层202的材料和第一底部抗反射层的材料相同。
结合参考图13和图14，图14为沿图13中切割线M-N的剖面图，且图13为在图11基础上的示意图，图14为在图12基础上的示意图，以第一阻挡层202为掩膜，在第二边缘区B2的第一初始掩膜层201中注入掺杂离子和第二区B1的部分第一初始掩膜层201中注入掺杂离子，使第二边缘区B2的第一初始掩膜层201形成第二掺杂掩膜层210，使第二区B1的第一初始掩膜层201形成第二分割掺杂掩膜层212和第二牺牲掩膜层213，第二牺牲掩膜层213沿第二方向Y分别位于第二分割掺杂掩膜层212的两侧。
所述掺杂离子包括：砷离子、硼离子、磷离子、镓离子或铟离子。
本实施例中，还包括：形成第二分割掺杂掩膜层212和第二掺杂掩膜层210后，去除第一阻挡层202。
去除第一阻挡层202的工艺为湿法刻蚀工艺或干法刻蚀工艺。
本实施例中，去除第一阻挡层202的工艺为灰化工艺。
灰化工艺去除第一阻挡层202方法简单。
通过离子注入工艺形成第二掺杂掩膜层210和第二分割掺杂掩膜层212，这样使得第二掺杂掩膜层210与第二牺牲掩膜层213材料不同，第二分割掺杂掩膜层212与第二牺牲掩膜层213的材料不同，后续去除第二牺牲掩膜层213时，第二掺杂掩膜层210和第二分割掺杂掩膜层212会被保留。
在第一区A1的部分第一初始掩膜层201中掺杂离子，使得第一区A1的第一初始掩膜层201形成为第一分割掺杂掩膜层和第一牺牲掩膜层，所述第一牺牲掩膜层沿第二方向分别位于第一分割掺杂掩膜层的两侧；去除第一区A1的第一牺牲掩膜层，在第一初始掩膜层201第一区A1内形成若干分立的第一槽。
本实施例中，形成第二分割掺杂掩膜层212之后，形成第一分割掺杂掩膜层。
在一实施例中，形成第一分割掺杂掩膜层之后，形成第二分割掺杂掩膜层212。
本实施例中，形成第一槽后，形成第一分割掺杂掩膜层。
所述第一槽的形成方法包括：在第一区A1的第一初始掩膜层201、第二区B1的第二分割掺杂掩膜层212和第二牺牲掩膜层213上形成硬掩膜层，所述硬掩膜层暴露出部分第一初始掩膜层201表面；以所述硬掩膜层为掩膜，刻蚀第一区A1的第一初始掩膜层201，在所述第一初始掩膜层201内形成位于第一区A1上分立的第一槽，相邻的第一槽之间具有第一分割掩膜层；形成第一槽后，去除硬掩膜层。
下面参考图15至图18介绍形成硬掩膜层的方法。
结合参考图15和图16，图16为沿图15中切割线M1-N1的剖面图，且图15为在图13基础上的示意图，图16为在图14基础上的示意图，在第一区A1的第一初始掩膜层201、第二区B1的第二分割掺杂掩膜层212和第二牺牲掩膜层213上形成初始硬掩膜层204；在所述初始硬掩膜层204表面形成第二阻挡层205，所述第二阻挡层205覆盖部分第一区A1的初始硬掩膜层204；
本实施例中，形成第二分割掺杂掩膜层212过程中，形成第一掺杂掩膜层。
本实施例中，在第一区A1和第一边缘区A2的第一初始掩膜层201、第二区B1的第二分割掺杂掩膜层212和第二牺牲掩膜层213上、以及第二边缘区B2的第二掺杂掩膜层210上形成初始硬掩膜层204；在所述初始硬掩膜层204表面形成第二阻挡层205，所述第二阻挡层205覆盖第一边缘区A2的初始硬掩膜层204和部分第一区A1的初始硬掩膜层204，暴露出第二区B1的初始硬掩膜层204和部分第一区A1的初始硬掩膜层204。
所述第二阻挡层205用于形成硬掩膜层的掩膜。
形成第二阻挡层205的方法包括：在初始硬掩膜层204上形成第二底部抗反射层(未图示)；在第二底部抗反射层上形成图形化的第二光刻胶层(未图示)，所述第二光刻胶层覆盖第一边缘区A2的第二底部抗反射层和部分第一区A1的第二底部抗反射层，暴露出第二区B1的第二底部抗反射层和部分第一区A1的第二底部抗反射层；以第二光刻胶层为掩膜刻蚀第二底部抗反射层直至暴露出第二区B1的初始硬掩膜层204和部分第一区A1的初始硬掩膜层204，使第二底部抗反射层形成第二阻挡层205；以第二光刻胶层为掩膜刻蚀第二底部抗反射层后，去除第二光刻胶层。
结合参考图17和图18，图18为沿图17中切割线M1-N1的剖面图，且图17为在图15基础上的示意图，图18为在图16基础上的示意图，以所述第二阻挡层205为掩膜，刻蚀所述初始硬掩膜层204直至暴露出第一初始掩膜层201表面，使初始硬掩膜层204形成硬掩膜层206；刻蚀所述初始硬掩膜层204后，去除第二阻挡层205。
本实施例中，以所述第二阻挡层205为掩膜，刻蚀所述初始硬掩膜层204直至暴露出第一初始掩膜层201表面，使初始硬掩膜层204形成硬掩膜层206；刻蚀所述初始硬掩膜层204后，去除第二阻挡层205。
所述硬掩膜层206为后续形成第一槽提供掩膜。
所述硬掩膜层206覆盖第一边缘区A2的第一初始掩膜层201和部分第一区A1的第一初始掩膜层201，暴露出第二区B1的第二分割掺杂掩膜层212和第二牺牲掩膜层213上、以及第二边缘区B2的第二掺杂掩膜层210。
所述硬掩膜层206的材料包括：氧化硅、氮化硅、氧化钛、氮化钛、氮化铝或者氧化铝。
本实施例中，所述硬掩膜层206的材料为氧化硅。
刻蚀所述初始硬掩膜层204的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺。
结合参考图19和图20，图20为沿图19中切割线M1-N1的剖面图，且图19为在图17基础上的示意图，图20为在图18基础上的示意图，在所述第二区B1上形成第三阻挡层207，且所述第三阻挡层207暴露出第一区A1的第一初始掩膜层201和硬掩膜层206。
本实施例中，所述第三阻挡层207还覆盖第二边缘区B2上的第二掺杂掩膜层210；暴露出第一边缘区A2上的硬掩膜层206。
所述硬掩膜层206沿第一方向X横跨部分第一区A1内的第一初始掩膜层201表面，所述硬掩膜层206沿第二方向Y分立位于第一区A1的第一初始掩膜层201上。
本实施例中，所述硬掩膜层206还覆盖第一边缘区A2上的第一初始掩膜层201。
所述第三阻挡层207用于保护第二区B1上的第二分割掺杂掩膜层212、第二边缘区B2上的第二掺杂掩膜层和第二区B1上的第二牺牲掩膜层。
本实施例中，所述第三阻挡层207的材料为底部抗反射层材料。
本实施例中，形成第三阻挡层207的方法包括：在所述第二边缘区B2的第二掺杂掩膜层、第二区B1的第二分割掺杂掩膜层、第一区A1的第一初始掩膜层201和第二区B1的第一初始掩膜层201和硬掩膜层206上形成第三底部抗反射层；在第三底部抗反射层上形成图形化的第三光刻胶层；以第三光刻胶层为掩膜，刻蚀第三底部抗反射层直至暴露出第一区A1的第一初始掩膜层201和硬掩膜层206；之后，去除第三光刻胶层。
在一实施例中，所述第三阻挡层覆盖第二分割掺杂掩膜层、第二掺杂掩膜层和第二牺牲掩膜层，以及第一边缘区A2的第一掺杂掩膜层，且所述第三阻挡层暴露出第一区A1的第一初始掩膜层和硬掩膜层。
结合参考图21、图22和图23，图22为沿图21中切割线M1-N1的剖面图，图23为沿图21中切割线M2-N2的剖面图，以所述硬掩膜层206为掩膜，刻蚀第一区A1的第一初始掩膜层201，在所述第一初始掩膜层201内形成位于第一区A1上分立的第一槽221，相邻的第一槽221之间具有第一分割掩膜层。
本实施例中，以所述硬掩膜层206和第三阻挡层207为掩膜，刻蚀第一区A1的第一初始掩膜层201，在所述第一初始掩膜层201内形成位于第一区A1上分立的第一槽221。
所述硬掩膜层206和第一初始掩膜层201的材料不同。
本实施例中，还包括：形成第一槽221后，去除硬掩膜层206，暴露出第一区A1上的第一分割掩膜层和第一边缘区A2上的第一初始掩膜层201。
结合参考图24和图25，图25为沿图24中切割线M1-N1的剖面图，且图24为在图21基础上的示意图，图25为在图22基础上的示意图，去除硬掩膜层206后，在相邻第一槽221之间的第一分割掩膜层中掺杂离子，在第一区A1上形成第一分割掺杂掩膜层211。
所述第一分割掺杂掩膜层211沿第二方向Y分离第一槽221。
所述第一分割掺杂掩膜层211为后续形成第一目标槽提供掩膜。
本实施例中，还包括：在相邻第一槽221之间的第一分割掩膜层中掺杂离子过程中，在第一边缘区A2的第一初始掩膜层201中掺杂离子，形成第一掺杂掩膜层220。
通过离子注入工艺形成第一掺杂掩膜层220和第一分割掺杂掩膜层211，这样使得第一掺杂掩膜层220与第二牺牲掩膜层213材料不同，第一分割掺杂掩膜层211与第二牺牲掩膜层213的材料不同，后续去除第二牺牲掩膜层213时，第一掺杂掩膜层220和第一分割掺杂掩膜层211会被保留。
本实施例中，形成第一分割掺杂掩膜层211过程中，形成第一掺杂掩膜层220。
在一实施例中，形成第一分割掺杂掩膜层211后，形成第一掺杂掩膜层220。
在另一实施例中，形成第一掺杂掩膜层后，形成第一分割掺杂掩膜层。
结合参考图26、图27和图28，图27为沿图26中切割线M-N的剖面图，图28为沿图26中切割线M1-N1的剖面图，形成第一分割掺杂掩膜层211后，在第一槽221的整个侧壁形成掩膜侧墙223，沿第二方向Y上相邻的第一槽221之间具有掩膜侧墙223和第一分割掺杂掩膜层211。
所述掩膜侧墙的材料包括氧化硅、氮化硅、氧化钛、氮化钛、氮化铝或者氧化铝。
本实施例中，所述掩膜侧墙的材料为氮化硅。
本实施例中，采用原子层沉积工艺形成掩膜侧墙材料层，好处在于：原子层沉积工艺填充性较好，且能够形成较薄的膜层，利于控制掩膜侧墙的厚度。
结合参考图29和图30，图30为沿图29中切割线M-N的剖面图，且图29为在图26基础上的示意图，图30为在图27基础上的示意图，形成第一分割掺杂掩膜层211后，刻蚀去除第二牺牲掩膜层213，在第二掺杂掩膜层210和第二分割掺杂掩膜层212之间形成第二槽222，且第二槽222分别位于第二分割掺杂掩膜层212沿第二方向Y的两侧。
本实施例中，形成掩膜侧墙223后，刻蚀去除第二牺牲掩膜层213，形成第二槽222，第一槽221和第二槽222之间被掩膜侧墙223隔开，沿第二方向Y上相邻的第二槽222之间被第二分割掺杂掩膜层212隔开。
第一初始掩膜层201被区分成第二掺杂掩膜层210、第一分割掺杂掩膜层211、第二分割掺杂掩膜层212、第一掺杂掩膜层220和第二牺牲掩膜层213；第二掺杂掩膜层210、第一分割掺杂掩膜层211、第二分割掺杂掩膜层212、第一掺杂掩膜层220和第二牺牲掩膜层213的材料和第二牺牲掩膜层的材料不同，这样去除第二牺牲掩膜层213后，就定义出第二槽222。第二槽的形成过程中没有采用图形化工艺，形成第一槽、第二槽、第一分割掺杂掩膜层和第二分割掺杂掩膜层的过程中，节约了一次图形化工艺，简化了工艺流程，简化了半导体器件的工艺流程。
在刻蚀去除第二牺牲掩膜层213的工艺中，对第二牺牲掩膜层213具有第一刻蚀速率，对第一掺杂掩膜层220、第二掺杂掩膜层210、第一分割掺杂掩膜层211和第二分割掺杂掩膜层212具有第二刻蚀速率，第一刻蚀速率大于第二刻蚀速。
在一个具体的实施例中，第一刻蚀速率与第二刻蚀速率的比值为5～20。
本实施例中，第二槽222通过刻蚀去除第二牺牲掩膜层213而形成，第二牺牲掩膜层213的材料分别与第一掺杂掩膜层220、第二掺杂掩膜层210、第一分割掺杂掩膜层211和第二分割掺杂掩膜层212的材料不同，且在刻蚀去除第二牺牲掩膜层213之前，已经形成了掩膜侧墙223，而掩膜侧墙223与第二牺牲掩膜层213的材料不同，这样避免去除第二牺牲掩膜层213的工艺将第一槽和第二槽贯通。
本实施例中，还包括：形成第二槽222后，以第一分割掺杂掩膜层211、第二分割掺杂掩膜层212、掩膜侧墙223、第一掺杂掩膜层220和第二掺杂掩膜层210为掩膜，刻蚀第一槽221和第二槽222底部的待刻蚀层200，在第一槽221底部的待刻蚀层200中形成第一目标槽，在第二槽222底部的待刻蚀层200中形成第二目标槽；
本实施例中，还包括：形成第一目标槽和第二目标槽后，去除第一分割掺杂掩膜层211、第二分割掺杂掩膜层212、掩膜侧墙223、第一掺杂掩膜层220和第二掺杂掩膜层210；去除第一分割掺杂掩膜层211、第二分割掺杂掩膜层212、掩膜侧墙223、第一掺杂掩膜层220和第二掺杂掩膜层210后，在第一目标槽中形成第一互联层；在第二目标槽中形成第二互联层，第一互联层和第二互联层分立。
相应的，本发明还一种采用上述方法所形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种图形化方法，其特征在于，包括：
提供待刻蚀层，所述待刻蚀层包括若干分立的第一区和若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接；
在所述待刻蚀层的第一区和第二区上形成第一初始掩膜层；
在第二区的部分第一初始掩膜层中掺杂离子，使得第二区的第一初始掩膜层形成为第二分割掺杂掩膜层和第二牺牲掩膜层，所述第二牺牲掩膜层沿第二方向分别位于第二分割掺杂掩膜层的两侧，第二方向垂直于第一方向；
去除第一区的第一初始掩膜层，在第一初始掩膜层第一区内形成若干分立的第一槽；相邻第一槽之间具有第一分割掩膜层；在所述第一分割掩膜层中掺杂离子，使第一区上形成第一分割掺杂掩膜层和第一牺牲掩膜层，所述第一牺牲掩膜层沿第二方向分别位于第一分割掺杂掩膜层的两侧；
形成第一分割掺杂掩膜层后，在第一槽的侧壁形成掩膜侧墙；形成掩膜侧墙后，刻蚀去除第二牺牲掩膜层，形成第二槽；其中，所述第二牺牲掩膜层的材料与所述第一分割掺杂掩膜层和第二分割掺杂掩膜层的材料不同。
2.根据权利要求1所述的图形化方法，其特征在于，所述掺杂离子包括：砷离子、硼离子、磷离子、镓离子或铟离子。
3.根据权利要求1所述的图形化方法，其特征在于，第一初始掩膜层的材料包括：多晶硅、二氧化硅、氮化硅、氧化钛或者氮化钛。
4.根据权利要求1所述的图形化方法，其特征在于，形成第二分割掺杂掩膜层之后，形成第一分割掺杂掩膜层。
5.根据权利要求1所述的图形化方法，其特征在于，所述第一槽的形成方法包括：在第一区的第一初始掩膜层、第二区的第二分割掺杂掩膜层和第二牺牲掩膜层上形成硬掩膜层，所述硬掩膜层暴露出部分第一初始掩膜层表面；以所述硬掩膜层为掩膜，刻蚀第一区的第一初始掩膜层，在所述第一初始掩膜层内形成位于第一区上分立的第一槽，相邻的第一槽之间具有第一分割掩膜层；形成第一槽后，去除硬掩膜层。
6.根据权利要求5所述的图形化方法，其特征在于，所述硬掩膜层的形成方法包括：在第一区的第一初始掩膜层、第二区的第二分割掺杂掩膜层和第二牺牲掩膜层上形成初始硬掩膜层；在所述初始硬掩膜层表面形成第二阻挡层，所述第二阻挡层覆盖部分第一区的初始硬掩膜层；以所述第二阻挡层为掩膜，刻蚀所述初始硬掩膜层直至暴露出第一初始掩膜层表面，使初始硬掩膜层形成硬掩膜层；刻蚀所述初始硬掩膜层后，去除第二阻挡层。
7.根据权利要求5所述的图形化方法，其特征在于，所述硬掩膜层的材料包括：氧化硅、氮化硅、氧化钛、氮化钛、氮化铝或者氧化铝。
8.根据权利要求1所述的图形化方法，其特征在于，形成硬掩膜层后，形成第一槽前，还包括：在所述第二区上形成第三阻挡层，且第三阻挡层暴露出第一区的第一初始掩膜层和硬掩膜层；所述第一槽的形成方法包括：以所述硬掩膜层和第三阻挡层为掩膜，刻蚀第一区的第一初始掩膜层，在所述第一初始掩膜层内形成位于第一区上分立的第一槽。
9.根据权利要求1所述的图形化方法，其特征在于，形成第一分割掺杂掩膜层之后，形成第二分割掺杂掩膜层。
10.根据权利要求1、4或9所述的图形化方法，其特征在于，所述待刻蚀层还包括：第一边缘区和第二边缘区，所述第一边缘区沿第二方向位于第一区两侧，所述第二边缘区沿第二方向位于第二区两侧；所述第一初始掩膜层覆盖第一边缘区和第二边缘区；所述图形化方法还包括：在所述第一边缘区形成第一掺杂掩膜层，所述第一掺杂掩膜层内具有掺杂离子；在所述第二边缘区形成第二掺杂掩膜层，所述第二掺杂掩膜层内具有掺杂离子。
11.根据权利要求10所述的图形化方法，其特征在于，形成第二分割掺杂掩膜层过程中，形成第二掺杂掩膜层。
12.根据权利要求11所述的图形化方法，其特征在于，形成第一分割掺杂掩膜层过程中，形成第一掺杂掩膜层。
13.根据权利要求8所述的图形化方法，其特征在于，所述第二分割掺杂掩膜层和第二掺杂掩膜层的形成方法包括：在第一初始掩膜层上形成第一阻挡层，所述第一阻挡层内具有第一阻挡开口，所述第一阻挡层开口暴露出第二边缘区的第一初始掩膜层、以及第二区的部分第一初始掩膜层；以所述第一阻挡层为掩膜，在第二边缘区的第一初始掩膜层中、以及第二区的部分第一初始掩膜层中注入掺杂离子，形成第二分割掺杂掩膜层和第二掺杂掩膜层；在第二边缘区的第一初始掩膜层中、以及第二区的部分第一初始掩膜层中注入掺杂离子后，且在第一区上形成硬掩膜层之前，去除第一阻挡层。
14.根据权利要求9所述的图形化方法，其特征在于，形成第一阻挡层的方法包括：在第一初始掩膜层上形成第一底部抗反射层；在第一底部抗反射层上形成图形化的第一光刻胶层，所述第一光刻胶层暴露出第二边缘区的第一底部抗反射层、以及第二区的部分第一底部抗反射层；以第一光刻胶层为掩膜刻蚀第一底部抗反射层直至暴露出第一初始掩膜层，使第一底部抗反射层形成第一阻挡层；以第一光刻胶层为掩膜刻蚀第一底部抗反射层后，去除第一光刻胶层。
15.根据权利要求11所述的图形化方法，其特征在于，形成第二分割掺杂掩膜层和第二掺杂掩膜层过程中，形成第一掺杂掩膜层。
16.根据权利要求1所述的图形化方法，其特征在于，还包括：形成第二槽后，以第一分割掺杂掩膜层、第二分割掺杂掩膜层、掩膜侧墙、第一掺杂掩膜层和第二掺杂掩膜层为掩膜，刻蚀第一槽和第二槽底部的待刻蚀层，在第一槽底部的待刻蚀层中形成第一目标槽，在第二槽底部的待刻蚀层中形成第二目标槽；在第一目标槽中形成第一互联层；在第二目标槽中形成第二互联层，第一互联层和第二互联层分立。
17.一种采用权利要求1至16任一项所述方法所形成的半导体器件。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594336A (zh) * 2012-08-13 2014-02-19 中芯国际集成电路制造(上海)有限公司 一种双重图形化方法
CN109411337A (zh) * 2017-08-16 2019-03-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160091164A (ko) * 2015-01-23 2016-08-02 삼성전자주식회사 미세 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594336A (zh) * 2012-08-13 2014-02-19 中芯国际集成电路制造(上海)有限公司 一种双重图形化方法
CN109411337A (zh) * 2017-08-16 2019-03-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

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