KR20070069759A - 반도체 소자의 듀얼 게이트 형성방법 - Google Patents

반도체 소자의 듀얼 게이트 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 듀얼 게이트 형성방법을 개시한다. 개시된 본 발명의 방법은, 상기 NMOS 및 PMOS 형성 영역이 정의된 반도체 기판을 마련하는 단계와, 기판 상에 게이트절연막을 형성하는 단계와, 상기 NMOS 형성 영역의 게이트절연막 상에 N형 불순물이 도핑된 제1폴리실리콘막을 형성함과 아울러 상기 PMOS 형성 영역의 게이트절연막 상에 P형 불순물이 도핑된 제2폴리실리콘막을 형성하는 단계와, 상기 제1 및 제2폴리실리콘막 상에 텅스텐실리사이드막을 형성하는 단계와, 상기 텅스텐실리사이드막 상의 NMOS 및 PMOS 형성 영역의 각각에 게이트 예정 영역을 가리는 하드마스크막을 형성하는 단계와, 상기 NMOS 형성 영역의 하드마스크막을 포함한 기판 전면 상에 PMOS 형성 영역을 노출시키는 제1마스크 패턴을 형성하는 단계와, 상기 노출된 PMOS 형성 영역의 텅스텐실리사이드막, 제2폴리실리콘막 및 게이트절연막을 식각하는 단계와, 상기 제1마스크 패턴을 제거하는 단계와, 상기 PMOS 형성 영역의 하드마스크막을 포함한 기판 전면 상에 NMOS 형성 영역을 노출시키는 제2마스크 패턴을 형성하는 단계와, 상기 노출된 NMOS 형성 영역의 텅스텐실리사이드막, 제1폴리실리콘막 및 게이트절연막을 식각하는 단계 및 상기 제2마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 듀얼 게이트 형성방법{Method for forming dual gate of semiconductor device}
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 듀얼 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 반도체기판 20: 게이트절연막
30a: N형 불순물이 도핑된 제1폴리실리콘막
30b: P형 불순물이 도핑된 제2폴리실리콘막
40: 텅스텐실리사이드막 50: 질화막 재질의 하드마스크막
60a: 제1마스크 패턴 60b: 제2마스크 패턴
100: PMOS 게이트 200: NMOS 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 반도체 소자의 듀얼 게이트(dual gate) 형성방법에 관한 것이다.
현재 반도체 집적도 증가에 따른 모스펫(MOSFET)의 마진(margin) 개선을 확 보하기 위해서, 단일 폴리 게이트(single poly gate)에서 듀얼 폴리 게이트(dual poly gate)를 적용하고 있다.
자세하게, 상기 듀얼 폴리 게이트 제조 공정은 N+ 폴리실리콘막을 NMOS의 게이트 물질로 사용하고, P+ 폴리실리콘막을 PMOS의 게이트 물질로 사용하는 것으로, 통상은 게이트 물질로서 비도핑된 비정질실리콘(undoped a-Si)막 또는 도핑된 폴리실리콘(doping poly-Si)막을 증착한 후, NMOS 게이트 영역 및 PMOS 게이트 영역 각각에 선택적으로 N+ 이온주입 및 P+ 이온주입을 수행한다.
그러나, 전술한 바와 같이, 듀얼 게이트 형성방법에는 문제점이 있다. 상기 듀얼 게이트를 형성하기 위해서는, 게이트 전극 물질로 N형 폴리실리콘막과 P형 폴리실리콘막을 증착 후, 후속으로 텅스텐막실리사이드막과 하드마스크막을 증착한 다음, 이들을 식각하여 듀얼 게이트를 형성하게 되는데, 이 때, N형 폴리실리콘막과 P형 폴리실리콘막의 식각특성이 달라 게이트 식각 공정시 어려움을 겪게 된다.
여기서, 게이트 식각공정에 사용하는 가스로는 Cl2와 HBr 계열의 가스를 사용하는데, 이 가스들로 부터 발생하는 레디칼(radical)들은 Cl, HBr 구성이 Cl-, Br- 등의 안정된 상태로 바뀌기 용이한 상황이다. 이러한 이유로 N형 폴리실리콘막은 식각율이 빠르고, 텅스텐실리사이드막과 N형 폴리실리콘막간의 언터 컷(under cut)이 심각하여 소자간에 단락(short)이 되는 문제점이 생긴다.
즉, 게이트 식각 공정시 NMOS 게이트와 PMOS 게이트를 동시에 만족 시킬 수 없어 NMOS 게이트와 PMOS 게이트간의 프로파일(profile)이 상이하게 나오는 문제점이 생긴다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 보다 상세하게는, 듀얼 폴리 게이트의 식각 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 듀얼 폴리 게이트 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 상기 NMOS 및 PMOS 형성 영역이 정의된 반도체 기판을 마련하는 단계; 상기 기판 상에 게이트절연막을 형성하는 단계; 상기 NMOS 형성 영역의 게이트절연막 상에 N형 불순물이 도핑된 제1폴리실리콘막을 형성함과 아울러 상기 PMOS 형성 영역의 게이트절연막 상에 P형 불순물이 도핑된 제2폴리실리콘막을 형성하는 단계; 상기 제1 및 제2폴리실리콘막 상에 텅스텐실리사이드막을 형성하는 단계; 상기 텅스텐실리사이드막 상의 NMOS 및 PMOS 형성 영역의 각각에 게이트 예정 영역을 가리는 하드마스크막을 형성하는 단계; 상기 NMOS 형성 영역의 하드마스크막을 포함한 기판 전면 상에 PMOS 형성 영역을 노출시키는 제1마스크 패턴을 형성하는 단계; 상기 노출된 PMOS 형성 영역의 텅스텐실리사이드막, 제2폴리실리콘막 및 게이트절연막을 식각하는 단계; 상기 제1마스크 패턴을 제거하는 단계; 상기 PMOS 형성 영역의 하드마스크막을 포함한 기판 전면 상에 NMOS 형성 영역을 노출시키는 제2마스크 패턴을 형성하는 단계; 상기 노출된 NMOS 형성 영역의 텅스텐실리사이드막, 제1폴리실리콘막 및 게이트절연막을 식각하는 단계; 및 상기 제2마스크 패턴을 제거하는 단계;를 포함하는 반도체 소자의 듀얼 게이트 형성방법을 제공한다.
여기서, 상기 제1 및 제2마스크 패턴을 형성하는 단계는 감광막, 비정질 카본막 및 카본막으로 구성된 그룹으로 부터 선택되는 어느 하나를 사용하여 수행하는 것을 특징으로 한다.
또한, 본 발명은, 상기 NMOS 및 PMOS 형성 영역이 정의된 반도체 기판을 마련하는 단계; 상기 기판 상에 게이트절연막을 형성하는 단계; 상기 NMOS 형성 영역의 게이트절연막 상에 N형 불순물이 도핑된 제1폴리실리콘막을 형성함과 아울러 상기 PMOS 형성 영역의 게이트절연막 상에 P형 불순물이 도핑된 제2폴리실리콘막을 형성하는 단계; 상기 제1 및 제2폴리실리콘막 상에 텅스텐실리사이드막을 형성하는 단계; 상기 텅스텐실리사이드막 상의 NMOS 및 PMOS 형성 영역의 각각에 게이트 예정 영역을 가리는 하드마스크막을 형성하는 단계; 상기 NMOS 및 PMOS 형성 영역의 각각의 하드마스크막을 이용해서 텅스텐실리사이드막을 식각하는 단계; 상기 NMOS 형성 영역의 하드마스크막을 포함한 기판 전면 상에 PMOS 형성 영역을 노출시키는 제1마스크 패턴을 형성하는 단계; 상기 노출된 PMOS 형성 영역의 제2폴리실리콘막과 게이트절연막을 식각하는 단계; 상기 제1마스크 패턴을 제거하는 단계; 상기 PMOS 형성 영역의 하드마스크막을 포함한 기판 전면 상에 NMOS 형성 영역을 노출시키는 제2마스크 패턴을 형성하는 단계; 상기 노출된 NMOS 형성 영역의 제1폴리실리콘막과 게이트절연막을 식각하는 단계; 및 상기 제2마스크 패턴을 제거하는 단계;를 포함하는 반도체 소자의 듀얼 게이트 형성방법을 제공한다.
여기서, 상기 제1 및 제2마스크 패턴을 형성하는 단계는 감광막, 비정질 카본막 및 카본막으로 구성된 그룹으로 부터 선택되는 어느 하나를 사용하여 수행하 는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 듀얼 게이트 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1을 참조하면, NMOS 및 PMOS 형성 영역이 정의된 반도체 기판(10)을 마련한 후, 상기 기판(10) 상에 게이트절연막(20)을 형성한다. 그런다음, 상기 게이트절연막(20) 상에 상기 NMOS 형성 영역의 게이트절연막(20) 부분 상에 N형 불순물이 도핑된(doping) 제1폴리실리콘막(30a)을 형성함과 아울러 상기 PMOS 형성 영역의 게이트절연막(20) 부분 상에 P형 불순물이 도핑된(doping) 제2폴리실리콘막(30b)을 형성한다.
다음으로, 상기 제1 및 제2폴리실리콘막(30a, 30b) 상에 텅스텐실리사이드막(40)을 증착한 후, 상기 텅스텐실리사이드막(40) 상의 NMOS 및 PMOS 형성 영역의 각각에 게이트 예정 영역을 가리는 질화막 재질의 하드마스크막(50)을 형성한다.
도 2를 참조하면, 상기 NMOS 형성 영역의 하드마스크막(50)을 포함한 기판 전면 상에 PMOS 형성 영역을 노출시키는 제1마스크 패턴(60a)을 형성한다. 여기서, 상기 제1마스크 패턴(60a)은 감광막(photo resist) 또는 비정질 카본막(amorphous carbon layer) 또는 카본막(carbon)으로 형성한다.
그런다음, 상기 노출된 PMOS 형성 영역의 텅스텐실리사이드막(40), 제2폴리 실리콘막(30b) 및 게이트절연막(20)을 식각하여 PMOS 게이트(100)를 형성한다.
여기서, 본 발명은 NMOS 형성 영역과 PMOS 형성 영역의 각각에 감광막 패턴을 이용하여 식각공정을 수행한다.
즉, 듀얼 폴리 게이트(dual poly gate) 형성시, 상기 N형 불순물이 도핑된 제1폴리실리콘막(30a)과 P형 불순물이 도핑된 제2폴리실리콘막(30b)의 식각(etch) 특성이 전혀 다르기 때문에 각각 만족할 만할 식각 프로파일(etch profile)을 얻기 위하여 NMOS 형성 영역 및 PMOS 형성 영역에 각각에 감광막 패턴을 이용해서 식각공정을 수행한다.
도 3을 참조하면, 상기 제1마스크 패턴을 제거한 상태에서, 상기 PMOS 형성 영역의 하드마스크막(50)을 포함한 기판 전면 상에 NMOS 형성 영역을 노출시키는 제2마스크 패턴(60b)을 형성한다. 여기서, 상기 제2마스크 패턴(60b)은 상기 제1마스크 패턴(60a)과 동일한 물질로 사용한다. 그런다음, 상기 노출된 NMOS 형성 영역의 텅스텐실리사이드막(40), 제1폴리실리콘막(30a) 및 게이트절연막(20)을 식각하여 NMOS 게이트(200)를 형성한다.
이후, 도시하지는 않았으나, 상기 제2마스크 패턴을 제거하여 본 발명을 완성한다.
전술한 바와 같이, 본 발명은 하드마스크막(50)을 포함한 기판 전면 상에 PMOS 형성 영역을 노출시키는 제1마스크 패턴(60a)을 형성한 후, 상기 노출된 PMOS 형성 영역의 텅스텐실리사이드막(50), 제2폴리실리콘막(30b) 및 게이트절연막(20)을 식각한다. 그런다음, 하드마스크막(50)을 포함한 기판 전면 상에 NMOS 형성 영 역을 노출시키는 제2마스크 패턴(60b)을 형성한 후, 상기 노출된 NMOS 형성 영역의 텅스텐실리사이드막(50), 제1폴리실리콘막(30a) 및 게이트절연막(20)을 식각하여, 결과적으로, NMOS 형성 영역 및 PMOS 형성 영역 각각에 최적화 된 식각 레시피(recipe)를 적용할 수 있다.
다시말해, NMOS 형성 영역 및 PMOS 형성 영역의 각각에 감광막 패턴을 이용해서 따로 따로 식각공정을 진행함에 따라 NMOS 형성 영역 및 PMOS 형성 영역 각각에 최적화 된 식각 레시피(recipe)를 적용할 수 있다.
또한, 전술한 본 발명의 실시예에서는 하드마스크막(50)을 형성한 후, NMOS 형성 영역 및 PMOS 형성 영역 각각에 감광막 패턴(60a, 60b)을 이용해서 따로 따로 식각공정을 진행하여 텅스텐실리사이드막(50)과 폴리실리콘막(30a, 30b) 및 게이트절연막(20)을 식각하여 듀얼 폴리 게이트(100, 200)를 형성하였지만, 본 발명의 다른 실시예로서, NMOS 형성 영역 및 PMOS 형성 영역 각각의 하드마스크막(50)을 식각마스크로 이용해서 텅스텐실리사이드막(40)을 식각한 후, NMOS 형성 영역 및 PMOS 형성 영역 각각에 감광막 패턴(60a, 60b)을 이용해서 따로 따로 식각공정을 진행하여 폴리실리콘막(30a, 30b)과 게이트절연막(20)을 식각하여 듀얼 폴리 게이트(100, 200)를 형성하는 것도 가능하다.
이상, 본 발명의 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통사의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 듀얼 폴리 게이트 형성시 감광막 패턴을 이용해서 NMOS 및 PMOS에 따로 따로 식각공정을 진행함으로써, 식각율이 상이한 NMOS 및 PMOS 각각에 최적화된 게이트 식각 레시피를 적용할 수 있다. 따라서, 최적화 된 게이트 식각 프로파일을 얻을 수 있다.
결과적으로, 본 발명은 소자의 집적도가 증가됨에 따라 기존 공정 대비 향상된 공정 수율 확보가 가능하므로 생산성 향상에 기여할 수 있다.

Claims (4)

  1. NMOS 및 PMOS 형성 영역이 정의된 반도체 기판을 마련하는 단계;
    상기 기판 상에 게이트절연막을 형성하는 단계;
    상기 NMOS 형성 영역의 게이트절연막 상에 N형 불순물이 도핑된 제1폴리실리콘막을 형성함과 아울러 상기 PMOS 형성 영역의 게이트절연막 상에 P형 불순물이 도핑된 제2폴리실리콘막을 형성하는 단계;
    상기 제1 및 제2폴리실리콘막 상에 텅스텐실리사이드막을 형성하는 단계;
    상기 텅스텐실리사이드막 상의 NMOS 및 PMOS 형성 영역의 각각에 게이트 예정 영역을 가리는 하드마스크막을 형성하는 단계;
    상기 NMOS 형성 영역의 하드마스크막을 포함한 기판 전면 상에 PMOS 형성 영역을 노출시키는 제1마스크 패턴을 형성하는 단계;
    상기 노출된 PMOS 형성 영역의 텅스텐실리사이드막, 제2폴리실리콘막 및 게이트절연막을 식각하는 단계;
    상기 제1마스크 패턴을 제거하는 단계;
    상기 PMOS 형성 영역의 하드마스크막을 포함한 기판 전면 상에 NMOS 형성 영역을 노출시키는 제2마스크 패턴을 형성하는 단계;
    상기 노출된 NMOS 형성 영역의 텅스텐실리사이드막, 제1폴리실리콘막 및 게이트절연막을 식각하는 단계; 및
    상기 제2마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2마스크 패턴을 형성하는 단계는 감광막, 비정질 카본막 및 카본막으로 구성된 그룹으로 부터 선택되는 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
  3. NMOS 및 PMOS 형성 영역이 정의된 반도체 기판을 마련하는 단계;
    상기 기판 상에 게이트절연막을 형성하는 단계;
    상기 NMOS 형성 영역의 게이트절연막 상에 N형 불순물이 도핑된 제1폴리실리콘막을 형성함과 아울러 상기 PMOS 형성 영역의 게이트절연막 상에 P형 불순물이 도핑된 제2폴리실리콘막을 형성하는 단계;
    상기 제1 및 제2폴리실리콘막 상에 텅스텐실리사이드막을 형성하는 단계;
    상기 텅스텐실리사이드막 상의 NMOS 및 PMOS 형성 영역의 각각에 게이트 예정 영역을 가리는 하드마스크막을 형성하는 단계;
    상기 NMOS 및 PMOS 형성 영역의 각각의 하드마스크막을 이용해서 텅스텐실리사이드막을 식각하는 단계;
    상기 NMOS 형성 영역의 하드마스크막을 포함한 기판 전면 상에 PMOS 형성 영역을 노출시키는 제1마스크 패턴을 형성하는 단계;
    상기 노출된 PMOS 형성 영역의 제2폴리실리콘막과 게이트절연막을 식각하는 단계;
    상기 제1마스크 패턴을 제거하는 단계;
    상기 PMOS 형성 영역의 하드마스크막을 포함한 기판 전면 상에 NMOS 형성 영역을 노출시키는 제2마스크 패턴을 형성하는 단계;
    상기 노출된 NMOS 형성 영역의 제1폴리실리콘막과 게이트절연막을 식각하는 단계; 및
    상기 제2마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
  4. 제 3 항에 있어서,
    상기 제1 및 제2마스크 패턴을 형성하는 단계는 감광막, 비정질 카본막 및 카본막으로 구성된 그룹으로 부터 선택되는 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
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