KR20050002034A - 고집적 모스펫 소자의 제조방법 - Google Patents
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Abstract
본 발명은 실리콘기판의 소정영역에 NMOS영역과 PMOS영역을 각각 형성하는 단계와, 상기 실리콘기판상에 게이트산화막과, 게이트전극 형성용 도전층 및 마스크 질화막을 차례로 형성하는 단계, 사진식각공정을 통해 게이트전극을 패터닝하는 단계, 게이트 재산화공정을 실시하여 노출된 게이트전극 측벽 및 실리콘기판상에 스크린 산화막을 형성하는 단계, LDD영역 형성을 위한 이온주입을 실시하는 단계, 게이트 버퍼산화막과, 게이트 스페이서 질화막, 게이트 스페이서 산화막, 및 배리어 질화막을 기판 전면에 순차적으로 형성하는 단계, 상기 NMOS영역은 포토레지스트로 마스킹하고, 상기 PMOS영역을 선택적으로 노출시킨 후, 스페이서 식각공정과 P+ 소오스/드레인 형성을 위한 이온주입공정을 차례로 실시하는 단계, 상기 NMOS영역상의 포토레지스트를 제거하고, 후처리 세정공정을 실시하는 단계, 및 상기 NMOS영역을 선택적으로 노출시킨 후, 스페이서 식각공정과 N+ 소오스/드레인 형성을 위한 이온주입공정을 차례로 실시하는 단계를 포함하여 구성되는 고집적 MOSFET소자의 제조방법을 제공한다. 본 발명에 의하면, 대칭적인 NMOSFET/PMOSFET를 갖는 우수한 고집적 MOSFET소자를 제조할 수 있게 된다.
Description
본 발명은 소오스 및 드레인 이온주입공정에 대응하는 스페이서 측벽 두께가 NMOSFET 및 PMOSFET간에 상호 동일하게 형성되는 고집적 모스펫 소자의 제조방법에 관한 것으로, 특히 최종 스페이서막으로 얇은 배리어 질화막을 추가 증착함으로써 후속 스페이서 및 소오스/드레인 형성공정 진행시 후처리 세정공정에 의해 발생할 수 있는 NMOSFET와 PMOSFET간의 비대칭적 산화막 손실을 방지할 수 있는 기술에 관한 것이다.
일반적으로 MOSFET소자의 소오스/드레인 형성영역은 N+/P+ 이온주입공정에 대응하는 게이트 스페이서 측벽 두께에 의해 결정되는데, 만약 상기 스페이서 두께가 일정 수준 이하로 감소하게 되면 소오스/드레인간 거리 및 LDD영역이 감소하게 되어 궁극적으로 펀치쓰루 현상 및 숏채널 효과가 현저히 증가하게 된다. 반대로, 그 두께가 일정수준 이상으로 증가하게 되면, 이후 액티브영역에 대한 비트라인콘택 면적이 감소하는 등 소자특성상 치명적인 문제점을 유발하게 된다. 이와 같이 게이트 스페이서 측벽 두께는 MOSFET 소자의 특성을 결정짓는 매우 중요한 변수로 작용한다. 그런데 최근 MOSFET소자의 집적도가 급격히 증가함에 따라 상기에서 언급한 LDD구조의 소오스/드레인에 대한 소자특성 마진이 매우 감소되고 있는 실정이므로 이에 대응하여 공정적으로 게이트 스페이서 측벽 두께를 소자에서 요구하는 두게로 정확히 구현해야 한다는 기술적 제약이 점점 커지고 있다.
도1a 내지 도1i에 종래기술에 의한 다층 게이트 스페이서를 사용하는 NMOSFET 및 PMOSFET 제조공정을 도시하였다.
먼저, 도1a를 참조하면, 실리콘기판(1) 소정영역에 필드산화막(2)을 형성한 후, 각종 웰 및 채널 형성관련 이온주입공정을 실시하여 NMOS영역(3) 및 PMOS영역(4)을 각각 형성한다.
이어서 도1b에 나타낸 바와 같이 상기 실리콘기판(1)상에 게이트산화막(5)과 폴리실리콘층(6) 및 텅스텐 실리사이드(7)를 순차적으로 형성한다.
이어서 도1c에 나타낸 바와 같이 게이트전극 패터닝을 위하여 마스크 질화막(8)을 텅스텐 실리사이드(7)위에 증착한다.
다음에 도1d에 나타낸 바와 같이 사진식각공정을 통해 텅스텐 폴리사이드 게이트전극을 패터닝한다.
이어서 도1e에 나타낸 바와 같이 게이트 재산화공정을 실시하여 게이트 측벽 및 실리콘기판상에 스크린 산화막(9)을 형성한 후, NMOS의 LDD영역(10) 형성을 위한 이온주입을 실시한다.
다음에 도1f에 나타낸 바와 같이 기판 전면에 게이트 버퍼산화막(11), 게이트 스페이서 질화막(12) 및 게이트 스페이서 산화막(13)을 차례로 형성한다.
이어서 도1g에 나타낸 바와 같이 P+ 마스크공정을 실시하여 PMOS영역(4)을 선택적으로 노출시킨 다음, 스페이서 식각공정, P+ 소오스/드레인(14) 형성을 위한 이온주입공정을 실시한다.
다음에 도1h에 나타낸 바와 같이 P+ 마스크 공정시 사용된 포토레지스트를제거하고, 후처리 세정공정을 실시한다. 이때, 후처리 세정공정에 의해 게이트 스페이서 산화막(13)의 일정부분이 손실되는데, 이 손실부분을 점선 및 실선으로 대비하여 도시하였다.
이어서 도1i에 나타낸 바와 같이 N+ 마스크공정을 실시하여 NMOS영역(3)을 선택적으로 노출시킨 다음, 스페이서 식각공정, N+ 소오스/드레인(15) 형성을 위한 이온주입 및 N+ 마스크공정시 사용된 포토레지스트 제거공정을 순차적으로 실시하여 MOSFET를 완성한다.
상술한 종래 기술에서는 도1h에 도시한 공정단계에서 포토레지스트 제거공정후 진행되는 세정공정에서 식각 잔유물 제거를 위해 산화막 제거용 케미컬을 필수적으로 사용해야 하기 때문에 도1h에 점선/실선으로 도시한 바와 같이 NMOSFET와 PMOSFET영역 모두에서 불가피하게 게이트 스페이서산화막의 일정부분이 손실(대략 30~50Å)된다. 그 결과, 후속공정인 도1i단계에서 N+ 스페이서 식각공정 및 이온주입공정을 실시하는 과정에서 스페이서 측벽 두께가 이전의 P+ 이온주입의 경우(도1g의 단계)와 비교해 볼 때, 세정공정에 의한 스페이서 손실만큼 감소하게 되어 결과적으로 비대칭적인 NMOSFET/PMOSFET이 형성되는 문제가 발생한다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 최종 게이트 스페이서막으로 얇은 배리어 질화막을 추가적으로 사용함으로써 P+ 마스크공정시 사용된 포토레지스트 제거공정후의 세정공정 진행시 NMOS영역의 게이트 스페이서산화막이 손실되는 것을 방지하여 비대칭적인 NMOSFET/PMOSFET 형성문제를 해결할 수 있는 고집적 모스펫 소자의 스페이서 제조방법을 제공하는 것을 그 목적으로 한다.
도1a 내지 도1i는 종래기술에 의한 NMOS 및 PMOS를 갖는 반도체소자의 제조공정을 나타낸 단면도,
도2a 내지 도2i는 본 발명에 의한 NMOS 및 PMOS를 갖는 반도체소자의 제조공정을 나타낸 단면도
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 필드산화막
3 : NMOS영역 4 : PMOS영역
5 : 게이트산화막 6 : 폴리실리콘
7 : 텅스텐 실리사이드 8 : 마스크 질화막
9 : 스크린 산화막 10 : LDD영역
11 : 게이트 버퍼산화막 12 : 게이트 스페이서질화막
13 : 게이트 스페이서산화막 14 : P+ 소오스/드레인
15 :N+ 소오스/드레인 16 : 배리어 질화막
상기 목적을 달성하기 위한 본 발명은, 실리콘기판의 소정영역에 NMOS영역과 PMOS영역을 각각 형성하는 단계와, 상기 실리콘기판상에 게이트산화막과, 게이트전극 형성용 도전층 및 마스크 질화막을 차례로 형성하는 단계, 사진식각공정을 통해 게이트전극을 패터닝하는 단계, 게이트 재산화공정을 실시하여 노출된 게이트전극 측벽 및 실리콘기판상에 스크린 산화막을 형성하는 단계, LDD영역 형성을 위한 이온주입을 실시하는 단계, 게이트 버퍼산화막과, 게이트 스페이서 질화막, 게이트 스페이서 산화막, 및 배리어 질화막을 기판 전면에 순차적으로 형성하는 단계, 상기 NMOS영역은 포토레지스트로 마스킹하고, 상기 PMOS영역을 선택적으로 노출시킨 후, 스페이서 식각공정과 P+ 소오스/드레인 형성을 위한 이온주입공정을 차례로 실시하는 단계, 상기 NMOS영역상의 포토레지스트를 제거하고, 후처리 세정공정을 실시하는 단계, 및 상기 NMOS영역을 선택적으로 노출시킨 후, 스페이서 식각공정과 N+ 소오스/드레인 형성을 위한 이온주입공정을 차례로 실시하는 단계를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2i에 본 발명에 의한 고집적 NMOSFET 및 PMOSFET 제조공정을 도시하였다.
먼저, 도2a를 참조하면, 실리콘기판(1) 소정영역에 필드산화막(2)을 형성한 후, 각종 웰 및 채널 형성관련 이온주입공정을 실시하여 NMOS영역(3) 및 PMOS영역(4)을 각각 형성한다.
이어서 도2b에 나타낸 바와 같이 상기 실리콘기판(1)상에 게이트산화막(5)을 30~50Å 성장시킨 후, LPCVD법으로 도핑된 폴리실리콘(6)을 500~1000Å 증착한다. 이어서 CVD공정을 이용하여 텅스텐 실리사이드(7)를 1000~1500Å 두께로 증착한다. 여기서, 증착조건은 증착온도=400~500℃, WF6=1~4sccm, SiH4=300~400sccm, 압력=0.5~1Torr로 설정한다.
이어서 도2c에 나타낸 바와 같이 게이트전극 패터닝을 위하여 마스크 질화막(8)을 텅스텐 실리사이드(7)위에 1500~2500Å 증착한다.
다음에 도2d에 나타낸 바와 같이 사진식각공정을 통해 텅스텐 폴리사이드 게이트전극을 패터닝한다.
이어서 도2e에 나타낸 바와 같이 게이트 재산화공정을 건식산화로 750~850℃에서 실시하여 게이트 측벽 및 실리콘기판상에 스크린 산화막(9)을 30~50Å (단, 모니터링 WF 기준) 두께로 성장시킨다. 이후, LDD영역(10) 형성을 위한 이온주입을 실시한다.
다음에 도2f에 나타낸 바와 같이 기판 전면에 게이트 버퍼산화막(11)을 LP-TEOS에 의해 50~150Å 두께로 형성하고, 게이트 스페이서 질화막(12)을 LPCVD에 의해 50~150Å 두께로 형성하고, 게이트 스페이서 산화막(13)을 LP-TEOS에 의해 600~800Å 두께로 형성한 다음, 배리어 질화막(16)을 LPCVD에 의해 50-100Å 두께로 증착한다.
이어서 도2g에 나타낸 바와 같이 P+ 마스크공정을 실시하여 PMOS영역(4)을 선택적으로 노출시킨 다음, 스페이서 식각공정, P+ 소오스/드레인(14) 형성을 위한 이온주입공정을 실시한다.
다음에 도2h에 나타낸 바와 같이 P+ 마스크 공정시 사용된 포토레지스트를 제거하고, 후처리 세정공정을 실시한다.
이어서 도2i에 나타낸 바와 같이 N+ 마스크공정을 실시하여 NMOS영역(3)을 선택적으로 노출시킨 다음, 스페이서 식각공정, N+ 소오스/드레인(15) 형성을 위한 이온주입 및 N+ 마스크공정시 사용된 포토레지스트 제거공정을 순차적으로 실시하여 MOSFET를 완성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 최종 스페이서막으로서 얇은 배리어 질화막을 추가적으로 증착함으로써 후처리 세정공정에 의한 게이트 스페이서산화막의 손실을 방지하여 궁극적으로 후속 P+/N+ 이온주입공정 진행시 대응하는 스페이서 측벽 두께를 서로 동일하게 가져갈 수 있는 제조공정을 제공할 수 있다. 그 결과, 대칭적인 NMOSFET/PMOSFET를 갖는 우수한 고집적 MOSFET소자를 제조할 수 있게 된다.
Claims (10)
- 실리콘기판의 소정영역에 NMOS영역과 PMOS영역을 각각 형성하는 단계와,상기 실리콘기판상에 게이트산화막과, 게이트전극 형성용 도전층 및 마스크 질화막을 차례로 형성하는 단계,사진식각공정을 통해 게이트전극을 패터닝하는 단계,게이트 재산화공정을 실시하여 노출된 게이트전극 측벽 및 실리콘기판상에 스크린 산화막을 형성하는 단계,LDD영역 형성을 위한 이온주입을 실시하는 단계,게이트 버퍼산화막과, 게이트 스페이서 질화막, 게이트 스페이서 산화막, 및 배리어 질화막을 기판 전면에 순차적으로 형성하는 단계,상기 NMOS영역은 포토레지스트로 마스킹하고, 상기 PMOS영역을 선택적으로 노출시킨 후, 스페이서 식각공정과 P+ 소오스/드레인 형성을 위한 이온주입공정을 차례로 실시하는 단계,상기 NMOS영역상의 포토레지스트를 제거하고, 후처리 세정공정을 실시하는 단계, 및상기 NMOS영역을 선택적으로 노출시킨 후, 스페이서 식각공정과 N+ 소오스/드레인 형성을 위한 이온주입공정을 차례로 실시하는 단계를 포함하여 구성되는 고집적 MOSFET소자의 제조방법.
- 제1항에 있어서,상기 게이트산화막을 30~50Å 두께로 성장시키는 것을 특징으로 하는 고집적 MOSFET소자의 제조방법.
- 제1항에 있어서,상기 게이트전극 형성용 도전층으로 폴리실리콘과 텅스텐 실리사이드를 증착하는 것을 특징으로 하는 고집적 MOSFET소자의 제조방법.
- 제3항에 있어서,상기 폴리실리콘을 LPCVD에 의해 500~1000Å 증착하고, 이어서 CVD공정을 이용하여 텅스텐 실리사이드를 1000~1500Å 두께로 증착하는 것을 특징으로 하는 고집적 MOSFET소자의 제조방법.
- 제1항에 있어서,상기 마스크 질화막을 1500~2500Å 두께로 증착하는 것을 특징으로 하는 고집적 MOSFET소자의 제조방법.
- 제1항에 있어서,상기 스크린 산화막은 건식산화공정을 750~850℃에서 실시하여 30~50Å 성장시키는 것을 특징으로 하는 고집적 MOSFET소자의 제조방법.
- 제1항에 있어서,상기 게이트 버퍼산화막은 LP-TEOS에 의해 50~150Å 두께로 형성하는 것을 특징으로 하는 고집적 MOSFET소자의 제조방법.
- 제1항에 있어서,상기 게이트 스페이서 질화막은 LPCVD에 의해 50~150Å 두께로 형성하는 것을 특징으로 하는 고집적 MOSFET소자의 제조방법.
- 제1항에 있어서,상기 게이트 스페이서 산화막은 LP-TEOS에 의해 600~800Å 두께로 형성하는 것을 특징으로 하는 고집적 MOSFET소자의 제조방법.
- 제1항에 있어서,상기 배리어질화막은 LPCVD에 의해 50-100Å 두께로 증착하는 것을 특징으로 하는 고집적 MOSFET소자의 제조방법.
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2003
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| CN103578949A (zh) * | 2012-07-30 | 2014-02-12 | 上海华虹Nec电子有限公司 | 栅极多晶硅和多晶硅电阻集成制作方法 |
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| WITN | Withdrawal due to no request for examination |