KR100611786B1 - Ｍｏｓ 트랜지스터 제조 방법 - Google Patents

Ｍｏｓ 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 NMOS와 PMOS의 대칭성을 확보하고 얕은 접합의 PMOS를 구현할 수 있는 MOS 트랜지스터 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판에 이온주입 공정을 실시하여 NMOSFET 및 PMOSFET 형성 영역을 정의하는 단계와, 상기 NMOSFET 및 PMOSFET 형성 영역의 상기 기판 상에 게이트전극을 형성하는 단계와, 상기 게이트전극이 형성된 프로파일을 따라 스페이서용 절연막을 형성하는 단계와, 상기 NMOSFET 형성 영역을 마스킹하는 제1포토레지스트 패턴을 형성하는 단계와, 상기 제1포토레지스트 패턴을 식각마스크로 상기 PMOSFET 형성 영역의 상기 스페이서용 절연막을 식각하여 제1 스페이서를 형성하며, 상기 PMOSFET 형성 영역의 기판을 노출시키는 단계와, 상기 제1포토레지스트 패턴을 이온주입 마스크로 상기 PMOSFET 형성 영역의 상기 게이트전극에 얼라인된 소오스/드레인을 형성하여 PMOSFET를 형성하는 단계와, 상기 제1포토레지스트 패턴을 제거하는 단계와, 식각 레지듀를 제거하기 위해 세정하는 단계와, 상기 세정하는 단계에서 상기 NMOSFET 형성 영역의 상기 스페이서용 절연막 및 상기 PMOSFET 형성 영역의 상기 제1 스페이서가 손실된 두께를 보상하기 위해 상기 제 1 스페이서를 포함하는 전체 구조 상부면의 단차를 따라 보상 산화막을 형성하는 단계와, 상기 PMOSFET를 덮는 제2포토레지스트 패턴을 형성하는 단계와, 상기 제2포토레지스트 패턴을 식각마스크로 상기 NMOSFET 형성 영역의 상기 보상 산화막과 상기 스페이서용 절연막을 식각하여 제2 스페이서를 형성하며, 상기 NMOSFET 형성 영역의 기판을 노출시키는 단계와, 상기 제2포토레지스트 패턴을 이온주입 마스크로 상기 NMOSFET 형성 영역의 상기 게이트전극에 얼라인된 소오스/드레인을 형성하여 NMOSFET를 형성하는 단계를 포함하는 MOS 트랜지스터 제조 방법을 제공한다.
CMOSFET, 보상 산화막, NMOS, PMOS, 스페이서.

Description

ＭＯＳ 트랜지스터 제조 방법{METHOD FOR FABRICATION OF MOS TRANSISTOR}
도 1a 내지 도 1i는 종래기술에 따른 N/PMOSFET 제조 공정을 도시한 단면도.
도 2a 내지 도 2j는 본 발명의 일실시예에 따른 N/PMOSFET 제조 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 기판 201 : 필드 산화막
203 : NMOSFET 형성 영역 204 : PMOSFET 형성 영역
205 : 게이트 산화막 206 : 폴리실리콘막
207 : 텅스텐 실리사이드 208 : 하드마스크
209 : 스크린 산화막 210 : NM LDD
211 : 버퍼 산화막 212 : 게이트 스페이서 질화막
213 : 스페이서 산화막 216 : P+ 소오스/드레인
217 : 보상 산화막 218 : 이온주입 공정
219 : N+ 소오스/드레인
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 고집적 CMOS(Complementary Metal Oxide Semiconductor) FET(Field Effect Transistor) 소자의 대칭적 N/PMOSFET 제조 방법에 관한 것이다.
일반적으로, MOSFET 소자의 소오스/드레인 형성 영역은 고농도 N형(N+)/고농도 P형(P+) 이온주입 공정에 대응하는 게이트 스페이서의 측벽 두께에 의해 결정되는데, 만약 스페이서의 두께가 일정 수준 이하로 감소하게 되면 소오스/드레인간 거리 및 LDD(Lightly Doped Drain) 영역이 감소하게 되어 궁극적으로 펀치-쓰루(Punch-through) 현상 및 단채널 효과(Short channel effect)가 현저하게 증가하게 되고, 또한 반대로 그 두께가 일정 수준 이상으로 증가하게 되면 이후 비트라인 콘택(BLC; BitLine Contact)과 액티브(Active) 콘택 면적이 감소하는 등 소자 특성상 치명적인 문제점을 유발하게 된다.
상기와 같이 게이트 스페이서 측벽 두께는 MOSFET 소자 특성을 결정짓는 매우 중요한 변수로서 작용한다는 것은 주지의 사실이다. 그런데, 최근 MOSFET 소자의 집적도가 급격히 증가함에 따라 상기에서 언급한 LDD 구조의 소오스/드레인에 대한 소자 특성 마진이 매우 감소하고 있는 실정이다. 그러므로, 공정기술적 측면에서도 게이트 스페이서 측벽 두께를 소자에서 요구하는 타겟 두께 및 허용 오차 범위 내에서 구현해야 하기 때문에 이에 따른 관련 공정 마진이 매우 감소하고 있 는 상황이다.
도 1a 내지 도 1i는 종래기술에 따른 N/PMOSFET 제조 공정을 도시한 단면도로서, 이를 참조하여 종래의 MOSFET 형성 공정을 살펴본다.
도 1a에 도시된 바와 같이, 기판(100)에 필드 산화막(101)을 형성한다. 필드 산화막(101)은 LOCOS(LOCal Oxidation of Slicon) 방식 또는 STI(Shallow Trench Isolation) 방식을 적용할 수 있다.
이어서, 웰 및 채널 형성 관련 각종 이온주입(102)을 공정을 실시하여 NMOS 영역(103)과 PMOS 영역(104)을 형성한다.
도 1b에 도시된 바와 같이, 게이트 산화막(105)과 폴리실리콘막(106) 및 텅스텐 실리사이드(107)를 순차적으로 적층한다.
한편, 여기서는 폴리실리콘막(106)과 텅스텐 실리사이드(107)가 적층된 폴리사이드 구조의 게이트전극 형성 공정을 그 예로 하였으며, 이러한 폴리사이드 구조 이외에 폴리실리콘막, 텅스텐, 텅스텐 실리사이드 등의 단독 구조 또는 3중 이상의 구조도 가능하다.
이어서, 도 1c에 도시된 바와 같이, 텅스텐 실리사이드(107) 상에 게이트 하드마스크용 질화막(108)을 형성한다.
하드마스크용 질화막(108)은 SAC 식각 등 후속 식각 공정에서 텅스텐 실리사이드(107)와 폴리실리콘막(107) 등의 게이트전극이 어택받는 것을 방지하고, 또한 게이트전극과 후속 플러그 간의 전기적 단락을 방지하는 역할을 한다. 이를 위해서 실리콘산화질화막 또는 실리콘질화막 등의 질화막 계열을 하드마스크용 물질로 주 로 사용한다.
이어서, 도 1d에 도시된 바와 같이, 게이트전극 패턴 형성을 위한 마스크 패턴(도시하지 않음)을 형성한 다음, 상기 마스크 패턴을 식각마스크로 하드마스크용 질화막(108)과 텅스텐 실리사이드(107)와 폴리실리콘막(106) 및 게이트 산화막(105)을 차례로 식각하여 하드마스크(108)/텅스텐 실리사이드(107)/폴리실리콘막(106)/게이트 산화막(105)의 적층 구조를 갖는 게이트전극 패턴을 형성한다.
이어서, 도 1e에 도시된 바와 같이, 게이트전극 패턴 형성을 위해 게이트 마스크 패턴을 이용하여 식각할 때, 게이트 산화막(105)의 열화가 발생하기 때문에 이것을 보상하며, 또한 이후의 LDD 이온주입시 기판(100)을 보호하기 위해 재산화(Re-oxidation) 공정을 실시하여 노출된 기판(100) 표면과 폴리실리콘막(106) 및 텅스텐 실리사이드(107)의 측벽에 스크린 산화막(109)을 형성한다.
이어서, NM LDD(110) 형성을 위한 이온주입 공정을 실시한다.
여기서, NM은 NMOS 트랜지스터의 드레인 에지에서 높은 전기장(High electric field)에 의해 핫 캐리어(Hot carrier)가 형성되는 것을 억제하기 위해 게이트 스페이서 형성 전에 n형 불순물을 ㎠ 당 E13 정도의 농도를 도핑한 영역을 나타낸다.
이어서, 도 1f 에 도시된 바와 같이, 스크린 산화막(109)이 형성된 게이트전극 패턴의 프로파일을 따라 게이트 버퍼 산화막(111)과 게이트 스페이서 질화막(112)을 얇게 형성한 다음, 보다 두껍게 스페이서 산화막(113)을 형성한다.
여기서, 게이트 버퍼 산화막(111)은 게이트 스페이서 질화막(112)이 기판(100)과 접촉될 경우 유발되는 스트레스를 완화시키고 기생 캐패시턴스를 줄이기 위해 사용한다.
이어서, 도 1g에 도시된 바와 같이, PMOS 형성을 위한 이온주입 마스크인 포토레지스트 패턴(114)을 형성한 다음, 포토레지스트 패턴(114)을 식각마스크로 스페이서 산화막(113)과 게이트 스페이서 질화막(112)과 버퍼 산화막(111) 및 스크린 산화막(109)을 선택적으로 식각하여 PMOS 영역(104)의 기판(100) 표면을 노출시킨다.
이 때, 스페이서 산화막(113)과 게이트 스페이서 질화막(112)과 버퍼 산화막(11) 및 스크린 산화막(109)은 게이트전극 패턴의 측벽에서 스페이서 형상을 갖는다.
이어서, 포토레지스트 패턴(114)을 이온주입 마스크로 노출된 PMOS영역(104)에 이온주입 공정(115)을 실시하여 PMOS 영역(104)의 게이트전극 측면에 얼라인된 고농도 P형(P+)의 소오스/드레인(116)을 형성한다.
이어서, 도 1h에 도시된 바와 같이, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(114)을 제거한 다음, 후처리 공정으로 세정 공정을 실시한다.
한편, 세정 공정시 NMOS 영역(103) 및 PMOS 영역(104) 상부에서 스페이서 산화막(113)이 손실되는 바, 점선으로 표시하였다.
도 1i에 도시된 바와 같이, NMOS 형성을 위한 이온주입 마스크인 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 포토레지스트 패턴을 식각마스크로 스페이 서 산화막(113)과 게이트 스페이서 질화막(112)과 버퍼 산화막(211) 및 스크린 산화막(109)을 선택적으로 식각하여 NMOS 영역(103)의 기판(100) 표면을 노출시킨다.
이 때, 스페이서 산화막(113)과 게이트 스페이서 질화막(112)과 버퍼 산화막(11) 및 스크린 산화막(109)은 게이트전극 패턴의 측벽에서 스페이서 형상을 갖는다.
이어서, 포토레지스트 패턴을 이온주입 마스크로 노출된 NMOS영역(103)에 이온주입 공정(117)을 실시하여 NMOS 영역(103)의 게이트전극 측면에 얼라인된 고농도 N형(N+)의 소오스/드레인(118)을 형성한다.
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴을 제거한 다음, 후처리 공정으로 세정 공정을 실시하여 NMOS 트랜지스터(NMOS)와 PMOS 트랜지스터(PMOS)를 형성한다.
한편, 전술한 종래의 다층 게이트 스페이서를 사용하는 MOS 트랜지스터 제조 공정을 보다 상세하게 살펴 본다.
도 1h의 포토레지스트 스트립 후 실시하는 후처리 세정 공정은 식각 레지듀(Residue) 제거 목적상 산화막 제거 케미컬(Chemical)을 필수적으로 포함해야 한다. 그러므로, 도 1h에서 점선으로 도시된 바와 같이 N/PMOSFET 영역 모두에서 불가피하게 게이트 스페이서 산화막의 일정 부분 예컨대, 30Å ∼ 50Å 정도의 손실이 발생한다. 그 결과 NMOS 트랜지스터 형성을 위한 도 1i의 공정에서 NMOS 영역의 스페이서의 두께가 도 1g에서 도시된 PMOS 영역의 이온주입시의 스페이서의 두께에 비해 얇게 되며, 이로 인해 도 1i의 점선으로 도시된 바와 같이 NMOS와 PMOS 간 비대칭적인 구조를 갖게 된다.
또한, 최근 MOSFET 소자의 디자인 룰이 100nm 이하의 레멜로 급속히 감소되면서 얕은 접합(Shallow junction 즉, Heavily-doped) 구조의 소오스/드레인 형성이 필수적으로 요구되고 있는데, 공정적 측면에서 NMOSFET에 비하여 PMOSFET의 얕은 접합 형성이 상대적으로 더 어렵기 때문에 최근의 고집적 MOSFET 소자에 대한 연구 및 개발 방향은 얕은 접합 PMOSFET 형성 공정 개발에 집중되고 있다.
즉, 낮은 확산 특성(Low-diffusivity)을 갖는 As 또는 P 도펀트(Dopant)를 사용하는 고농도 N형(N+)의 소오스/드레인에 비하여 높은 확산 특성(High-diffusivity)을 갖는 B 도펀트를 사용하는 고농도 P형(P+) 소오스/드레인을 얕으면서도 고농도로 도핑되도록(Heavily-doped) 함으로써 결과적으로 PMOS 트랜지스터의 구동전류(Idsat)을 증가시킬 수 있는 공정 기술을 확보하기 위한 연구가 다각도로 진행되고 있다.
예를 들어, P+ 도펀트로서 BF2 또는 BF의 고농도 소스(Heavy source)를 사용하여 도펀트의 확산 특성을 낮춤으로써 궁극적으로 얕은 접합을 구현하려는 사도가 있었는데, 실질적으로 전술한 효과만 가지고는 100nm 이하의 도집적 소자를 구현하기에는 아직 충분하지 못한 것이 일반적인 견해이다.
그러므로, 향후 얕은 접합 PMOSFET 소자를 제조하기 위한 공정 기술의 개발이 절실히 요구되고 있다.
상기와 같은 문제점을 해결하기 위하여 제안된 본 발명은, NMOS와 PMOS의 대칭성을 확보하고 얕은 접합의 PMOS를 구현할 수 있는 MOS 트랜지스터 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판에 이온주입 공정을 실시하여 NMOSFET 및 PMOSFET 형성 영역을 정의하는 단계와, 상기 NMOSFET 및 PMOSFET 형성 영역의 상기 기판 상에 게이트전극을 형성하는 단계와, 상기 게이트전극이 형성된 프로파일을 따라 스페이서용 절연막을 형성하는 단계와, 상기 NMOSFET 형성 영역을 마스킹하는 제1포토레지스트 패턴을 형성하는 단계와, 상기 제1포토레지스트 패턴을 식각마스크로 상기 PMOSFET 형성 영역의 상기 스페이서용 절연막을 식각하여 제1 스페이서를 형성하며, 상기 PMOSFET 형성 영역의 기판을 노출시키는 단계와, 상기 제1포토레지스트 패턴을 이온주입 마스크로 상기 PMOSFET 형성 영역의 상기 게이트전극에 얼라인된 소오스/드레인을 형성하여 PMOSFET를 형성하는 단계와, 상기 제1포토레지스트 패턴을 제거하는 단계와, 식각 레지듀를 제거하기 위해 세정하는 단계와, 상기 세정하는 단계에서 상기 NMOSFET 형성 영역의 상기 스페이서용 절연막 및 상기 PMOSFET 형성 영역의 상기 제1 스페이서가 손실된 두께를 보상하기 위해 상기 제 1 스페이서를 포함하는 전체 구조 상부면의 단차를 따라 보상 산화막을 형성하는 단계와, 상기 PMOSFET를 덮는 제2포토레지스트 패턴을 형성하는 단계와, 상기 제2포토레지스트 패턴을 식각마스크로 상기 NMOSFET 형성 영역의 상기 보상 산화막과 상기 스페이서용 절연막을 식각하여 제2 스페이서를 형성하며, 상기 NMOSFET 형성 영역의 기판을 노출시키는 단계와, 상기 제2포토레지스트 패턴을 이온주입 마스크로 상기 NMOSFET 형성 영역의 상기 게이트전극에 얼라인된 소오스/드레인을 형성하여 NMOSFET를 형성하는 단계를 포함하는 MOS 트랜지스터 제조 방법을 제공한다.
본 발명은 종래의 MOSFET 소자의 제조 공정 상에서 발생하는 비대칭적인 N/PMOSFET 형성 문제를 공정 기술적으로 해결하기 위하여 PMOSFET의 형성 공정(즉, P+ 이온주입 마스크 형성 → P+ 스페이서 식각 → P+ 이온주입 → 포토레지스트 스트립) 완료 후 기판 전면에 소정 두께의 얇은 산화막을 증착함으로써 포토레지스트 스트립 공정후 실시하는 세정 공정시 발생하는 NMOSFET 영역의 스페이서 산화막의 손실 만큼을 보충한다. 그 결과 N+ 이온주입 공정에 대응하는 스페이서의 두께가 P+ 이온주입 공정에 대응하는 스페이서의 두께와 거의 동일하게 형성되므로 실질적으로 상호 동일한 형성 영역의 N+/P+ 소오스/드레인을 가지는 CMOSFET 소자를 구현하게 된다.
또한, 본 발명에서 도입된 얇은 산화막은 PMOSFET 영역에 대해서는 일종의 ILD1A(게이트전극과 비트라인 사이의 절연막 중에서 하부의 프로파일을 따르도록 형성하는 LP-TEOS막, HTO(High Temperature Oxide)막, 원자층증착(Atomic Layer Deposition; 이하 ALD라 함) 방식에 의한 산화막 등의 도포성이 우수한 절연막)으로 작용함으로써 결과적으로 그 산화막 종류에 관계없이 PMOSFET 소자의 P+ 소오스/드레인의 Rs와 Rc를 현저히 감소시킨다. 이는 ILD1A 산화막이 ILD1B(ILD1A 상에 매립의 개념으로 증착하는 BPSG막 등의 산화막)인 BPSG(Boro Phospho Silicate Glass)막 내에 존재하는 포스포러스(Phosphorus)에 대한 확산 배리어(Diffusion barrier)로서 작용함으로써, 결과적으로 P+ 소오스/드레인 카운터 도핑(Counter doping) 현상을 방지하는 바, 또한 P+ 소오스/드레인 내에 존재하는 보론 프로파일을 ILD1A와 실리콘 기판 계면 방향으로 끌어 당기는 역할을 하기 때문인 것으로 추정된다. 그리고, 궁극적으로는 상기한 바와 같은 공정 효과로 인해 PMOSFET 구동전류(Idsat) 증가 현상을 이용하여 고속(High speed) 및 얕은 접합(Shallow trench)의 고집적 MOSFET 소자의 구현을 가능하게 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2j는 본 발명의 일실시예에 따른 N/PMOSFET 제조 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 MOSFET 형성 공정을 살펴본다.
도 2a에 도시된 바와 같이, 기판(200)에 필드 산화막(201)을 형성한다. 필드 산화막(201)은 LOCOS 방식 또는 STI 방식을 적용할 수 있다.
이어서, 웰 및 채널 형성 관련 각종 이온주입(202)을 공정을 실시하여 NMOSFET 형성 영역(203)과 PMOSFET 형성 영역(204)을 정의한다.
도 2b에 도시된 바와 같이, 게이트 산화막(205)과 폴리실리콘막(206) 및 텅 스텐 실리사이드(207)를 순차적으로 적층한다.
한편, 여기서는 폴리실리콘막(206)과 텅스텐 실리사이드(207)가 적층된 폴리사이드 구조의 게이트전극 형성 공정을 그 예로 하였으며, 이러한 폴리사이드 구조 이외에 폴리실리콘막, 텅스텐, 텅스텐 실리사이드 등의 단독 구조 또는 3중 이상의 구조도 가능하다.
게이트 산화막(205)은 증착 또는 성장의 방식을 사용하여 형성할 수 있으며, 30Å ∼ 50Å 정도의 두께를 갖도록 하는 것이 바람직하다. 폴리실리콘막(206)은 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 함) 방식을 이용하여 500Å ∼ 1000Å의 두께로 형성하였으며, 텅스텐 실리사이드(207)는 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 함) 방식을 이용하여 1000Å ∼ 1500Å의 두께로 형성하였다.
CDV 방식에 의해 텅스텐 실리사이드(207)을 형성한 레시피(Recipe) 다음과 같다. 즉, 증착 온도는 400℃ ∼ 500℃이고, 압력은 0.5Torr ∼ 1Torr, 소스가스는 WF6와 SiH4를 사용한다. 여기서, WF6는 1SCCM ∼ 4SCCM, SiH4 는 300SCCM ∼ 400SCCM을 사용하였다.
이어서, 도 2c에 도시된 바와 같이, 텅스텐 실리사이드(207) 상에 게이트 하드마스크용 질화막(208)을 형성한다.
하드마스크용 질화막(208)은 SAC 식각 등 후속 식각 공정에서 텅스텐 실리사이드(207)와 폴리실리콘막(207) 등의 게이트전극이 어택받는 것을 방지하고, 또한 게이트전극과 후속 플러그 간의 전기적 단락을 방지하는 역할을 한다. 이를 위해서 실리콘산화질화막 또는 실리콘질화막 등의 질화막 계열을 하드마스크용 물질로 주로 사용한다. 하드마스크용 질화막(208)은 1500Å ∼ 2500Å의 두께로 형성하였다.
이어서, 도 2d에 도시된 바와 같이, 게이트전극 패턴 형성을 위한 마스크 패턴(도시하지 않음)을 형성한 다음, 상기 마스크 패턴을 식각마스크로 하드마스크용 질화막(208)과 텅스텐 실리사이드(207)와 폴리실리콘막(206) 및 게이트 산화막(205)을 차례로 식각하여 하드마스크(208)/텅스텐 실리사이드(207)/폴리실리콘막(206)/게이트 산화막(205)의 적층 구조를 갖는 게이트전극 패턴을 형성한다.
이어서, 도 2e에 도시된 바와 같이, 게이트전극 패턴 형성을 위해 게이트 마스크 패턴을 이용하여 식각할 때, 게이트 산화막(205)의 열화가 발생하기 때문에 이것을 보상하며, 또한 이후의 LDD 이온주입시 기판(200)을 보호하기 위해 재산화 공정을 실시하여 노출된 기판(200) 표면과 폴리실리콘막(206) 및 텅스텐 실리사이드(207)의 측벽에 스크린 산화막(209)을 형성한다.
스크린 산화막(209) 형성을 위한 재산화 공정은 건식 산화를 이용하며 750℃ ∼ 850℃에서 실시하여 모니터링 웨이퍼(Monitoring wafer) 기준으로 30Å ∼ 50Å의 두께로 형성한다.
이어서, NM LDD(210) 형성을 위한 이온주입 공정을 실시한다.
여기서, NM은 NMOS 트랜지스터의 드레인 에지에서 높은 전기장에 의해 핫 캐리어가 형성되는 것을 억제하기 위해 게이트 스페이서 형성 전에 n형 불순물을 ㎠ 당 E13 정도의 농도를 도핑한 영역을 나타낸다.
이어서, 도 2f 에 도시된 바와 같이, 스크린 산화막(209)이 형성된 게이트전극 패턴의 프로파일을 따라 게이트 버퍼 산화막(211)과 게이트 스페이서 질화막(212)을 얇게 형성한 다음, 보다 두껍게 스페이서 산화막(213)을 형성한다.
이 때, 게이트 버퍼 산화막(211)은 LP-TEOS막 등을 이용하며 50Å ∼ 150Å 정도의 두께로 형성하고, 게이트 스페이서 질화막(212)은 LPCVD 방식 등을 이용하여 50Å ∼ 150Å 정도의 두께로 형성한다. 스페이서 산화막(213)은 LP-TEOS막 등을 이용하여 600Å ∼ 800Å 정도의 두게로 형성한다.
여기서, 게이트 버퍼 산화막(211)은 게이트 스페이서 질화막(212)이 기판(200)과 접촉될 경우 유발되는 스트레스를 완화시키고 기생 캐패시턴스를 줄이기 위해 사용한다.
이어서, 도 2g에 도시된 바와 같이, PMOS 형성을 위한 이온주입 마스크인 포토레지스트 패턴(214)을 형성한 다음, 포토레지스트 패턴(214)을 식각마스크로 스페이서 산화막(213)과 게이트 스페이서 질화막(212)과 버퍼 산화막(211) 및 스크린 산화막(209)을 선택적으로 식각하여 PMOSFET 형성 영역(204)의 기판(200) 표면을 노출시킨다.
이 때, 스페이서 산화막(213)과 게이트 스페이서 질화막(212)과 버퍼 산화막(211) 및 스크린 산화막(209)은 게이트전극 패턴의 측벽에서 스페이서 형상을 갖는다.
이어서, 포토레지스트 패턴(214)을 이온주입 마스크로 노출된 PMOSFET 형성 영역(204)에 이온주입 공정(215)을 실시하여 PMOSFET 형성 영역(204)의 게이트전극 측면에 얼라인된 고농도 P형(P+)의 소오스/드레인(216)을 형성한다.
이어서, 도 2h에 도시된 바와 같이, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(214)을 제거한 다음, 후처리 공정으로 세정 공정을 실시한다.
한편, 세정 공정시 NMOSFET 형성 영역(203) 및 PMOSFET 형성 영역(204) 상부에서 스페이서 산화막(213)이 손실되는 바, 점선으로 표시하였다. 포토레지스트 스트립 후 실시하는 후처리 세정 공정은 식각 레지듀 제거 목적상 산화막 제거 케미컬을 필수적으로 포함해야 하므로, 도 2h에서 점선으로 도시된 바와 같이 N/PMOSFET 형성 영역(103, 104) 모두에서 불가피하게 게이트 스페이서 산화막(213)의 일정 부분 예컨대, 30Å ∼ 50Å 정도의 손실이 발생한다.
이어서, 도 2i에 도시된 바와 같이, 세정 공정이 완료된 전체 프로파일을 따라 일종의 ILD1A인 보상 산화막(217)을 형성한다.
보조 산화막(217)은 상기한 세정 공정시 NMOSFET 형성 영역(203) 및 PMOSFET 형성 영역(204)에서 게이트 스페이서 산화막(213)이 손실되는 것 만큼 보상할 수 두께로 형성한다. 따라서, 게이트 스페이서 산화막(213)의 손실된 양이 30Å ∼ 50Å 정도이므로 보상 산화막(217)의 증착 두께도 30Å ∼ 50Å 정도가 되도록 하는 것이 바람직하다.
보상 산화막(217)은 통상적인 퍼니스 타입(Furnace type)의 CVD 산화막이나, LP-TEOS막, HTO막 또는 ALD 산화막 등 챔버 타입(Chamber type)의 CVD 산화막 모두 사용 가능하다.
이어서, 도 2j에 도시된 바와 같이, NMOS 형성을 위한 이온주입 마스크인 포 토레지스트 패턴(도시하지 않음)을 형성한 다음, 포토레지스트 패턴을 식각마스크로 보상 산화막(217)과 스페이서 산화막(213)과 게이트 스페이서 질화막(212)과 버퍼 산화막(211) 및 스크린 산화막(209)을 선택적으로 식각하여 NMOSFET 형성 영역(203)의 기판(200) 표면을 노출시킨다.
이 때, 스페이서 산화막(213)과 게이트 스페이서 질화막(212)과 버퍼 산화막(211) 및 스크린 산화막(209)은 게이트전극 패턴의 측벽에서 스페이서 형상을 갖는다. PMOSFET 형성 영역(204)에서는 보상 산화막(217)이 잔류하게 된다.
따라서, 보상 산화막(217)은 PMOSFET 형성 영역(204)에서는 일종의 ILD1A으로 작용함으로써 결과적으로 그 산화막 종류에 관계없이 PMOSFET 소자의 P+ 소오스/드레인의 Rs와 Rc를 현저히 감소시키는 역할을 한다. 이는 보상 산화막(217)이 P+ 소오스/드레인 내에 존재하는 보론 프로파일을 보상 산화막(217)과 실리콘 기판 계면 방향으로 끌어 당기는 역할을 하기 때문에, 보상 산화막(217)이 후속 ILD1B막으로 사용되는 BPSG막 내에 존재하는 포스포러스에 대한 확산 배리어로서 작용함으로써, 결과적으로 P+ 소오스/드레인 카운터 도핑 현상을 방지한다.
이어서, 포토레지스트 패턴을 이온주입 마스크로 노출된 NMOSFET 형성 영역(203)에 이온주입 공정(218)을 실시하여 NMOSFET 형성 영역(203)의 게이트전극 측면에 얼라인된 고농도 N형(N+)의 소오스/드레인(219)을 형성한다.
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴을 제거한 다음, 후처리 공정으로 세정 공정을 실시하여 NMOS 트랜지스터(NMOS)와 PMOS 트랜지스터(PMOS)를 형성한다.
전술한 바와 같이 이루어지는 본 발명은, PMOSFET의 형성 공정 완료 후, 보상 산화막을 증착하여 세정 공정시 NMOSFET 형성 영역에서 손실된 스페이서 산화막을 보상함으로써, N+ 이온주입 공정에 대응하는 스페이서의 두께가 P+ 이온주입 공정에 대응하는 스페이서의 두께와 거의 동일하게 형성되므로 실질적으로 상호 동일한 형성 영역의 N+/P+ 소오스/드레인을 가지는 CMOSFET 소자를 구현할 수 있다.
또한, PMOSFET 영역에서 스페이서 산화막 상에 잔류하는 보상 산화막은 일종의 ILD1A으로 작용함으로써 결과적으로 그 산화막 종류에 관계없이 PMOSFET 소자의 P+ 소오스/드레인의 Rs와 Rc를 현저히 감소시키는 역할을 함을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, CMOSFET에서 NMOSFET와 PMOSFET가 서로 대칭적인 구조를 가질 수 있도록 하며, PMOSFET의 구동전류를 증가시킬 수 있어, 궁극적으로 CMOSFET의 성능을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 기판에 이온주입 공정을 실시하여 NMOSFET 및 PMOSFET 형성 영역을 정의하는 단계;
    상기 NMOSFET 및 PMOSFET 형성 영역의 상기 기판 상에 게이트전극을 형성하는 단계;
    상기 게이트전극이 형성된 프로파일을 따라 스페이서용 절연막을 형성하는 단계;
    상기 NMOSFET 형성 영역을 마스킹하는 제1포토레지스트 패턴을 형성하는 단계;
    상기 제1포토레지스트 패턴을 식각마스크로 상기 PMOSFET 형성 영역의 상기 스페이서용 절연막을 식각하여 제1 스페이서를 형성하며, 상기 PMOSFET 형성 영역의 기판을 노출시키는 단계;
    상기 제1포토레지스트 패턴을 이온주입 마스크로 상기 PMOSFET 형성 영역의 상기 게이트전극에 얼라인된 소오스/드레인을 형성하여 PMOSFET를 형성하는 단계;
    상기 제1포토레지스트 패턴을 제거하는 단계;
    식각 레지듀를 제거하기 위해 세정하는 단계;
    상기 세정하는 단계에서 상기 NMOSFET 형성 영역의 상기 스페이서용 절연막 및 상기 PMOSFET 형성 영역의 상기 제1 스페이서가 손실된 두께를 보상하기 위해 상기 제 1 스페이서를 포함하는 전체 구조 상부면의 단차를 따라 보상 산화막을 형성하는 단계;
    상기 PMOSFET를 덮는 제2포토레지스트 패턴을 형성하는 단계;
    상기 제2포토레지스트 패턴을 식각마스크로 상기 NMOSFET 형성 영역의 상기 보상 산화막과 상기 스페이서용 절연막을 식각하여 제2 스페이서를 형성하며, 상기 NMOSFET 형성 영역의 기판을 노출시키는 단계; 및
    상기 제2포토레지스트 패턴을 이온주입 마스크로 상기 NMOSFET 형성 영역의 상기 게이트전극에 얼라인된 소오스/드레인을 형성하여 NMOSFET를 형성하는 단계
    를 포함하는 MOS 트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    상기 NMOSFET 형성 영역의 스페이서용 절연막 및 상기 PMOSFET 형성 영역의 스페이서가 손실된 두께와 상기 보상 산화막의 두께는 30Å 내지 50Å인 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  3. 제 1 항에 있어서,
    상기 스페이서용 절연막은,
    상기 게이트전극이 형성된 프로파일을 따라 형성된 버퍼 산화막과, 상기 버퍼 산화막 상에 형성된 게이트 스페이서 질화막과, 상기 게이트 스페이서 질화막 상에 형성된 스페이서 산화막을 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  4. 제 1 항에 있어서,
    상기 보상 산화막은, 퍼니스 타입의 CVD 방식을 이용한 산화막 또는 챔버 타입의 CVD 방식을 이용한 산화막을 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  5. 제 3 항에 있어서,
    상기 스페이서 산화막은,
    LP-TEOS막을 포함하며, 600Å 내지 800Å의 두께로 형성하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  6. 제 3 항에 있어서,
    상기 게이트 스페이서 질화막은,
    LPCVD 방식을 이용한 질화막을 포함하며, 50Å 내지 150Å의 두께로 형성하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  7. 제 3 항에 있어서,
    상기 버퍼 산화막은,
    LP-TEOS막을 포함하며, 50Å 내지 150Å의 두께로 형성하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  8. 제 1 항에 있어서,
    상기 게이트전극은,
    기판 상의 게이트 산화막과, 상기 게이트 산화막 상의 폴리실리콘막과, 상기 폴리실리콘막 상의 텅스텐 실리사이드와, 상기 텅스텐 실리사이드 상의 하드마스크를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
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