KR19980018523A - 얕은 트랜치 분리를 위한 갭 충진 및 평탄화 방법 - Google Patents

얕은 트랜치 분리를 위한 갭 충진 및 평탄화 방법 Download PDF

Info

Publication number
KR19980018523A
KR19980018523A KR1019970037940A KR19970037940A KR19980018523A KR 19980018523 A KR19980018523 A KR 19980018523A KR 1019970037940 A KR1019970037940 A KR 1019970037940A KR 19970037940 A KR19970037940 A KR 19970037940A KR 19980018523 A KR19980018523 A KR 19980018523A
Authority
KR
South Korea
Prior art keywords
oxide layer
oxide
integrated circuit
sti
substrate
Prior art date
Application number
KR1019970037940A
Other languages
English (en)
Other versions
KR100621255B1 (ko
Inventor
피터 웨이건드
Original Assignee
로더리히 네테부쉬
지멘스 악티엔게젤샤프트
롤프 옴케
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=24787292&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR19980018523(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 로더리히 네테부쉬, 지멘스 악티엔게젤샤프트, 롤프 옴케 filed Critical 로더리히 네테부쉬
Publication of KR19980018523A publication Critical patent/KR19980018523A/ko
Application granted granted Critical
Publication of KR100621255B1 publication Critical patent/KR100621255B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

집적회로의 반도체 기판 내부의 얕은 트렌치 분리(Shallow Trench Isolation : STI) 트렌치를 절연 물질로 충진시키고, 집적회로의 인접한 부분들의 레벨로 결과물을 평탄화시키기 위한 방법에 관한 것이다.
상기 방법은 반도체 기판의 비 활성 영역에 트렌치를 형성하는 단계와, 상기 트렌치의 내부와 반도체 기판의 표면 위에 산화물층을 증착하는 단계와, 집적회로의 나머지 영역에 대하여 평면의 토포그래피를 갖는 산화물 충진된 얕은 트렌치 분리 구조물만을 남기고, 상기 집적 회로 구조물의 활성 영역으로부터 상기 산화물층을 제거하는 단계를 포함한다.

Description

얕은 트랜치 분리를 위한 캡 충진 및 평탄화 방법
본 발명은 반도체 제조 공정을 개선시키기 위한 것으로서, 특히, 얕은 트랜치 분리 영역을 갭없이 충진시키기 위한 방법 및 화학적, 기계적 연마 과정을 간략화시키는 평탄화 기술의 이용에 관한 것이다.
집적 회로의 크기가 줄어들면서, 회로를 구성하는 소자(component)들은 일반적인 칩상에서 유효한 한정된 공간에 사용할 수 있도록 서로 더욱 근접하여 위치되어야 한다. 현재의 연구는 반도체 기판의 단위 면적당 활성 소자의 밀도를 더 증가시키는 것과 직결되므로, 회로들의 효과적인 분리는 보다 중요하게 되었다. 최근 집적 회로 기술에 있어서의 일반적인 회로 소자들의 분리는 반도체 기판 내부로 에칭되어 이산화 실리콘과 같은 절연 물질로 충진된 얕은 트랜치의 형태를 취한다. 본 기술 분야에서 이러한 영역은 일반적으로 얕은 트랜치 분리(Shallow Trench Isolation : STI) 영역이라고 한다. STI는 집적회로의 활성 영역을 분리시키는 데 기여하고, 소정 집적 회로의 활성 영역이 실질적으로 어떠한 크기를 갖을 수 있기 때문에, STI 영역은 대체적으로 크기에 있어서 넓게 변화한다.
최근 집적회로의 복잡한 포토그래피 때문에, 균일한 산화물 충진을 얻는데 있어서, 특히 넓게 변화하는 폭의 얕은 트랜치가 사용될 때, 문제점이 종종 발생한다. 이러한 문제점을 처리하기 위하여, 균일한 평면 토포그래피를 획득하기 위해 절연 물질로 STI를 충진시키고, 결과물을 평탄화시키기 위한 다수의 방법들이 개발되었다. STI 충진 방법은 화학적 기상 증착(CVD)와 플라즈마 강화 화학적 기상 증착(PECVD)을 포함하며, 이것들은 물질이 증기로서 표면에 이송되어 그곳에 증착될 수 있다는 점에서 장점을 갖는다. 게다가, 트랜치 내부에 산화물층을 직접적으로 성장시키는 스퍼터링 기술 또는 열처리 기술(국부적 실리콘 산화 공정(LOCOS)과 같은)은 또한 STI 영역을 충진시키는 데 유용한다. 레지스트 에치 백(Resist Etch Back : REB) 공정, 반응성 이온 에칭(Reative Ion Etching : RIE) 방법 및 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)처리, 등과 같은 평탄화 기술은 반도체 기판의 표면을 평탄화시키기 위하여 단독으로 또는 조합하여 사용된다.
상술한 STI 충진 방식이 반도체 기판내의 좁거나 넓은 트랜치를 충진하는 데 성공적으로 사용되었더라도, 불완전한 충진 조건으로 인하여 STI 영역의 절연성 물질의 내부에서 빈 공간(void)이 발견된다. 그러므로, 최근 집적 회로 공정 기술에 있어서, STI 영역에 대하여 갭 없는 산화물 충진 기술에 대한 필요성이 있게 된다.
최근 집적 회로 제조에 이어서, 갭 없는 산화물 충진 공정에 대한 필요성 외에도 결과물의 평탄화와 연관된 문제가 더 존재한다. 부가적인 집적 회로 소자의 증착을 허용하고, 더욱 증가된 장치 밀도(device density)를 가능케 하기 위하여, 고도로 평탄화된 평면 토포그래피가 요구된다. 최근 집적회로 구성(construction)에 있어서, 특히 상대적으로 넓은 트랜치들을 갖는 장치를 형성하는 데 있어서, 매우 복잡한 평탄화 처리가 요구된다. 이러한 것은 종래의 CVD 공정에 의해 증착된 박막 물질이 대체로 등각으로 함몰부를 충진시키며, 이에 따라 함몰부의 비평면 구조를 모사하는 것에 기인한다. 이러한 것은 상기 구조에서 명확하게 발생되는 산화물의 침식에 기인하여, 넓은 STI를 평탄화시키는 동안에 문제화된다.
이러한 문제를 보다 잘 설명하기 위하여 도 1a-1c는 종래의 산화물 증착과 평탄화 기술이 사용된 선행 기술의 집적 회로 구조물의 부분을 도시한다. 도 1a에 도시된 집적 회로 구조물(10)는, 바람직하게 그 상부에 적층된 다수개의 활성 및 비활성(non-active)소자(도시하지 않음)를 포함할 수 있는 실리콘인 웨이퍼인 반도체 기판(12)을 포함한다. 상기 집적 회로 구조물(10)은, 전반적으로 이와 같은 회로내에 존재하는 넓게 변화하는 활성 및 비활성 영역에 상응하여, 좁은 STI 영역(14)와 넓은 STI 영역(16) 모두를 포함한다. 더욱이 상기 기판(10)은 전체면에 증착된 절연 산화물층(18)을 포함한다. 대체로, 이러한 산화물층은 종래의 열적 CVD산화 기술에 의해 증착된다. 이러한 기술은 LPTEOS와 03/TEOS를 포함한다. 종래의 열적 CVD 산화 공정은 균일한 두께를 갖는 산화물층을 형성하지 않는다. 대신에, 상기 산화물층은 통상 기판의 토포그래피를 따른다.(즉, 기판내에 트랜치에 해당하는 골을 갖으며, 기판의 표면에 존재하는 어떠한 표면 구조에 상응하는 갖는다.) 종래의 열적 CVD에 의해 증착된 산화물층(18)은 상기 좁은 STI영역(14) 및 넓은 STI 영역(16) 내부에서는 갭(도시되지 않음)을 형성하는 것으로 알려져 있다.
계속하여 도 1a에 대해 설명하면, 포토레지스트 패턴층(20)이 상기 산화물층(18)상에 증착된다. 이러한 포토레지스트 층(20)의 목적은 전체적 또는 국부적으로 평면의 표면을 한정함으로써(두개의 또는 다수개의 평탄화 물질층으로, 예를 들어 포토레지스트층으로 코팅된 후) 연속적인 에칭 과정에서 이러한 평면 토포그래피는 상기 산화물층의 토포그래피로 전이된다.
도 1b를 참조하면, 일반적인 에치백 과정이 수행된 도 1a의 집적 회로 구조물이 도시된다. 상기 포토레지스트층 역시 제거되어 이 도면에서는 도시되지 않았다. 상기 에치백 과정은, 넓은 STI 영역(16) 상부의 균일하지 않고 비 평면적인 토포그래피(24)를 제외하고, 실질적으로, 좁은 STI영역(14) 상부의 균일한 평탄한 표면(22)을 남긴채로, 산화물층(18)의 일부를 제거한다.
도 1c는 일반적인 CMP 단계가 수행된 후, 도 1b의 집적 회로 구조물(10)을 나타낸다. 상기 CMP 단계는 대체로 질화 실리콘층(실리콘 기판의 표면에 제공되며 도시되지 않음)을 에칭 정지점(etch stop)으로서 사용한다. 상기 CMP 단계는, 기판(10)을 손상되지 않도록 하면서 선택적으로 상기 산화물층(18)만을 제거한다. 그러나, 현재의 에칭 및 연마 기술에 대한 문제점은 에칭률을 제어하기 힘들다는 것이다. 예를 들어, 긴 CMP 단계는, 특히 넓은 STI에 있어서, 산화물층을 침식시키는 것으로 알려져 있다. 도 1c에서 볼 수 있듯이, 긴 CMP 평탄화 단계를 이용하는 STI평탄화 기간 동안, 산화물층의 침식, 특히 넓은 STI 영역(16)에 있어서의 산화물층의 침식은 중대한 문제점으로 대두되었다. 산화물층(18)의 표면은 평면이 아니며, 반도체 기판(12)의 표면(26) 아래로 파여져 있고, 균일하지 않은 토포그래피를 초래한다. 이러한 현상은 특히 넓은 STI 영역(16)에서의 산화물층(18) 중앙부(28)에서 잘 나타난다.
기판내의 산화물 충진된 STI 영역을 형성한 후, 고도로 평탄화된 집적 회로 구조물을 제공하는 것에 관한 문제점을 해결하기 위한 시도는 다수회의 평탄화 기술, 다소 좀더 복잡한 공정 단계를 요구하는 것을 초래한다. 이러한 방법중의 하나는 제이.이. 크로닌 등에 이해 특허허여되고 인터네셔널 비즈니스 머신 사에 양도된, 최소의 부분(feature)을 사용하여 평탄화된 반도체 구조물이라는 명칭의 미국 특허 번호 5,453,639에서 설명된다. 여기에서 제안된 평탄화 기술은, 일련의 최소한(즉, 두께 50 내지 500)의 실리콘 기둥들을 넓은 트렌치의 하부에서 수직으로 위쪽으로 연장하여 생성하고, 상기 기둥들을 산화시키는 것을 포함한다. 기판이 CVD 산화물로서 덮여질 때, 상기 기둥들은 트렌치의 상부에 단일의 깊은 함몰부가 형성되는 것을 방지한다. 대신에 상대적으로 얕은 일련의 함몰부(실리콘 기둥들 사이에 위치된 함몰부)가, 실리콘 기둥들이 형성되지 않았다면 상당히 작은 깊이를 갖은 채로 형성된다. 따라서 그로인한 표면은 평탄화시키기에 더 용이해진다.
최근 집적 회로의 평탄한 표면을 제조하는 데 있어서 공정단계수를 줄이기 위하여 덜 복잡한 다른 공정 기술이 제안되었다. 이러한 방법은 대체로 에치 백 공정의 영향을 줄이기 위하여 집적회로 공정 기술에 부가적인 에칭 정지점 또는 평탄화 층의 증착을 포함시킨다. 이러한 방법 중의 하나가, 에스.에스. 쿠퍼맨 등에 의해 특허 허여되고, 디지털 이퀴프먼트 사에 양도된, 반도체 기판내의 얕은 트랜치의 화학적 기계적 평탄화라는 명칭의 미국 특허 번호 5,494,857에서 설명된다. 상기 특허에 의한 공정 흐름은, 등각 코팅 산화물, 얇은 에칭 정지점 실리콘층 및 제2 산화물층의 증착 단계 전에, STI-포함 반도체 기판상에 질화실리콘층의 적층 단계를 포함한다. 상기 제2 산화물층은 충전재(filler) 마스크로 패턴화되고, 실리콘 에칭 정지점까지 에칭된다. 이어 CMP 기술이 질화실리콘층에 인접한, 잔존하는 산화물을 연마시키기 위하여 적용된다. 유사한 기술가 집적 회로 구조물내에서 토포로지의 평탄화 방법이라는 명칭으로 제이.디. 하스켈 등에 의해 특허허여되고, 어드밴스트 마이크로 디바이스 사에 양도된, 미국 특허 번호 4,962,064에서 제안된다.
부가적인 에칭 정지층(etch stop layer)의 사용은 고도로 평탄화된 토포그래피를 갖는 집적 회로의 제조를 편리하게 하였다. 그러나, 이러한 장점들은 비용을 들여 달성된다. 부가적인 에칭 정지층은 이를 형성하기 위한 부가적인 에칭 공정을 필요로 하기 때문에, 또한 집적회로 제조의 전반적인 비용에 첨가되기 때문에 변함없이 효율을 감소시킨다.
본 발명의 목적은 갭 없이 STI 트렌치를 충진시키고, 복잡한 공정 단계 또는 부가적인 에칭 정지층을 필요로하지 않는 평탄화 기술을 사용하는 개선된 공정 흐름을 제공하는 것이다.
도 1a는 열적 CVD 공정에 의한 산화물로 충진된 전형적인 집적회로 구조물 일부중 다양한 폭의 얕은 트랜치 분리 구조를 도시한 단면도.
도 1b는 산화물층의 일부분을 제거한 에치백 공정이 실시된 후의 도 1a의 집적회로를 도시한 단면도.
도 1c는 일반적인 CMP 단계가 실시된 후의 도 1b의 집적회로를 도시한 단면도.
도 2a-2b는 본 발명에 따른 일 실시예에 의한 다양한 제조 스테이지에 있어서의 집적 회로 구조물 일부를 도시한 단면도.
도 3a-3b는 본 발명에 따라 제조된 집적회로 구조물의 STI 영역을 충진하는 HDP-CVD를 나타내는 SEM 사진.
도 4a-4d는 본 발명의 다른 실시예에 의한 다양한 제조 스테이지에 있어서의 집적 회로 구조물 일부를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10, 30 : 장치 구조물12, 40 : 기판
14, 16, 44, 46, 72 : STI
18, 58 : 산화물층20, 60 : 포토레지스트 층
50, 51 : 활성 영역55, 56 : 경사진 에지
기판의 표면상에 형성된 반도체 장치(device) 구조물들 사이에 분리(isolation) 영역을 형성하기 위한 공정을 포함하는 장치를 제조하기 위한 방법이 개시된다. 상기 방법은 기판상에 활성 영역 및 비활성 영역을 형성하는 단계 및 비활성 영역내에 분리 트렌치를 형성하는 단계를 포함한다. 산화물과 같은 절연물질층이 기판의 표면상에 형성되어, 어떠한 갭이나 빈 공간도 없이 트렌치를 효과적으로 충진시킨다. 상기 절연층이 선택적으로 제거되어, 상기 활성 영역을 노출시키는 다음 평탄화 단계를 짧게 하는 것이 가능하다. 계속되는 평탄화 단계를 간략화시키는 것을 가능하게 하면서 상기 절연층이 선택적으로 제거되며, 이는 상기 활성 영역을 노출시킨다. 상기 활성 영역을 노출시키는 데 필요한 시간을 줄임으로써, 실질적을 균일한 토포그래피를 형성하기 위하여 분리 트렌치 내의 절연 물질의 침식은 효과적으로 줄어든다.
본 발명의 기술은 도면과 연관된 상세한 설명을 통해 보다 잘 이해할 수 있을 것이며, 인용부호는 아래의 상세한 설명과 이에 상응하는 도면에 따라 구성된다.
본 발명은, 실질적으로 갭 없는 산화물층을 갖으며, 산화물 침식을 줄이기 위하여 CMP 단계를 줄인 평탄화 기술을 갖는 집적 회로 구조물의 STI 영역을 충진시키기 위한 개선된 방법을 제공한다. 여기에 설명되어진 구조물과 공정 단계는 집적회로를 제조하기 위하여 절대적으로 완전한 공정 흐름을 형성하지는 않는다는 것을 주지하여야 한다. 본 기술 분야에서 현재 사용되는 집적회로 제조 기술과 병행하여 실시될 수 있다는 것이 예상된다. 이에 따라, 본 발명을 이해하기 위한 필수적인 공정 단계만이 포함되었다.
도 2a에 도시된 바와 같이, 여기에서는 부분적으로 완성된 집적회로 구조물(30)에서 시작된 본 발명에 따른 일실시예가 설명된다. 상기 구조물(30)은 예를 들어 실리콘과 같은 반도체 물질로 구성된 기판(40)상에 형성된다. 상기 기판은 하나 위에 다른 하나가 적층된 층 구조로 이루어진다. 설명을 위하여, 여기에서는 이같은 구조물을 일반적으로 기판이라고 한다. 활성 영역(50, 51)과 비활성 영역(48)은 예를 들어 포토레지스트(도시되지 않음) 또는 동등한 포토리소그래피 기술을 사용하여 형성된다. 일반적으로, 장치들은 활성 영역의 내부 또는 상부에 형성된다. 얕은 트렌치(44, 46)는 상기 소자들을 절연시키기 위하여 비활성 영역에 형성된다. 상기 얕은 트렌치는 예를 들어 에칭 또는 표면에서부터 기판의 일부를 제거함으로써 형성된다. 포토레지스트 마스킹 기술과, 반도체 기판내의 트렌치를 에칭하는 방법은 본 기술 분야에서 잘 알려져 있으며, 더 이상 설명하지 않기로 한다.
대체적으로, 포토레지스트 마스크는 집적회로 구조물(30)의 활성 영역(50, 51)을 덮으며, 집적 회로(30)의 비활성 영역(48)내에서 트렌치(44, 46)가 에칭되는 것을 허용함과 동시에 반면으로, 상기 활성영역이 에칭되는 것을 방지한다. 집적회로 구조물에 있어서, 크기면에서 활성 소자들은 다양하다. 결과적으로, 상기 활성영역의 크기 또한 다양하다. 설명한 바와 같이, 활성 영역(51)은 좁게 변화하며, 활성 영역(50)은 넓게 변화한다. 또한 활성 영역의 크기에 있어서의 변화에 의해, 상기 얕은 트렌치가 상대적으로 좁게 변화(44) 또는 넓게 변화(46)하게 된다. 활성 영역과 얕은 트렌치의 실질적인 크기는 중요하지 않다. 높은 소자 집적도로 집적 회로 구조물을 제조하는 데 바람직하므로, 일반적으로 넓은 변화가 최저 형상크기 보다 크다는 것에 상응하는 반면에, 좁은 변화는 최저 형상 크기 또는 기본 원칙에 상응한다. 따라서, 기판(40)의 표면 기하학적 구조는 다양한 폭의 트렌치(44, 46)에 의해 분리된 거의 일정한 높이의 활성 영역(50, 51)을 포함한다.
일반적으로, 영역(44, 46)과 같은 얕은 트렌치가 반도체 웨이퍼내에 형성될 때, 대상물은 절연 물질로 트렌치를 충진시키며, 나아가 얕은 트렌치를 갖는 평평하거나, 평면의 기판을 얻는다. 상기 절연 물질은 어떠한 절연 물질 또는 절연 상태로 변화 가능한 물질일 수 있다. 이러한 물질은 실리콘, 질화실리콘, 산화 실리콘 및 질소가 주입(implanted)된 실리콘등을 포함한다. 도 2b는 기판의 표면 상부에 형성된 산화물층(52)을 도시하며, 따라서 얕은 트렌치는 절연 물질로서 충진되어 있음을 도시한다. 상기 산화물층은 높은 밀도의 플라즈마 소오스(HDP-CVD)를 사용하여 PECVD(Plasma Enhanced chemical Vapor Deposition)법으로 형성된다. 예를 들어, 이러한 HDP-CVD 기술은 유도적으로 결합된 플라즈마 소오스(inductively coupled plasma source)를 사용한다. HDP-CVD기술은 본 발명에서 참조한, 학술지(1994년)인 박막의 물리적 특성프랜콤(Francom)에서 설명된다.
HDP-CVD 기술은 실질적으로 유용하게 어떠한 갭도 없이 얕은 트렌치를 충진시킨다. 상술한 바와 같이, 열적 산화 기술과 CVD 기술을 포함한 얕은 트렌치의 종래의 충진 기술은 얕은 트렌치내에 갭을 형성한다. 따라서, HDP-CVD 기술은, 종래의 트렌치 충진 기술과 통상적으로 관련된 얕은 트렌치 내의 갭의 형성을 줄이거나 제거한다. 전자 사이클로트론과 헬리콘파 여기식 플라즈마 기술(Electron cycltron and helicon wave excited plasma techniques) 역시 상기 산화물층을 적층하는데 유용하다. 이러한 기술들 이미 본분에서 참조 인용한, (1994년) 학술지인 박막의 물리적 특성 플랜콤에서 역시 설명된다.
계속 도 2b에 대하여 설명하면, HDP-CVD 산화물층(52)이 완전히 반도체 기판(40)의 표면을 덮고 있음을 알 수 있다. HDP-CVD 산화물층(52)은 얕은 트렌치(44, 46)를 완전히 충진시킬 정도로 충분한 두께를 갖는다. 얕은 트렌치를 충진시키는 것 역시 기판의 표면을 코팅한다. 도 2b에서 알 수 있듯이, HDP-CVD 기술은 배열형으로 균일한 충진 형태를 제공한다. 활성 영역(50, 51)의 상부에서 HDP-CVD 산화물은 상기 얕은 트렌치로부터 모나게 뻗어나가 실질적으로는, 기판의 표면을 코팅한 산화물층으로 경사진 에지(55, 56)를 형성한다. 실예로, 상기 경사진 에지들은 좁은 활성 영역(51)의 상부에 작은 산화물 삼각형(54)을 형성한다. 넓은 활성 영역(50) 상부의 산화물층(52)은 실질적으로, 평면의 중심 지점(58)을 갖는 상보적으로 경사진 에지(55, 56)를 포함한다. 상기 넓은 활성 영역(50) 상부의 상보적 에지(5, 56)가 삼삭형을 형성하기 위하여 합쳐지지 않았다라도, 상기 이러한 영역에서의 산화물층은 삼각형의 형태이다.
독특한 삼각형(54-57) 형태는 HDP-CVD 공정중에 발생하는 인시투(in-situ) 스퍼터링에 기인한다. 이같은 삼각형 형태는 종래의 열 공정 및 CVD 기술에 의하여 형성되는 산화물층에서는 관찰되지 않는다. 이러한 삼각형 형태가 존재하지 않는 것은 종래의 증착 공정의 등각성 때문이며, 골과 산(도 1a-1c를 참조하여 상술한 바와 같이)을 갖는 토포그래피를 초래한다.
그러나, 삼각형(54)을 형성하는 것은 중요한 것이 아니고, 설명하기 위한 목적으로 도시된 것임을 주지바란다. 산화물층이 상기 활성 영역 상부에 삼각형, 다시 말하면 두개의 상보적으로 경사진 에지(55, 56)로 합쳐지는 삼각형을 형성하거나 그렇지 않거나는 활성 영역과 산화물층의 두께에 의존한다. 예를 들어, 어떤 좁은 활성 영역은 상보적인 에지들이 합쳐지기에 충분히 좁지 않을 수 있다. 이와 같이, 산화물층의 형태는, 더 좁은 평면의 중앙 부분을 제외한 넓은 활성 영역 상부에 위치한 것과 유사하게 된다.
도 3a-3b는 본 발명의 집적회로 구조물의 SEM 사진이다. 상기 사진은 유도적으로 결합된 플라즈마 소오스(상술한 바와 같이)에 의해 증착된 HDP-CVD로 충진된 STI 구조물을 도시한다. 도 3a는 하나의 좁은 형태 STI에 집중된 반면에 도 3b는 이와 같은 STI의 배열을 도시한다. 주지할 것은 HDP-CVD산화물층의 우수한 갭 충진과 기판(40)의 작은 활성 영역(50)의 상부의 좌측에 작은 삼각형을 갖는다는 것이다. 또한 상기 기판(40)과 좁은 트렌치(44)가 상기 사진내에서 명확하게 관찰된다. 상기 산화물층은 상기 활성 영역을 노출시키기 위하여 평탄화된다. 상기 STI 의 상부에 삼각형 형태의 산화물 영역은 평탄화 기술중의 CMP 단계가 단축되게 한다. CMP 단계의 목적은 1) 상기 활성 영역을 노출시키기 위해 산화물층을 제거하기 위하여, 2) 균일한 평면의 토포그래피를 얻기 위하여, 기판의 표면을 연마시키기 위한 것이다. 단축된 연마 단계는 STI 트렌치내의 산화물층의 침식을 감소시킴으로, 종래의 평탄화 기술에 기인한 표면의 불균일을 방지한다. 어떤 예에서는, 단축된 CMP 단계는 증가시킨 CMP 단계에 의하여 발생하는 좁은 활성 영역의 침식을 감소시킨다. 연속적인 설명에서 명확해진 바와 같이, STI 충진제로서 HDP-CVD 산화물을 사용하는 것은 실질적으로 STI내에서의 산화물의 높이가 CMP 제거에 의해서가 아니라 증착 과정에 의하여 편리하게 결정되게 한다.
CMP 단계의 기간은 활성 영역을 노출시키기 위하여 산화물의 제거에 요구되는 시간에 의존한다. 다시 도 2b에 대하여 설명하면, 넓은 활성 영역(50) 상부의 산화물의 양은 상기 좁은 활성 영역 상부의 산화물보다 많은 것이 명백한다. 이와 같이 CMP 단계는 대체로 넓은 활성 영역을 노출시키기 위해 소요되는 시간에 의존한다. 그러나, 상술한 바와 같이, 넓은 활성 영역을 노출시키기 위한 일반적인 CMP 단계에 요구되는 시간이 전반적으로 아주 길어서, 넓은 STI 내에서는 과도한 산화물 침식이 발생한다. 또한 CMP 단계는 좁은 활성 영역을 과도 연마시키게 되며, 이는 좁은 활성영역내에서의 침식의 원인이다.
본 발명에 따라, 상기 CMP 단계는 STI와 좁은 활성 영역에서의 과도한 침식을 방지하기 위하여 단축된다. 일 실시예에서, CMP 단계를 단축시키는 것은 활성 영역 상부의 삼각형 형태의 산화물 영역으로부터 산화물의 일부를 선택적으로 제거함으로써 달성된다. 상기 활성 영역을 노출시키기 위하여 제거되는 산화물의 양을 줄임으로써, 해당 CMP단계가 줄어들게 된다. 대체로, STI에서 발생하는 과도한 산화물 침식 없이, 활성 영역으로부터 제거되는 산화물의 양은 단축된 CMP 단계가 활성 영역을 노출시키기에 충분하며, 이에 따라 실질적으로 평탄한 표면을 형성한다.
대체로, 좁은 활성 영역(51) 상부의 삼각형들(54)내의 총 산화물을 제거하기 위하여 요구되는 시간은, 실질적으로 STI내에 평탄한 표면을 형성시키도록 충분히 짧다. 산화물 영역(52)의 중앙부가 제거되면, 각각의 잔존하는 측면 부분은 삼각형(54)내의 산화물 양을 초과하지 않는다.
도 4a-4c는 집적된 소자 구조물(30)의 활성 영역으로부터 산화물층의 일부분을 제거하는 것을 도시한다. HDP-CVD의 산화물층(52)의 일부가 활성 영역(50, 51)을 노출시키기 위하여 제거된다. 도 4a에 도시된 바와 같이, 포토레지스트 층(60)이 형성되고, 활성 영역을 노출시키기 위하여 HDP-CVD 산화물층(52)을 패터닝한다. 일 실시예에 있어서, 반전(inverse)된 활성 영역 마스크(도시되지 않음)가 HDP-CVD 산화물층을 형성 및 패터닝하기 위하여 사용된다. 이와 같은 마스크는 활성 영역을 형성하기 위하여 사용되는 마스크중 네가티브 마스크이다. 반전 마스크를 바이어스(bias)시키기 위한 기술은 기술 분야에서 잘 알려져 있다. 대체로, 리소그래피 공정과 관련된 오버레이(overlay)의 부정확함이 존재한다. 오버레이의 부정확함을 보상하기 위하여, 상기 반전 마스크가 바이어스된다. 바이어스시킨 양은 HDP-CVD 산화물층의 경사진 에지(55, 56)상에서 포토레지스트의 에지를 효과적으로 이동시키기에 충분한 양이다. 가능한 최대의 바이어스는 CMP 단계의 수행에 의존한다.
대체로, 바이어스의 양은, 경사진 에지 상부에서 포토레지스트의 에지를 효과적으로 이동시키기에 충분한 정도의 양과, 실질적으로 평탄한 표면을 갖는 활성 영역을 노출시키기 위하여 연마 단계를 효과적으로 줄이는 정도의 양의 사이이다. 일 실시예에서 상기 바이어스의 양은 상기 산화물층의 경사진 에지를 덮을 정도로, 경사진 에지(55, 56)상에서 포토레지스트의 에지가 이동되기에 충분한 정도의 양이다. 경사진 에지를 덮음으로써, 상기 삼각형(54)은 포토레지스트(도시되지 않음)로 덮혀진다. 결과적으로, 넓은 활성 영역(50)상의 산화물층의 일부만이 제거된다. 가급적 바이어스의 양은, 산화물층의 경사진 에지의 약 5 내지 95% 사이를 덮도록 마스크를 효과적으로 이동시키기에 충분한 양이다. 더 바람직하게, 바이어스의 양은, 산화물층의 경사진 에지의 약 10 내지 90% 사이를 덮도록 마스크를 효과적으로 이동시키기에 충분한 양이다. 보다 더 바람직하게, 바이어스의 양은, 산화물층의 경사진 에지의 약 25내지 85% 사이를 덮도록 마스크를 효과적으로 이동시키기에 충분한 양이다. 가장 바람직하게는, 바이어스의 양은 산화물층의 경사진 에지의 약 20 내지 80% 사이를 덮도록 마스크를 효과적으로 이동시키기에 충분한 양이다.
0.25㎛의 기본원칙을 갖는 구조물의 소자에 있어서는 리소그래피 단계에 대해 오버레이는 중요하지 않기 때문에, 깊은 자외선(mid-ultra viloet : MUV)리소그래피 기술이 또한 사용될 수 있다. 반전 바이어스된 영역 마스크의 사용은 활성 영역을 노출시키기 위하여 새로운 마스크를 불규칙적으로 생성하는 필요성을 제거한다. 포토레지스트에 의해 보호되지 않은 산화물층(52)의 영역은 적절한 에칭 기술(RIE와 같은 기술)에 의하여 에칭된다. 상기 RIE 에칭 단계는 산화물 선택적이다. 산화물 선택적 RIE를 사용함으로써, 상기 실리콘 기판과 레지스트는 에칭 정지점으로서 작용한다. 따라서 상기 RIE는 단지 HDP-CVD 산화물층(52)만을 제거하며, 포토레지스트 층(60)에 의해 덮여지지 않은 이러한 영역의 상부의 반도체 기판 표면을 노출시킨다.
도 4b에 도시된 바와 같이, RIE 에칭 공정은 결국 상기 활성 영역을 덮고 있는 HDP-CVD 산화물층의 일부를 제거한다. 또한 RIE 에칭 단계 이후, HDP-CVD 산화물층(52)중 쐐기 형태의 부분(62)이 상기 활성 영역의 에지 표면상의 좌측에 있게 됨을 알 수 있다. 이러한 쐐기 형태의 부분(62)은 후속의 CMP 단계에서 제거된다.
도 4c에 대하여 설명하면, 직접 회로 평탄화 기술에 있어서의 다음 단계를 도시한다. 상술한 포토레지스트 마스크가 애슁(ashing)공정 또는 유사한 공정을 사용하여 제거된다. 이러한 공정들은 당업자에게는 알려진 것이며, 더 이상 설명하지 않기로 한다. 상기 애슁 공정은 단지 포토레지스트 마스크 층만을 제거하며, 반도체 기판(40)의 표면상에 쐐기 형태(62)의 HDP-CVD 산화물 일부를 남긴다. 이어 결과물은, 잔존하는 모든 HDP-CVD 산화물 구조물(62)을 제거하는 마지막 CMP 단계에 노출되어, 반도체 기판(40)에 대해 고도로 평탄화된 토포그래피를 남기게 된다. 작은 크기의 HDP-CVD 산화 구조물을 고려한 상술한 기술중에서 선택된 단계에 의하여, 이러한 특정한 CMP 단계가 짧게 유지될 수 있으므로, STI 트렌치, 특히 넓은 STI 트렌치내에서 산화물층의 침식을 최소화한다.
도 4d에 대하여 설명하면, 평탄화된 집적 회로 구조의 최종 반도체 기판이 도시되었다. 도면으로부터 추론되는 바와 같이, 집적 회로의 반도체 기판(40)의 최상부 표면(70)은, HDP-CVD로 충진된 얕은 트렌치 분리형 트렌치들(72)의 최상부 표면에 대하여 실질적으로 평면이다. CMP 단계가 단축되었기 때문에, CMP 제거 단계가 아니라 HDP-CVD 산화물 증착 공정이 STI내에서의 산화물의 높이를 결정하게 된다. 선행 기술의 공정과 비교할 때, STI로부터 과도한 산화물의 침식을 유발하는 연장된 CMP 시간에 의하여 과도 연마되는 문제점을 제거함으로써 이러한 장점이 존재한다. 소자 분리를 허용하는 STI 영역을 포함한 고도로 평탄화된 표면 구조를 가진 본 발명에 관한 집적회로 구조물(30)이 제공된 후, 알려진 집적 회로 기술에 따라 추가로 처리된다.
집적 회로 제조 공정에 있어서 본 발명은, 선행기술의 갭 충진과 평탄화 기술에 관련된 많은 문제점을 실질적으로 극복한다는 것이 명백해진다. 유도적으로 결합된 플라즈마 소오스에 의해 증착된 HDP-CVD 산화물층은 기판의 STI 영역내에 절연 산화물층을 제공한다. 상기 절연 산화물층은 삼각형 형태의 표면 구조를 형성함과 동시에 갭이 없이 이러한 영역들을 충진시킨다. 삼각형 구조의 부분은 이후의 단축된 CMP 공정에서 제거된다. 게다가, CMP 공정이 단축될 수 있으므로, 선행기술의 산화물층 침식과 관련한 문제점들이 실질적으로 제거된다.
여기에서 서술한 실시예는 단지 본보기이며, 본 발명이 속하는 기술 분야의 당업자들은 여기에 서술한 것과 기능적으로 동등한 엘리먼트를 사용하는 실시예에 대한 변형 또는 모방이 가능하다고 여겨질 수 있다. 예를 들어, 이러한 발명은 거의 일정한 높이를 갖거나, 동일한 또는 상이한 측면 거리를 갖고 분리된 영역을 포함하는 어떠한 기판 표면의 기하학적 구조에도 동등하게 적용 가능하다. 또한 평탄화 되기 위한 기판의 초기 평면의 기하학적 구조가 웨이퍼 제조 공정중 여러개의 상이한 스테이지 중 어느 하나에 있을 수 있다. 트렌치를 분리하는 영역은 여기에서 기술한 바와 같이 활성 영역으로 표시되며, 집적 회로 구조물 상에 제공되는 것으로 알려진 다른 구조물 또는 섬으로서 표시된다. 이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.
HDP-CVD 산화물층을 사용하여 STI 영역을 충진시킴으로써, STI 영역이 빈 공간없이 충진되며, 적절한 에칭과정을 통해 삼각형 형태의 표면 구조가 형성된다. 이에 따라 후속의 짧은 CMP 제거 단계를 만으로 산화물층을 완전히 제거되므로, CMP 단계가 감축되어, 산화물층 침식을 방지할 수 있게 되고, 반도체 기판을 평탄화시키게 된다.

Claims (1)

  1. 기판상에 제조된 장치 구조물 사이에 분리 영역을 형성하기 위한 단계를 포함하는 장치 제조 방법에 있어서,
    상기 기판의 표면상에 활성 영역과 비활성 영역을 형성하는 단계와,
    상기 비활성 영역 내에 분리 트렌치들을 형성하는 단계와,
    고밀도 플라즈마 강화 화학적 기상 증착(HDP-CVD)에 의해 갭 없이 얕은 트렌치를 충진시키는 HDP-CVD 절연 물질층을 상기 표면상에 형성하는 단계와,
    균일한 토포그래피를 제공하기 위해 분리 트렌치 내부의 절연 물질의 침식을 감소시키면서, 상기 활성 영역을 노출시키기 위하여 상기 기판의 표면을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 장치 제조 방법.
KR1019970037940A 1996-08-08 1997-08-08 얕은트랜치분리를위한갭충전및평탄화방법 KR100621255B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/694072 1996-08-08
US08/694,072 US5851899A (en) 1996-08-08 1996-08-08 Gapfill and planarization process for shallow trench isolation
US8/694072 1996-08-08

Publications (2)

Publication Number Publication Date
KR19980018523A true KR19980018523A (ko) 1998-06-05
KR100621255B1 KR100621255B1 (ko) 2006-12-04

Family

ID=24787292

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970037940A KR100621255B1 (ko) 1996-08-08 1997-08-08 얕은트랜치분리를위한갭충전및평탄화방법

Country Status (7)

Country Link
US (1) US5851899A (ko)
EP (1) EP0825645B1 (ko)
JP (1) JPH1079423A (ko)
KR (1) KR100621255B1 (ko)
CN (1) CN1099133C (ko)
DE (1) DE69737433T2 (ko)
TW (1) TW335531B (ko)

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW388096B (en) * 1996-06-10 2000-04-21 Texas Instruments Inc Integrated circuit insulator and method
US6117345A (en) * 1997-04-02 2000-09-12 United Microelectronics Corp. High density plasma chemical vapor deposition process
TW332915B (en) * 1997-06-24 1998-06-01 Ti Acer Co Ltd The producing method for shallow trench isolation with global planarization
US6241582B1 (en) * 1997-09-01 2001-06-05 United Microelectronics Corp. Chemical mechanical polish machines and fabrication process using the same
DE19741704A1 (de) * 1997-09-22 1999-04-01 Siemens Ag Verfahren zur Erzeugung von Isolationen in einem Substrat
KR100239453B1 (ko) * 1997-11-06 2000-01-15 김영환 반도체 소자의 소자 격리층 형성 방법
US6165914A (en) * 1997-11-12 2000-12-26 Agilent Technologies Method for fabricating semiconductor devices with thick high quality oxides
US6306725B1 (en) * 1997-11-19 2001-10-23 Texas Instruments Incorporated In-situ liner for isolation trench side walls and method
US6124183A (en) * 1997-12-18 2000-09-26 Advanced Micro Devices, Inc. Shallow trench isolation formation with simplified reverse planarization mask
US6093611A (en) * 1997-12-19 2000-07-25 Advanced Micro Devices, Inc. Oxide liner for high reliability with reduced encroachment of the source/drain region
JPH11214499A (ja) * 1998-01-27 1999-08-06 Mitsubishi Electric Corp 半導体装置の製造方法
JPH11233609A (ja) * 1998-02-13 1999-08-27 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6359471B1 (en) * 1998-03-09 2002-03-19 Infineon Technologies North America Corp. Mixed swing voltage repeaters for high resistance or high capacitance signal lines and methods therefor
TW498440B (en) * 1998-03-30 2002-08-11 Hitachi Ltd Manufacture method of semiconductor device
US7001713B2 (en) * 1998-04-18 2006-02-21 United Microelectronics, Corp. Method of forming partial reverse active mask
US6057210A (en) * 1998-04-21 2000-05-02 Vanguard International Semiconductor Corporation Method of making a shallow trench isolation for ULSI formation via in-direct CMP process
US6004863A (en) * 1998-05-06 1999-12-21 Taiwan Semiconductor Manufacturing Company Non-polishing sacrificial layer etchback planarizing method for forming a planarized aperture fill layer
KR100296137B1 (ko) * 1998-06-16 2001-08-07 박종섭 보호막으로서고밀도플라즈마화학기상증착에의한절연막을갖는반도체소자제조방법
US6013559A (en) * 1998-07-17 2000-01-11 United Microelectronics Corp. Method of forming trench isolation
JP2000040737A (ja) * 1998-07-24 2000-02-08 Oki Electric Ind Co Ltd 素子分離領域の形成方法
TW409344B (en) * 1998-09-02 2000-10-21 United Microelectronics Corp Method of producing shallow isolation trench
US5930646A (en) * 1998-10-09 1999-07-27 Chartered Semiconductor Manufacturing, Ltd. Method of shallow trench isolation
US6232043B1 (en) * 1999-05-25 2001-05-15 Taiwan Semiconductor Manufacturing Company Rule to determine CMP polish time
KR100295917B1 (ko) * 1999-06-08 2001-07-12 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
US6319796B1 (en) * 1999-08-18 2001-11-20 Vlsi Technology, Inc. Manufacture of an integrated circuit isolation structure
DE19939597B4 (de) * 1999-08-20 2006-07-20 Infineon Technologies Ag Verfahren zur Herstellung einer mikroelektronischen Struktur mit verbesserter Gatedielektrikahomogenität
US6191001B1 (en) * 1999-08-25 2001-02-20 Lucent Technologies, Inc. Shallow trench isolation method
US7253047B2 (en) 1999-09-01 2007-08-07 Micron Technology, Inc. Semiconductor processing methods of forming transistors, semiconductor processing methods of forming dynamic random access memory circuitry, and related integrated circuitry
US6356452B1 (en) * 1999-10-13 2002-03-12 Micron Technology, Inc. Soldermask opening to prevent delamination
US6258676B1 (en) 1999-11-01 2001-07-10 Chartered Semiconductor Manufacturing Ltd. Method for forming a shallow trench isolation using HDP silicon oxynitride
KR100358054B1 (ko) * 1999-12-24 2002-10-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6472291B1 (en) 2000-01-27 2002-10-29 Infineon Technologies North America Corp. Planarization process to achieve improved uniformity across semiconductor wafers
JP3651344B2 (ja) * 2000-02-03 2005-05-25 セイコーエプソン株式会社 半導体装置の製造方法
US6281114B1 (en) * 2000-02-07 2001-08-28 Infineon Technologies Ag Planarization after metal chemical mechanical polishing in semiconductor wafer fabrication
US6372605B1 (en) * 2000-06-26 2002-04-16 Agere Systems Guardian Corp. Additional etching to decrease polishing time for shallow-trench isolation in semiconductor processing
US6294423B1 (en) 2000-11-21 2001-09-25 Infineon Technologies North America Corp. Method for forming and filling isolation trenches
EP1271631A1 (en) * 2001-06-29 2003-01-02 Interuniversitair Micro-Elektronica Centrum Vzw A method for producing semiconductor devices using chemical mechanical polishing
US6667223B2 (en) * 2001-07-13 2003-12-23 Infineon Technologies Ag High aspect ratio high density plasma (HDP) oxide gapfill method in a lines and space pattern
US6585567B1 (en) 2001-08-31 2003-07-01 Koninklijke Philips Electronics N.V. Short CMP polish method
US6638145B2 (en) * 2001-08-31 2003-10-28 Koninklijke Philips Electronics N.V. Constant pH polish and scrub
US6780730B2 (en) 2002-01-31 2004-08-24 Infineon Technologies Ag Reduction of negative bias temperature instability in narrow width PMOS using F2 implantation
US6673695B1 (en) * 2002-02-01 2004-01-06 Chartered Semiconductor Manufacturing Ltd. STI scheme to prevent fox recess during pre-CMP HF dip
US6774042B1 (en) * 2002-02-26 2004-08-10 Taiwan Semiconductor Manufacturing Company Planarization method for deep sub micron shallow trench isolation process
CN1176488C (zh) * 2002-03-15 2004-11-17 台湾积体电路制造股份有限公司 测试金属层间介电层强度的方法
JP2003282438A (ja) * 2002-03-27 2003-10-03 Seiko Epson Corp 半導体装置の製造方法及び半導体装置、電気光学装置、電子機器
US6734080B1 (en) * 2002-05-31 2004-05-11 Advanced Micro Devices, Inc. Semiconductor isolation material deposition system and method
US7164837B2 (en) * 2002-12-06 2007-01-16 Agency For Science, Technology And Research Method of fabricating optical waveguide devices with smooth and flat dielectric interfaces
US6821865B2 (en) * 2002-12-30 2004-11-23 Infineon Technologies Ag Deep isolation trenches
JP2004228519A (ja) 2003-01-27 2004-08-12 Elpida Memory Inc 半導体装置、及びその製造方法
CN1327503C (zh) * 2004-09-08 2007-07-18 上海宏力半导体制造有限公司 增进浅槽隔离结构高度均匀性的方法
KR100717823B1 (ko) 2004-12-28 2007-05-11 주식회사 하이닉스반도체 반도체 소자의 아이엠디막 형성방법
KR100645211B1 (ko) * 2005-07-28 2006-11-10 동부일렉트로닉스 주식회사 플래시 메모리 셀의 플로팅 게이트 형성 방법
KR100972904B1 (ko) * 2008-05-16 2010-07-28 주식회사 하이닉스반도체 반도체 소자의 형성 방법
DE102010046213B3 (de) * 2010-09-21 2012-02-09 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Strukturelements und Halbleiterbauelement mit einem Strukturelement
JP5447722B1 (ja) * 2013-07-17 2014-03-19 富士ゼロックス株式会社 情報処理システム及びプログラム
US9773682B1 (en) 2016-07-05 2017-09-26 United Microelectronics Corp. Method of planarizing substrate surface
KR102614427B1 (ko) 2018-09-19 2023-12-18 삼성전자주식회사 반도체 소자 및 그 형성 방법
TWI756003B (zh) 2021-01-04 2022-02-21 力晶積成電子製造股份有限公司 平坦化方法
CN113471138B (zh) * 2021-07-05 2023-10-24 长鑫存储技术有限公司 半导体基底的制备方法及半导体器件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4665007A (en) * 1985-08-19 1987-05-12 International Business Machines Corporation Planarization process for organic filling of deep trenches
US4954459A (en) * 1988-05-12 1990-09-04 Advanced Micro Devices, Inc. Method of planarization of topologies in integrated circuit structures
US4962064A (en) * 1988-05-12 1990-10-09 Advanced Micro Devices, Inc. Method of planarization of topologies in integrated circuit structures
JP2870054B2 (ja) * 1989-10-25 1999-03-10 ソニー株式会社 半導体装置の製造方法
US5187119A (en) * 1991-02-11 1993-02-16 The Boeing Company Multichip module and integrated circuit substrates having planarized patterned surfaces
JP3132089B2 (ja) * 1991-10-04 2001-02-05 ソニー株式会社 半導体装置の製造方法
US5245213A (en) * 1991-10-10 1993-09-14 Sgs-Thomson Microelectronics, Inc. Planarized semiconductor product
DE69232648T2 (de) * 1991-11-29 2003-02-06 Sony Corp Verfahren zur Herstellung einer Grabenisolation mittels eines Polierschritts und Herstellungsverfahren für eine Halbleitervorrichtung
US5292689A (en) * 1992-09-04 1994-03-08 International Business Machines Corporation Method for planarizing semiconductor structure using subminimum features
US5494857A (en) * 1993-07-28 1996-02-27 Digital Equipment Corporation Chemical mechanical planarization of shallow trenches in semiconductor substrates
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
US5399533A (en) * 1993-12-01 1995-03-21 Vlsi Technology, Inc. Method improving integrated circuit planarization during etchback
US5385861A (en) * 1994-03-15 1995-01-31 National Semiconductor Corporation Planarized trench and field oxide and poly isolation scheme
US5494854A (en) * 1994-08-17 1996-02-27 Texas Instruments Incorporated Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films

Also Published As

Publication number Publication date
DE69737433D1 (de) 2007-04-19
JPH1079423A (ja) 1998-03-24
DE69737433T2 (de) 2007-11-29
KR100621255B1 (ko) 2006-12-04
CN1099133C (zh) 2003-01-15
EP0825645A1 (en) 1998-02-25
EP0825645B1 (en) 2007-03-07
CN1176488A (zh) 1998-03-18
US5851899A (en) 1998-12-22
TW335531B (en) 1998-07-01

Similar Documents

Publication Publication Date Title
KR100621255B1 (ko) 얕은트랜치분리를위한갭충전및평탄화방법
US5175122A (en) Planarization process for trench isolation in integrated circuit manufacture
US5492858A (en) Shallow trench isolation process for high aspect ratio trenches
US6001740A (en) Planarization of a non-conformal device layer in semiconductor fabrication
KR100428805B1 (ko) 트렌치 소자분리 구조체 및 그 형성 방법
EP0637071B1 (en) Planarization process for IC trench isolation using oxidised polysilicon filler
US5663107A (en) Global planarization using self aligned polishing or spacer technique and isotropic etch process
US5792707A (en) Global planarization method for inter level dielectric layers of integrated circuits
JPH09107028A (ja) 半導体装置の素子分離方法
JP2003500829A (ja) 特異なディープトレンチを形成する過程
EP1347509A2 (en) Method to improve sti nano gap fill and moat nitride pull back
US6103581A (en) Method for producing shallow trench isolation structure
US7645679B2 (en) Method for forming isolation layer in semiconductor devices
US6303484B1 (en) Method of manufacturing dummy pattern
KR100979230B1 (ko) 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR100742961B1 (ko) 반도체 소자의 평탄화 방법
KR100712983B1 (ko) 반도체 소자의 평탄화 방법
KR19980048836A (ko) 반도체 소자의 소자분리막 형성방법
KR19990073663A (ko) 반도체 소자 분리를 위한 트랜치 제조 방법
TWI307543B (en) Method of fabricating shallow trench isolation structure
US6482075B1 (en) Process for planarizing an isolation structure in a substrate
KR100281140B1 (ko) 반도체 소자의 제조 방법
KR20000051689A (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
JP2001332621A (ja) 半導体装置及びその製造方法
KR100190065B1 (ko) 트렌치 소자분리방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120817

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140821

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160727

Year of fee payment: 11

EXPY Expiration of term