KR100358054B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비트라인 콘택과 캐패시터 콘택을 반도체 기판과 연결해 주는 랜딩 플러그 폴리(landing plug poly; LPP)의 구조를 채용하는 반도체 소자에서, 콘택 랜딩 플러그들과 비트라인간의 절연을 위한 캡핑층을 우수한 골 매립 특성을 갖는 HDP-CVD 산화막을 이용하므로, 콘택 랜딩 플러그 형성을 위한 화학적 기계적 연마 공정후의 세정 공정시 워드라인 사이의 층간 절연막의 식각 손실로 인해 발생되는 골 부분을 양호하게 매립시킬 수 있어, 후속 공정으로 형성된 비트라인간의 브릿지 현상을 방지할 수 있는 반도체 소자의 제조 방법에 관하여 기술된다.

Description

반도체 소자의 제조 방법 {Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비트라인 콘택과 캐패시터 콘택을 반도체 기판과 연결해 주는 랜딩 플러그 폴리(landing plug poly; LPP)의 구조를 채용하는 반도체 소자에서, 콘택 랜딩 플러그들과 비트라인 간의 절연을 위한 캡핑층의 매립 특성을 개선하여 비트라인간의 브릿지(bridge) 현상을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 및 소형화되어 감에 따른 얕은 접합부(shallow junction)의 추구는 반도체 기판에 대한 식각 손상(etch damage)을 최소화하기 위한 랜딩 플러그 폴리의 도입이 필연적이다. 즉, 비트라인 콘택과 캐패시터 콘택이 형성될 반도체 기판 위에 미리 일정 두께의 랜딩 플러그 폴리를 만들어 두어 후속의 비트라인과 캐패시터 콘택 식각시 반도체 기판에 줄 수 있는 식각 손상을 없애는 기술이 필요하다.
한편, 반도체 소자의 소형화가 증진될수록 콘택홀에 대한 노광 작업은 매우 어려워진다. 이러한 문제를 해결하기 위해서 두 개의 캐패시터 콘택과 한 개의 비트라인 콘택을 포함하는 하나의 큰 콘택을 정의(define)하는 구조를 취한다. 이러한 구조에서 후속 증착되는 랜딩 플러그 폴리를 비트라인 콘택 랜딩 플러그와 캐패시터 콘택 랜딩 플러그를 절연시키기 위해서 워드라인 위의 하드 마스크층을 격리 매개체로 화학적 기계적 연마(CMP)를 진행하여 소기의 목적인 비트라인 콘택 랜딩 플러그와 캐패시터 콘택 랜딩 플러그와의 절연을 달성하고 있다. 또한, 콘택 랜딩플러그들과 후속 단계에서 증착이 이루어지는 비트라인 자체와의 층간 절연을 위해서 캡핑층을 증착하고 있다. 이를 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이고, 도 1d는 도 1c의 평면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 소자 분리막(도시 않음)을 형성하여 액티브 영역(active region)을 정의(define)한 후, 다수의 워드라인(12)을 형성한다. 다수의 워드라인(12) 각각은 게이트 산화막에 의해 반도체 기판(11)과 절연되고, 상부의 하드 마스크층과 측부의 절연 스페이서에 의해 덮여져 있다. 다수의 워드라인(12)을 포함한 전체 구조상에 층간 절연막(13)을 형성한 후, 두 개의 캐패시터 콘택과 한 개의 비트라인 콘택을 포함하는 하나의 큰 콘택을 정의하기 위해 층간 절연막(13)의 일부를 식각하고, 하나의 큰 콘택이 형성된 전체 구조상에 랜딩 플러그 폴리를 증착한 후, 화학적 기계적 연마 공정을 실시하여 한 개의 비트라인 콘택에는 비트라인 콘택 랜딩 플러그(14)를, 두 개의 캐패시터 콘택에는 캐패시터 콘택 랜딩 플러그(15)를 각각 형성한다. 이때, 층간 절연막(13)은 콘택 랜딩 플러그들(14 및 15) 이외의 워드라인(12) 사이에 남아 절연 역할을 한다. 화학적 기계적 연마 공정을 실시한 후, 세정 공정을 실시하게 되는데, 이때 워드라인(12) 사이의 층간 절연막(13)이 600 내지 700Å두께 정도 식각 손실(etch loss)되면서 워드라인(12) 사이에서 일정 크기의 단차를 생성시키게 된다.
도 1b를 참조하면, 콘택 랜딩 플러그들(14 및 15)을 포함한 전체 구조상에캡핑층(16)을 형성한다.
상기에서, 캡핑층(16)은 콘택 랜딩 플러그들(14 및 15)과 비트라인간의 절연을 플라즈마 증가형 화학기상증착(PECVD)법이나 반응로(furnace)를 이용하여 산화물(oxide)을 일정 두께의 증착하여 형성한다. 이러한 캡핑층(16)을 사용할 경우 워드라인(12) 사이에 생성된 단차 부분에서 캡핑층(16)의 매립이 양호하게 이루어지지 않아 골절부(100)가 생기게 된다.
도 1c를 참조하면, 캡핑층(16)의 일부분을 식각 하여 비트라인 콘택 랜딩 플러그(14) 표면을 노출시킨 후, 비트라인 전도성 물질 증착 및 식각 공정으로 비트라인(17)을 형성한다. 그런데, 비트라인(17)을 형성하기 위한 식각 공정시 골절부(100)에 증착된 비트라인 전도성 물질이 비트라인(17) 이외의 부분에서 완전히 제거되지 않아 도 1c의 평면을 도시한 도 1d에 나타나듯이 이웃하는 비트라인(17) 간에 비트라인 브릿지(170)를 유발시키게 되어 소자의 신뢰성 및 수율 저하를 초래하는 문제가 있다.
따라서, 본 발명은 비트라인 콘택과 캐패시터 콘택을 반도체 기판과 연결해 주는 랜딩 플러그 폴리(LPP)의 구조를 채용하는 반도체 소자에서, 콘택 랜딩 플러그들과 비트라인 간의 절연을 위한 캡핑층의 매립 특성을 개선하여 비트라인간의 브릿지 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 화학적 기계적 연마 공정 및 세정 공정으로 다수의 워드라인 사이에 비트라인 콘택 랜딩 플러그, 캐패시터 콘택 랜딩 플러그 및 층간 절연막이 형성된 반도체 기판이 제공되는 단계; 상기 콘택 랜딩 플러그들을 포함한 전체 구조상에 캡핑층을 형성하고, 상기 캡핑층은 상기 세정 공정에 의해 상기 층간 절연막이 식각 손실되어 생성된 단차 부분을 양호하게 매립시키도록 고밀도 플라즈마 화학기상증착법을 이용하여 산화물을 증착하여 형성되는 단계; 및 상기 캡핑층의 일부분을 식각 하여 상기 비트라인 콘택 랜딩 플러그를 노출시킨 후, 비트라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 1d는 도 1c의 평면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2d는 도 2c의 평면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12, 22: 워드라인
13, 23: 층간 절연막 14, 24: 비트라인 콘택 랜딩 플러그
15, 25: 캐패시터 콘택 랜딩 플러그 16, 26: 캡핑층
17, 27: 비트라인 100: 골절부
170: 비트라인 브릿지
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이고, 도 2d는 도 2c의 평면도이다.
도 2a를 참조하면, 반도체 기판(21) 상에 소자 분리막(도시 않음)을 형성하여 액티브 영역(active region)을 정의(define)한 후, 다수의 워드라인(22)을 형성한다. 다수의 워드라인(22) 각각은 게이트 산화막에 의해 반도체 기판(21)과 절연되고, 상부의 하드 마스크층과 측부의 절연 스페이서에 의해 덮여져 있다. 다수의 워드라인(22)을 포함한 전체 구조상에 층간 절연막(23)을 형성한 후, 두 개의 캐패시터 콘택과 한 개의 비트라인 콘택을 포함하는 하나의 큰 콘택을 정의하기 위해층간 절연막(23)의 일부를 식각하고, 하나의 큰 콘택이 형성된 전체 구조상에 랜딩 플러그 폴리를 증착한 후, 화학적 기계적 연마 공정을 실시하여 한 개의 비트라인 콘택에는 비트라인 콘택 랜딩 플러그(24)를, 두 개의 캐패시터 콘택에는 캐패시터 콘택 랜딩 플러그(25)를 각각 형성한다. 이때, 층간 절연막(23)은 콘택 랜딩 플러그들(24 및 15) 이외의 워드라인(22) 사이에 남아 절연 역할을 한다. 화학적 기계적 연마 공정을 실시한 후, 세정 공정을 실시하게 되는데, 이때 워드라인(22) 사이의 층간 절연막(23)이 600 내지 700Å두께 정도 식각 손실(etch loss)되면서 워드라인(22) 사이에서 일정 크기의 단차를 생성시키게 된다.
도 2b를 참조하면, 콘택 랜딩 플러그들(24 및 25)을 포함한 전체 구조상에 캡핑층(26)을 형성한다.
상기에서, 캡핑층(26)은 콘택 랜딩 플러그들(24 및 25)과 비트라인간의 절연을 위해 형성하는데, 본 발명에서는 종래처럼 플라즈마 증가형 화학기상증착법이나 반응로를 이용하지 않고, 골 매립 특성이 우수한 고밀도 플라즈마 화학기상증착(HDP-CVD)법을 이용하여 산화물(oxide)을 일정 두께 예를 들어, 표면 평탄화를 이룰 수 있도록 1000 내지 2000Å의 두께로 증착하여 형성한다. HDP-CVD 캡핑층(26)은 SiH4, O2, Ar을 소오스 가스로 하여 증착하며, 이때 Ar의 유량(flow)을 50 내지 200sccm정도 유지시킨다. HDP-CVD 캡핑층(26)을 형성함에 있어 워드라인(22) 위에 발생하는 마루(mountain) 모양의 높이를 최소화하기 위한 식각비를 높이기 위해 바이어스(bias)를 주기 위한 고주파 전력(high frequency power)을 2000내지 3000W 정도로 조절한다.
이와 같이 골 매립 특성이 우수한 HDP-CVD 산화물로 캡핑층(16)을 형성하므로 워드라인(22) 사이에 생성된 단차 부분에서 캡핑층(26)의 매립이 양호하게 이루어져 종래와 같은 골절부(100)가 생기지 않게 된다.
도 2c를 참조하면, 캡핑층(26)의 일부분을 식각 하여 비트라인 콘택 랜딩 플러그(24) 표면을 노출시킨 후, 비트라인 전도성 물질 증착 및 식각 공정으로 비트라인(27)을 형성한다. 본 발명의 비트라인(27)은 골절부가 없는 평탄화된 캡핑층(26)상에 형성되기 때문에 전면에 걸쳐 비트라인 전도성 물질층의 식각이 양호하게 이루어져 도 2c의 평면을 도시한 도 2d에 나타나듯이 이웃하는 비트라인(27) 간에 비트라인 브릿지가 생기지 않게 된다.
상술한 바와 같이, 본 발명은 랜딩 플러그 폴리 화학적 기계적 연마(LPP-CMP) 공정 및 세정 공정 후에 생기는 좁은 공간의 골진 부위를 골 매립 특성이 우수한 HDP-CVD 산화물을 이용하여 양호하게 매립하므로써, 비트라인간의 브릿지 현상을 방지할 수 있어 소자의 수율 및 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 화학적 기계적 연마 공정 및 세정 공정으로 다수의 워드라인 사이에 비트라인 콘택 랜딩 플러그, 캐패시터 콘택 랜딩 플러그 및 층간 절연막이 형성된 반도체 기판이 제공되는 단계;
    상기 콘택 랜딩 플러그들을 포함한 전체 구조 상부에 상기 세정 공정에 의해 상기 층간 절연막이 식각 손실되어 생성된 단차 부분을 양호하게 매립시키도록 고밀도 플라즈마 화학기상증착법을 이용하여 산화물을 증착하여 캡핑층을 형성하는 단계; 및
    상기 캡핑층의 일부분을 식각하여 상기 비트라인 콘택 랜딩 플러그를 노출시킨 후, 비트라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 캡핑층은 1000 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 캡핑층은 SiH4, O2, Ar을 소오스 가스로 한 고밀도 플라즈마 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 캡핑층은 고주파 전력을 2000 내지 3000W 로 조절하여 고밀도 플라즈마 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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